JP2002299579A

JP2002299579A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2002299579A
Application number: JP2001098272A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-10-11

Abstract

(57)【要約】【課題】上部及び下部電極がショートしない強誘電体
メモリ及びその製造方法を提供することにある。【解決手段】強誘電体メモリの製造方法では、下部電
極材料膜１２上に形成された強誘電体材料膜１４を、下
部電極材料膜１２が露出しないように、アンダーエッチ
ングによってパターニングして、複数の強誘電体部２２
と、アンダーエッチング残膜２４と、を形成する。ま
た、アンダーエッチング残膜２４及び下部電極材料膜１
２をエッチングによりパターニングする。２つ以上の強
誘電体部２２を囲む領域を１つの非エッチング領域とし
て、その１つの非エッチング領域に、下部電極材料膜１
２から１つの下部電極２８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ及
びその製造方法に関する。

【０００２】

【背景技術】強誘電体メモリ（ＦｅＲＡＭ）は、上部及
び下部電極間に挟まれた強誘電体膜の自発分極によりデ
ータを保持するものである。その形成には、ドライエッ
チングが適用されてきた。下部電極の材料として好適に
用いられる白金（Ｐｔ）やイリジウム（Ｉｒ）は、エッ
チングに用いられるガスに対しての反応性が低いため、
通常、物理的作用を高めたエッチング（スパッタエッチ
ング）によりエッチングを行っている。この場合、エッ
チングにより生じる二次生成物は気相中に除去されない
ので、下部電極の材料が強誘電体膜の側面に付着して、
上部及び下部電極がショートするという問題があった。

【０００３】なお、特開平１１−３５４７２３号公報に
は、１つの下部電極上に、１つの強誘電体膜及び１つの
上部電極を形成する方法が記載されているが、微細化が
進み、１つの下部電極上に複数の強誘電体膜及び上部電
極を形成する場合が考慮されていない。

【０００４】本発明は、従来の問題点を解決するもので
あり、その目的は、上部及び下部電極がショートしない
強誘電体メモリ及びその製造方法を提供することにあ
る。

【０００５】

【課題を解決するための手段】（１）本発明に係る強誘
電体メモリの製造方法は、（ａ）下部電極材料膜上に形
成された強誘電体材料膜を、前記下部電極材料膜が露出
しないように、アンダーエッチングによってパターニン
グして、複数の強誘電体部と、アンダーエッチング残膜
と、を形成し、（ｂ）前記アンダーエッチング残膜及び
前記下部電極材料膜をエッチングによりパターニングす
ることを含み、前記（ｂ）工程で、２つ以上の前記強誘
電体部を囲む領域を１つの非エッチング領域として、前
記１つの非エッチング領域に、前記下部電極材料膜から
１つの下部電極を形成する。

【０００６】本発明によれば、（ａ）工程で、強誘電体
材料膜をアンダーエッチングするので、下部電極材料膜
がエッチングされない。したがって、下部電極材料膜の
エッチングに伴って生じる二次生成物が強誘電体部に付
着しないので、上部及び下部電極のショートが生じな
い。

【０００７】（２）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程で、前記強誘電体材料膜のエッチ
ング対象領域を、平均値において、エッチング前の前記
強誘電体材料膜の厚みの１０％以下であって０％より大
きい厚みになるようにアンダーエッチングしてもよい。

【０００８】これによれば、アンダーエッチング残膜が
薄いので、これを（ｂ）工程で簡単にエッチングするこ
とができる。そして、隣接するメモリセル間での干渉が
発生しにくい強誘電体メモリを製造することができる。

【０００９】（３）この強誘電体メモリの製造方法にお
いて、前記（ａ）及び（ｂ）工程後に、前記アンダーエ
ッチング残膜を覆う絶縁膜を形成し、前記絶縁膜及び前
記アンダーエッチング残膜を貫通して前記下部電極が露
出するコンタクトホールをエッチングによって形成する
ことをさらに含んでもよい。

【００１０】（４）この強誘電体メモリの製造方法にお
いて、前記コンタクトホールのうち少なくとも前記絶縁
膜に形成された穴のテーパ角を８０°以下に形成しても
よい。

【００１１】これによれば、アンダーエッチング残膜の
エッチングに伴って生じる二次生成物がコンタクトホー
ル内に堆積しても、この堆積物は、エッチングによって
除去される。結果として堆積物のないコンタクトホール
を形成することができる。

【００１２】（５）この強誘電体メモリの製造方法にお
いて、前記（ａ）及び（ｂ）工程前に、前記強誘電体材
料膜上に上部電極材料膜を形成し、前記上部電極材料膜
上にマスクを設けて、前記上部電極材料膜をエッチング
することをさらに含み、前記マスクを使用して、前記強
誘電体材料膜をアンダーエッチングしてもよい。

【００１３】（６）この強誘電体メモリの製造方法にお
いて、前記強誘電体材料膜は、ＳＢＴ膜であってもよ
い。

【００１４】（７）本発明に係る強誘電体メモリは、上
記方法により製造されたものである。

【００１５】（８）本発明に係る強誘電体メモリは、下
部電極と、前記下部電極上に形成され、複数の強誘電体
部と、前記強誘電体部よりも薄い薄膜部と、を一体的に
有する強誘電体材料膜と、それぞれの前記強誘電体部上
に形成された上部電極と、を有する。

【００１６】（９）この強誘電体メモリにおいて、前記
薄膜部の厚みは、平均値において、前記強誘電体部の厚
みの１０％以下であって０％より大きくてもよい。

【００１７】（１０）この強誘電体メモリにおいて、前
記薄膜部上に形成された絶縁膜を有し、前記絶縁膜及び
前記薄膜部には、前記下部電極に至るコンタクトホール
が形成されていてもよい。

【００１８】（１１）この強誘電体メモリにおいて、前
記コンタクトホールのうち少なくとも前記絶縁膜に形成
された穴のテーパ角は、８０°以下であってもよい。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１（Ａ）〜図３（Ｃ）
は、本発明を適用した強誘電体メモリの製造方法を示す
図である。強誘電体メモリは、不揮発性半導体記憶装置
である。情報の記憶の最小単位は、メモリセルであり、
例えば一つのトランジスタと一つのキャパシタ部分が組
み合わされてメモリセルが構成されている。このような
複数のメモリセルが並べられてメモリアレイを構成する
ことができる。この場合、複数のメモリセルは規則正し
く、複数行複数列で並べることができる。

【００２０】本実施の形態では、基板１０上に強誘電体
メモリを形成する。基板１０は、Ｓｉ基板とその上に形
成されたＳｉＯ₂膜から構成されていてもよい。基板１
０（そのＳｉ基板）には、トランジスタ等の機能デバイ
スが形成されている。トランジスタの形成には、公知の
方法を適用すればよい。

【００２１】強誘電体メモリのキャパシタ部分の製造方
法を説明する。例えば、図１（Ａ）に示すように、基板
１０（そのＳｉＯ₂膜）上に、下部電極材料膜１２を形
成し、その上に強誘電体材料膜１４を形成し、その上に
上部電極材料膜１６を形成する。

【００２２】下部電極材料膜１２は、Ｐｔ又はＩｒ等の
貴金属や、その酸化物（ＩｒＯ_x等）で形成してもよ
い。また、下部電極材料膜１２は、単層でもよいし積層
した複数層でもよい。下部電極材料膜１２は、その上に
ＳＢＴ（Strontium Bismuth Tantalates）を成膜する場
合には、Ｐｔで形成することが考えられる。本実施の形
態では、基板１０（そのＳｉＯ₂膜）上にＴｉ膜をスパ
ッタで形成し、これを酸化炉で酸化することによりＴｉ
Ｏ_x膜（例えば約４０ｎｍの厚み）を形成し、その上に
Ｐｔ膜（例えば約２００ｎｍの厚み）をスパッタにより
形成する。こうして、ＴｉＯ_x膜及びその上のＰｔ膜か
らなる下部電極材料膜１２を形成する。下部電極材料膜
１２の厚みは、バリヤ性能（厚いほどよい）及びエッチ
ングされやすさ（薄いほどよい）を考慮して決める。

【００２３】強誘電体材料膜１４の材料は、ＰＺＴ（Le
ad Zirconate Titanate）、ＳＢＴ（Strontium Bismuth
Tantalates）、ＢＳＴ（Barium Strontium Titanate）
などである。成膜方法として、溶液塗布法（ゾル・ゲル
法及びＭＯＤ（Metal Organic Decomposition）法を含
む。）、スパッタ法又はＣＶＤ（Chemical Vapor Depos
ition）法（ＭＯＣＶＤ（Metal Organic Chemical Vapo
r Deposition）法を含む。）などがある。本実施の形態
では、ＳＢＴを材料として、約１２０ｎｍの厚みで強誘
電体材料膜１４を形成する。

【００２４】上部電極材料膜１４の材料及び形成方法
は、下部電極材料膜１２で説明した内容を適用すること
ができる。本実施の形態では、Ｐｔを２００ｎｍ成膜し
て上部電極材料膜１４を形成する。

【００２５】次に、図１（Ｂ）に示すように、上部電極
材料膜１６上にレジスト１８を形成する。レジスト１８
は、周知の方法でパターニングする。詳しくは、複数の
上部電極２０（図１（Ｃ）参照）の形成領域を覆うよう
にレジスト１８を形成する。

【００２６】そして、レジスト１８をマスクとして、上
部電極材料膜１６をエッチングする。エッチングにはド
ライエッチングを適用することができる。ドライエッチ
ングでは、ＩＣＰ（Inductive Coupled Plasma）などの
高密度プラズマを用いてもよい。本実施の形態では、Ｃ
ｌ₂ガスとＡｒガスとが、流量比において、Ｃｌ₂：Ａｒ＝３：２程度となる混合ガスを使用し、１．０Ｐａ以下の圧力で
エッチングを行った。こうして、複数の上部電極２０
（図１（Ｃ）参照）を形成する。

【００２７】続いて、レジスト１８をマスクとして、強
誘電体材料膜１４をアンダーエッチングする。アンダー
エッチングを適用して、下部電極材料膜１２が露出しな
いようにする。これにより、下部電極材料膜１２のエッ
チングに伴う二次生成物が生じないので、強誘電体部２
２に堆積物ができることもない。したがって、上部電極
２０及び下部電極２８がショートすることがない。アン
ダーエッチングにはドライエッチングを適用することが
できる。ドライエッチングでは、ＩＣＰ（Inductive Co
upled Plasma）などの高密度プラズマを用いてもよい。
本実施の形態では、ＣＦ₄ガスとＡｒガスの混合ガス
や、ＢＣｌ₃ガスとＡｒガスの混合ガスをエッチングガ
スとして使用し、１．０Ｐａ以下の圧力でエッチングを
行った。

【００２８】こうして、図１（Ｃ）に示すように、複数
の強誘電体部２２と、アンダーエッチング残膜２４とを
形成する。各強誘電体部２２は、１つの上部電極２０の
下に位置している。アンダーエッチング残膜２４は、強
誘電体部２２以外の領域（強誘電体部２２の間や強誘電
体部２２の周囲の領域）に形成されている。アンダーエ
ッチング残膜２４は、エッチング装置の精度に応じて可
能な限り薄くしてもよい。例えば、±１０％のエッチン
グレート均一性を示すエッチング装置を使用する場合に
は、アンダーエッチング残膜２４の厚みｔを、平均値に
おいて、エッチング前の強誘電体材料膜１４の厚みＴの
１０％程度の厚みにする。または、平均値において、０＜ｔ≦０．１×Ｔの関係が成立してもよい。本実施の形態では、０＜ｔ≦２０ｎｍ程度となるようにアンダーエッチング残膜２４が形成さ
れている。そして、図２（Ａ）に示すように、Ｏ₂アッ
シングなどによって、レジスト１８を除去する。

【００２９】次に、アンダーエッチング残膜２４及び下
部電極材料膜１２をエッチングする。そのため、例えば
図２（Ｂ）に示すように、アンダーエッチング残膜２４
上にレジスト２６を形成する。レジスト２６は、周知の
方法でパターニングする。また、レジスト２６は、複数
の上部電極２０及び複数の強誘電体部２２を覆うように
形成する。すなわち、複数の上部電極２０及び複数の強
誘電体部２２を囲む領域が１つの非エッチング領域とな
るように、レジスト２６が設けられる。

【００３０】そして、レジスト２６をマスクとして、ア
ンダーエッチング残膜２４及び下部電極材料膜１２をエ
ッチングする。両者は同じ条件でエッチングしてもよ
い。エッチングにはドライエッチングを適用することが
できる。ドライエッチングでは、ＩＣＰ（Inductive Co
upled Plasma）などの高密度プラズマを用いてもよい。
本実施の形態では、Ｃｌ₂ガスとＡｒガスとが、流量比
において、Ｃｌ₂：Ａｒ＝３：２程度となる混合ガスを使用し、１．０Ｐａ以下の圧力で
エッチングを行った。こうして、図２（Ｃ）に示すよう
に、アンダーエッチング残膜２４をパターニングすると
ともに、下部電極２８を形成する。下部電極２８上にア
ンダーエッチング残膜２４が残っている。また、１つの
下部電極２８上に複数の上部電極２０及び複数の強誘電
体部２２が位置している。

【００３１】次に、図３（Ａ）に示すように、絶縁膜
（層間絶縁膜）３０及びレジスト３２を形成する。絶縁
膜３０は、アンダーエッチング残膜２４を覆うように形
成する。絶縁膜３０は、さらに上部電極２０、強誘電体
部２２及び下部電極２８を覆うように形成する。レジス
ト３２は、周知の方法でパターニングする。レジスト３
２は、絶縁膜３０及びアンダーエッチング残膜２４を貫
通して下部電極２８に至るコンタクトホール３４（図３
（Ｂ）参照）を形成する領域が露出するように形成す
る。また、レジスト３２は、絶縁膜３０を貫通して上部
電極２０に至るコンタクトホール３６（図３（Ｂ）参
照）を形成する領域が露出するように形成する。

【００３２】そして、図３（Ｂ）に示すように、レジス
ト３２をマスクとして、絶縁膜３０をエッチングして、
コンタクトホール３４の一部となる穴３８を形成する。
エッチングにはドライエッチングを適用することができ
る。穴３８のテーパ角αが、 α≦８０° になるようにエッチングを行う。例えば、ＲＩＥ（Reac
tive Ion Etching）を適用してもよい。本実施の形態で
は、ＣＨＦ₃ガスとＯ₂ガスの混合ガスを使用してもよ
い。

【００３３】続いて、レジスト３２及び穴３８が形成さ
れた絶縁膜３０をマスクとして、アンダーエッチング残
膜２４をエッチングして穴４０を形成する。エッチング
条件は、絶縁膜３２のエッチングと同じでもよい。この
とき、アンダーエッチング残膜２４のエッチングに伴っ
て生じる二次生成物が、穴３８の内壁面に堆積する場合
がある。本実施の形態では、穴３８のテーパ角が８０°
以下であるから、その内壁面の堆積物を、特にエッチン
グの物理的作用によって除去することができる。なお、
穴４０のテーパ角も８０°以下であってもよい。

【００３４】こうして、穴３８，４０が連通してコンタ
クトホール３４が形成される。なお、上部電極２０に至
るコンタクトホール３６は、穴３８を形成しているとき
に同時に形成すればよい。

【００３５】そして、図３（Ｃ）に示すように、コンタ
クトホール３４，３６に、導電材料からなるコンタクト
層４２を形成し、その上に配線層４４を形成する。こう
して、強誘電体メモリを製造することができる。本実施
の形態に係る強誘電体メモリは、下部電極２８と、下部
電極２８上に形成された強誘電体材料膜１４と、複数の
上部電極２０とを有する。強誘電体材料膜１４は、複数
の強誘電体部２２と、強誘電体部２２よりも薄い薄膜部
（アンダーエッチング残膜２４）と、を一体的に有す
る。１つの下部電極２８上に複数の強誘電体部２２が配
置されている。１つの上部電極２０は、１つの強誘電体
部２２上に形成されている。その他の構成は、上述した
製造方法の結果として得られる内容が該当する。

【００３６】本実施の形態によれば、薄膜部（アンダー
エッチング残膜２４）の厚みは、平均値において、強誘
電体部２２の厚みの１０％以下であって０％より大き
い。したがって、複数の強誘電体部２２と薄膜部とが一
体化していても、隣同士の強誘電体部２２（あるいは隣
同士のキャパシタ部）の干渉がなく、高集積化が可能で
ある。

【００３７】図４は、本発明を適用した実施の形態に係
る強誘電体メモリ装置を模式的に示す断面図である。強
誘電体メモリ装置は、電界効果型トランジスタ１２０
と、キャパシタ１３０とを有する。

【００３８】電界効果型トランジスタ（以下「トランジ
スタ」という）１２０は半導体基板１１０の上に形成さ
れ、かつ、トランジスタ１２０の形成領域は素子分離領
域１１２によって画定されている。トランジスタ１２０
は、ゲート絶縁層１２２と、ゲート電極１２４と、ソー
ス／ドレイン領域１２６とを有する。半導体基板１１０
の上には、トランジスタ１２０を覆うようにして、第１
の層間絶縁層１４０が形成されている。

【００３９】キャパシタ１３０は、第１の層間絶縁層１
４０の上に形成されている。キャパシタ１３０は、下部
電極１３２、強誘電体部１３４および上部電極１３６が
順次積層して、構成されている。

【００４０】キャパシタ１３０の一部（例えば上部電極
１３６）上にバリヤ層（図示せず）が形成されている。
バリヤ層は、水素をブロックして、強誘電体部１３４が
水素と接触するのを防止する機能を有する。すなわち、
バリヤ層は、強誘電体部１３４が水素によって還元され
るのを防止する機能を有する。バリヤ層を、キャパシタ
１３０の側面にも形成すれば、強誘電体部１３４の構成
物質が第２の層間絶縁層１６０に拡散するのを防止する
機能も有する。バリヤ層は、第１の層間絶縁層１４０の
上にも形成されている。バリヤ層の上には、第２の層間
絶縁層１６０が形成されている。

【００４１】第２の層間絶縁層１６０を貫通するように
して、第１のスルーホール１７０が形成されている。ま
た、第２の層間絶縁層１６０、バリヤ層および第１の層
間絶縁層１４０を貫通するようにして、第２のスルーホ
ール１７２および第３のスルーホール１７４が形成され
ている。第１〜第３のスルーホール１７０，１７２，１
７４内には、それぞれ、第１〜第３のコンタクト層１８
０，１８２，１８４が形成されている。また、第２の層
間絶縁層１６０の上には、第１のコンタクト層１８０と
第２のコンタクト層１８４とを接続するための局所配線
層１９０が形成されている。また、第２の層間絶縁層１
６０の上には、第３のコンタクト層１８４と電気的に接
続されているビット配線層１９２が形成されている。

【００４２】図５（Ａ）は、本発明を適用した他の実施
の形態に係る強誘電体メモリ装置を模式的に示す平面図
であり、図５（Ｂ）は、図５（Ａ）のＶＢ−ＶＢ線に沿
って強誘電体メモリ装置の一部を模式的に示す断面図で
ある。

【００４３】本実施の形態の強誘電体メモリ装置は、メ
モリセルアレイ２００と、周辺回路部２０２とを有す
る。そして、メモリセルアレイ２００と周辺回路部２０
２とは、異なる層に形成されている。周辺回路部２０２
は、メモリセルアレイ２００の外側の領域において形成
されている。具体的には、周辺回路部の形成領域Ａ２０
２（図５（Ｂ）参照）は、メモリセルアレイの形成領域
Ａ２００（図５（Ｂ）参照）の外側の領域において設け
られている。この例では、下層に周辺回路部２０２が、
上層にメモリセルアレイ２００が形成されている。周辺
回路部２０２の具体例としては、Ｙゲート、センスアン
プ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレス
デコーダまたはアドレスバッファを挙げることができ
る。

【００４４】メモリセルアレイ２００は、行選択のため
の下部電極（ワード線）２１２と、列選択のための上部
電極（ビット線）２１６とが直交するように配列されて
いる。なお、信号電極は、上記の逆でもよく、下部電極
がビット線、上部電極がワード線でもよい。

【００４５】そして、図５（Ｂ）に示すように、下部電
極２１２と上部電極２１６との間には強誘電体材料膜２
１４が配置されている。従って、下部電極２１２と上部
電極２１６との交差領域において、キャパシタ部分を含
むメモリセルが構成されている。

【００４６】そして、下部電極２１２、強誘電体材料膜
２１４および上部電極２１６を覆うように、絶縁層から
なる第１保護層２１８が形成されている。さらに、第２
配線層２２２を覆うように第１保護層２１８上に絶縁性
の第２保護層３８が形成されている。

【００４７】周辺回路部２０２は、図５（Ａ）に示すよ
うに、前記メモリセルに対して選択的に情報の書き込み
もしくは読み出しを行うための各種回路を含み、例え
ば、下部電極２１２を選択的に制御するための第１駆動
回路２２４と、上部電極３４を選択的に制御するための
第２駆動回路２２６と、センスアンプなどの信号検出回
路（図示せず）とを含む。

【００４８】また、周辺回路部２０２は、図５（Ｂ）に
示すように、半導体基板２４０上に形成されたＭＯＳト
ランジスタ２３０を含む。ＭＯＳトランジスタ２３０
は、ゲート絶縁層２３２，ゲート電極２３４およびソー
ス／ドレイン領域２３６を有する。各ＭＯＳトランジス
タ２３０は素子分離領域２４２によって分離されてい
る。ＭＯＳトランジスタ２３０が形成された半導体基板
２４０上には、第１層間絶縁層２１０が形成されてい
る。そして、周辺回路部２０２とメモリセルアレイ２０
０とは、第１配線層２２２によって電気的に接続されて
いる。

【００４９】次に、本実施の形態の強誘電体メモリ装置
における書き込み，読み出し動作の一例について述べ
る。

【００５０】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ₀」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。

【００５１】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。

【００５２】以上の構成の強誘電体メモリ装置によれ
ば、メモリセルアレイ２００の下には、周辺回路部が形
成されていない。このため、第１層間絶縁層２１０の下
の基体は平坦であるため、第１層間絶縁層２１０の堆積
時の膜厚を一定にし易い。第１層間絶縁層２１０の堆積
時の膜厚が一定であるほど、第１層間絶縁層２１０の平
坦化が容易となる。その結果、所定のパターンを有する
メモリセルアレイ２００を容易に形成することができ
る。

【００５３】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。

【図面の簡単な説明】

【図１】図１（Ａ）〜図１（Ｃ）は、本発明の第１の実
施の形態に係る強誘電体メモリの製造方法を示す図であ
る。

【図２】図２（Ａ）〜図２（Ｃ）は、本発明の第１の実
施の形態に係る強誘電体メモリの製造方法を示す図であ
る。

【図３】図３（Ａ）〜図３（Ｃ）は、本発明の第１の実
施の形態に係る強誘電体メモリの製造方法を示す図であ
る。

【図４】図４は、本発明の実施の形態に係る強誘電体メ
モリ装置を示す図である。

【図５】図５（Ａ）及び図５（Ｂ）は、本発明の実施の
形態に係る強誘電体メモリ装置を示す図である。

【符号の説明】

１２下部電極材料膜１４強誘電体材料膜１６上部電極材料膜１８レジスト２０上部電極２２強誘電体部２４アンダーエッチング残膜２８下部電極３０絶縁膜３４コンタクトホール３８穴

Claims

【特許請求の範囲】

【請求項１】（ａ）下部電極材料膜上に形成された強
誘電体材料膜を、前記下部電極材料膜が露出しないよう
に、アンダーエッチングによってパターニングして、複
数の強誘電体部と、アンダーエッチング残膜と、を形成
し、（ｂ）前記アンダーエッチング残膜及び前記下部電極材
料膜をエッチングによりパターニングすることを含み、前記（ｂ）工程で、２つ以上の前記強誘電体部を囲む領
域を１つの非エッチング領域として、前記１つの非エッ
チング領域に、前記下部電極材料膜から１つの下部電極
を形成する強誘電体メモリの製造方法。
【請求項２】請求項１記載の強誘電体メモリの製造方
法において、前記（ａ）工程で、前記強誘電体材料膜のエッチング対
象領域を、平均値において、エッチング前の前記強誘電
体材料膜の厚みの１０％以下であって０％より大きい厚
みになるようにアンダーエッチングする強誘電体メモリ
の製造方法。
【請求項３】請求項１又は請求項２記載の強誘電体メ
モリの製造方法において、前記（ａ）及び（ｂ）工程後に、前記アンダーエッチン
グ残膜を覆う絶縁膜を形成し、前記絶縁膜及び前記アン
ダーエッチング残膜を貫通して前記下部電極が露出する
コンタクトホールをエッチングによって形成することを
さらに含む強誘電体メモリの製造方法。
【請求項４】請求項３記載の強誘電体メモリの製造方
法において、前記コンタクトホールのうち少なくとも前記絶縁膜に形
成された穴のテーパ角を８０°以下に形成する強誘電体
メモリの製造方法。
【請求項５】請求項１から請求項４のいずれかに記載
の強誘電体メモリの製造方法において、前記（ａ）及び（ｂ）工程前に、前記強誘電体材料膜上
に上部電極材料膜を形成し、前記上部電極材料膜上にマ
スクを設けて、前記上部電極材料膜をエッチングするこ
とをさらに含み、前記マスクを使用して、前記強誘電体材料膜をアンダー
エッチングする強誘電体メモリの製造方法。
【請求項６】請求項１から請求項５のいずれかに記載
の強誘電体メモリの製造方法において、前記強誘電体材料膜は、ＳＢＴ膜である強誘電体メモリ
の製造方法。
【請求項７】請求項１から請求項７のいずれかに記載
の方法により製造された強誘電体メモリ。
【請求項８】下部電極と、前記下部電極上に形成され、複数の強誘電体部と、前記
強誘電体部よりも薄い薄膜部と、を一体的に有する強誘
電体材料膜と、それぞれの前記強誘電体部上に形成された上部電極と、を有する強誘電体メモリ。
【請求項９】請求項８記載の強誘電体メモリにおい
て、前記薄膜部の厚みは、平均値において、前記強誘電体部
の厚みの１０％以下であって０％より大きい強誘電体メ
モリ。
【請求項１０】請求項８又は請求項９記載の強誘電体
メモリにおいて、前記薄膜部上に形成された絶縁膜を有し、前記絶縁膜及び前記薄膜部には、前記下部電極に至るコ
ンタクトホールが形成されてなる強誘電体メモリ。
【請求項１１】請求項１０記載の強誘電体メモリにお
いて、前記コンタクトホールのうち少なくとも前記絶縁膜に形
成された穴のテーパ角は、８０°以下である強誘電体メ
モリ。