JP4314768B2 - 強誘電体メモリ装置の製造方法 - Google Patents
強誘電体メモリ装置の製造方法 Download PDFInfo
- Publication number
- JP4314768B2 JP4314768B2 JP2002041926A JP2002041926A JP4314768B2 JP 4314768 B2 JP4314768 B2 JP 4314768B2 JP 2002041926 A JP2002041926 A JP 2002041926A JP 2002041926 A JP2002041926 A JP 2002041926A JP 4314768 B2 JP4314768 B2 JP 4314768B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ferroelectric
- insulating layer
- conductive layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置の製造方法に関する。
【０００２】
【背景技術】
強誘電体メモリ装置の製造において、強誘電体膜を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体膜が水素雰囲気下に曝されることがある。強誘電体膜は、一般に金属酸化物からなる。このため、強誘電体膜が水素に曝されると、強誘電体膜を構成する酸素がこの水素により還元される。これにより、強誘電体膜がダメージを受けることになる。たとえば、強誘電体膜がＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。また、電極と強誘電体膜の界面でハガレが生ずる原因となる。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、強誘電体膜が還元され難い、強誘電体メモリ装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
１．第１の強誘電体メモリ装置の製造方法
本発明の第１の強誘電体メモリ装置の製造方法は、
（ａ）第１導電層の上に、強誘電体層を形成する工程、
（ｂ）前記強誘電体層をパターニングする工程、
（ｃ）前記強誘電体層の相互間を充填するように、水素を発生させない方法により絶縁層を形成する工程を含み、
前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じである。
【０００５】
本発明によれば、水素を発生させない方法により絶縁層を形成している。このため、絶縁層の形成の際に、強誘電体層が還元されるのを抑えることができる。
【０００６】
また、前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じである。このため、エッチング工程や熱処理工程で強誘電体層の側面において組成ずれが生じた場合であっても、絶縁層から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。
【０００７】
また、絶縁層の組成と強誘電体層の組成とを同じとすることができる。この場合、絶縁層が水素バリア膜として機能することとなり、強誘電体層が後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【０００８】
前記工程（ｃ）は、前記絶縁層の材料液を付与することにより行われることができる。これにより、強誘電体層の相互間に絶縁層を充填し易い。前記絶縁層の材料液は、ミスト状で付与されることができる。前記工程（ｃ）をＬＳＭＣＤ法により絶縁層を形成する工程とすることにより、スピンコート法と異なり、パターン形状に依存し難いため、より均一に絶縁層を形成することができる。
【０００９】
前記工程（ｃ）の前に、前記絶縁層を堆積する表面領域を表面処理する工程を含み、前記表面処理は、前記表面領域が前記絶縁層の材料と親和性を有するようにするために行われることができる。これにより、強誘電体層の相互間に、絶縁層の材料液が流れ込みやすくなり、埋め込み性を向上させることができる。前記工程（ｃ）の前に、前記絶縁層を堆積する表面領域を表面処理する工程を含み、前記表面処理は、前記絶縁層が前記表面領域との親和性を有するようにするために行われることができる。
【００１０】
前記表面処理は、前記表面領域に、表面修飾層を形成することによりなされることができる。前記工程（ａ）の後、前記強誘電体層の上に、第２導電層を形成する工程を含み、前記工程（ｂ）で、前記第２導電層は、パターニングされることができる。
【００１１】
２．第２の強誘電体メモリ装置の製造方法
本発明の第２の強誘電体メモリ装置の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体の相互間を充填するように、水素を発生させない方法により、絶縁層を形成する工程、
（ｆ）前記第２導電層の上面が露出するまで、前記絶縁層を除去する工程、および
（ｇ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。
【００１２】
本発明によれば、本発明の第１の強誘電体メモリ装置の製造方法の作用効果を奏することができる。
【００１３】
本発明によれば、強誘電体層の上に第２導電層を形成している。このため、前記工程（ｆ）で、絶縁層を除去する際、強誘電体層は第２導電層によって保護されることとなる。したがって、強誘電体層の表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００１４】
３．第３の強誘電体メモリ装置の製造方法
本発明の第３の強誘電体メモリ装置の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを有する強誘電体メモリ装置の製造方法であって、以下の工程を含む。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）前記第２導電層の上に、所定のパターンを有するマスク層を形成する工程、
（ｅ）前記マスク層をマスクとして、少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｆ）前記基体の上に、前記第１導電層、前記強誘電体層、前記第２導電層およびマスク層を含む積層体を覆うように、水素を発生させない方法により、絶縁層を形成する工程、
（ｇ）前記第２導電層の上面が露出するまで、前記絶縁層および前記マスク層を除去する工程、および
（ｈ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。
【００１５】
本発明によれば、本発明の第２の強誘電体メモリ装置の製造方法における作用効果を奏することができる。
【００１６】
また、本発明によれば、工程（ｇ）で、絶縁層のみならずマスク層もエッチングしている。このため、工程（ｅ）でマスク層の側壁にフェンスが生じても、工程（ｇ）でマスク層のエッチングの際に、そのフェンスも除去することができる。
【００１７】
本発明の第２および第３の強誘電体メモリ装置の製造方法は、前記絶縁層の構成元素の少なくとも一部が、前記強誘電体層の構成元素の少なくとも一部と同じ態様をとることができる。
【００１８】
また、前記絶縁層の組成は、前記強誘電体層の組成と同じであることができる。
【００１９】
本発明の第２および第３の強誘電体メモリ装置の製造方法は、本発明の第１の強誘電体メモリ装置の製造方法の項で述べた態様をとることができる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２１】
１．第１の実施の形態
１．１ デバイスの構造
図１は、強誘電体メモリ装置を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００２２】
強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００２３】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００２４】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体部１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体部１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００２５】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７０が形成されている。この絶縁層７０は、上部電極１６の下に設けられている。絶縁層７０が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７０は、たとえば絶縁性を有する第１水素バリア膜４０と、第１絶縁層７２との積層構造であることができる。第１水素バリア膜４０を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。なお、第１水素バリア膜４０が形成されていなくてもよい。
【００２６】
また、図４および図５に示すように、強誘電体キャパシタ２０を覆うように、第２水素バリア膜４２が形成されていてもよい。第２水素バリア膜４２を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。
【００２７】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、第２配線層４０を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。第１保護層３６と、第２保護層３８との間には、必要に応じて第３水素バリア膜４４が形成される。第３水素バリア膜４４は、メモリセルアレイ領域Ａ１００に形成されることができる。すなわち、第３水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、周辺回路部Ａ２００を水素により回復することができると同時に、メモリセルアレイ１００が水素により還元されるのを抑えることができる。
【００２８】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００２９】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、第１配線層４０によって電気的に接続されている。
【００３０】
次に、強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００３１】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３２】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３３】
１．２ デバイスの作用効果
以下、強誘電体メモリ装置１０００の作用効果を説明する。
【００３４】
強誘電体部１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体部１４における電界を強めることができるため、強誘電体部１４を一定分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ装置１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００３５】
１．３ プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００３６】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００３７】
次に、第１層間絶縁層１０の上に、メモリセルアレイを形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００３８】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯx，Ｐｔ，Ｒｕ、ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００３９】
次に、第１導電層１２ａの上に、強誘電体部１４のための強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法、ＬＳＭＣＤ法を挙げることができる。
【００４０】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質および形成方法は、第１導電層１２ａと同様のものを適用することができる。
【００４１】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングにより所定のパターンを有するマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００４２】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。以下、下部電極１２、強誘電体層１４ａ、第２導電層１８ａおよびマスク層６０の積層体を、単に「積層体」という。
【００４３】
次に、必要に応じて、図９に示すように、全面に、第１水素バリア膜４０を形成する。第１水素バリア膜４０の材質としては、強誘電体層１４ａが水素によって還元されるのを防ぐことができる材質であれば特に限定されず、たとえば酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。第１水素バリア膜４０の形成方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。なお、第１水素バリア膜４０の形成工程は、必須のものではなく、省略することができる。
【００４４】
次に、第１絶縁層７２の堆積領域を表面処理する。この表面処理は、第１絶縁層７２の堆積領域の表面が、第１絶縁層７２の材料液（たとえばミスト）と親和性を有するようにするために行われる。表面処理の方法の具体例は、後述の「１．５ 表面処理方法」の項で説明する。
【００４５】
次に、積層体の相互間を埋めるように、水素を発生させないプロセスにより、第１絶縁層７２を形成する。具体的には、次のように第１絶縁層７２を形成することができる。
【００４６】
第１絶縁層７２の材料液（ミスト）を第１絶縁層７２の堆積領域の上に付与する。第１絶縁層７２の堆積領域は、上述の表面処理がなされているため、第１絶縁層７２の材料液とその堆積領域との塗れ性が高まり、積層体の相互間に第１絶縁層７２の材料液が流れ込みやすくなる。第１絶縁層７２の材料液の堆積方法は、特に限定されず、たとえばＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）法を挙げることができる。ＬＳＭＣＤ法によれば、第１絶縁層７２の材料液が積層体の相互間により流れ込みやすくなり、段差埋め込み性がさらに向上する。また、ＬＳＭＣＤ法によれば、パターン形状に依存し難いため、第１絶縁層７２の堆積領域に均一に第１絶縁層７２を形成することができる。第１絶縁層７２の材料液としては、たとえば、酸化シリコンの液体原料を挙げることができる。次に、第１絶縁層７２の材料液を熱処理することにより、第１絶縁層７２を形成する。なお、第１絶縁層７２の材質は、水素を発生させないプロセスで形成できる材質であれば、酸化シリコンに限定されない。第１絶縁層７２の材質は、後の第１絶縁層７２のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであることが好ましい。
【００４７】
次に、図１０に示すように、第１絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１２は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、第１絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。なお、レジスト層Ｒ１は必須の工程ではなく、省略することもできる。
【００４８】
次に、図１１に示すように、第１絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１と第１絶縁層７２とのエッチングレートが同じ条件で行われることができる。エッチングのエッチャントとしては、たとえば、ＣＨＦ3とＯ2との混合ガスを適用することができ、レジスト層Ｒ１と第１絶縁層７２との選択比は、ＣＨＦ3とＯ2との混合比により制御することができる。このエッチバックの際、第１絶縁層７２と第１水素バリア膜４０とからなる絶縁層７０が、少なくとも下部電極１２の側壁を覆うようにする。
【００４９】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６ａの材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００５０】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００５１】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２導電層１８ａ、強誘電体層１４ａ、第１絶縁層７２および第１水素バリア膜４０をエッチングする。こうして、図１３に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体部１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、第１絶縁層７２および第１水素バリア膜４０が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００５２】
次に、図１および図１４に示すように、必要に応じて、メモリセルアレイ１００上に、第２水素バリア膜４２を形成する。第２水素バリア膜４２の材質および形成方法は、第１水素バリア膜４０で述べたものを適用することができる。
【００５３】
次に、第２水素バリア膜４２の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。次に、第１保護層の上に、必要に応じて、メモリセルアレイ領域Ａ１００上に、第３水素バリア膜４４を形成する。次に、第１保護層３６および第３水素バリア膜４４の上に、第２保護層３８を形成する。
【００５４】
１．４ プロセスの作用効果
以下、本実施の形態に係る強誘電体メモリ装置の製造方法による作用効果を説明する。
【００５５】
（１）第１絶縁層７２は、水素を発生させないプロセスにより形成されている。具体的には、第１絶縁層７２の材料液（ミスト）を付与して、熱処理することにより第１絶縁層７２を形成している。このため、第１絶縁層７２の形成の際、強誘電体層１４ａが還元されるのを抑えることできる。
【００５６】
（２）また、第１絶縁層７２の堆積領域が、第１絶縁層７２の材料液と親和性を有するすように、その堆積領域を表面処理をしている。このため、積層体間に第１絶縁層７２の材料液を流れ込みやすくすることができる。
【００５７】
（３）本実施の形態においては、強誘電体層１４ａの上に、第２導電層１８ａを形成している。このため、第１絶縁層７２およびマスク層６０のエッチバック工程において、強誘電体層１４ａは第２導電層１８ａに覆われているため、強誘電体層１４ａがエッチャントと接触することがない。このため、強誘電体層１４ａの表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００５８】
（４）一般に、強誘電体キャパシタを構成する導電層や強誘電体層のエッチングの際に、マスクの側壁に反応生成物からなるフェンスが生じないように、エッチングを制御する必要がある。たとえば高温でエッチングしたり、または、断面がテーパ状となるようにエッチングしたりする必要がある。
【００５９】
しかし、本実施の形態においては、マスク層６０をマスクとして第１導電層１２ａ、強誘電体層１４ａおよび第２導電層１８ａをエッチングしている。そして、マスク層６０は、第１絶縁層７２のエッチバック工程で除去している。このマスク層６０の除去の際に、マスク層６０の側壁にフェンスが生じていたとしても、そのフェンスは除去されることとなる。このため、第２導電層１８ａ等をエッチングする際、フェンスが生じるようにエッチングしても、生じたフェンスは除去されるため、フェンスに起因する問題が生じない。したがって、フェンスが生じないように第２導電層１８ａ等を断面がテーパ状となるようにエッチングする必要がなくなるため、断面形状がいい積層体を形成することができる。また、フェンスができないように、高温でエッチングする必要がないため、通常のエッチング装置で第２導電層１８ａ等をエッチングすることができる。
【００６０】
（５）マスク層６０を用いて、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしている。マスク層６０によれば、レジスト層のようにエッチング中において後退がないため、レジスト層に比べて厚さを小さくすることができる。その結果、マスク層によれば、微細加工を図ることができる。
【００６１】
（６）本実施の形態においては、パターニング前の第１導電層１２ａの上に、強誘電体層１４ａを形成している。これにより、平坦な第１導電層１２ａの上に強誘電体層１４ａを形成できるため、強誘電体層１４ａを形成し易く、強誘電体成膜法の自由度が増す。
【００６２】
１．５ 表面処理方法
図１７を用いて、表面処理方法を説明する。なお、第１水素バリア膜の形成工程を含まない態様で説明する。
【００６３】
第１絶縁層７２の堆積領域の表面に表面修飾層８０を形成する。この表面修飾層８０は、第１絶縁層７２の材料液（ミスト）と親和性を有する。
【００６４】
表面修飾層８０の材質は、第１絶縁層７２の材料液（ミスト）と親和性を有する材質であれば特に限定されず、たとえば、ヘキサメチルジシラザン、テトラヒドラフラン、メタノール、メチルエチルケトンなどが挙げられる。
【００６５】
表面修飾層８０は、スパッタリング法やＣＶＤ法等の気相成長法によって形成してもよいし、インクジェット法、スピンコート法、ディップ法およびミストデポジション法等の液相を用いた方法によって形成することもでき、その場合には液体又は溶媒に溶かした物質を使用してもよい。また、ヘキサメチルジシラザン、テトラヒドラフラン、メタノール、メチルエチルケトンなどから選択される溶媒を絶縁層の原料液に添加してもよい。これにより、絶縁層の側に表面修飾層に対する親和性を持たせることができるため、表面修飾層を形成した場合と同様の効果が得られる。
【００６６】
以上の表面処理方法は、第２の実施の形態においても適用できる。
【００６７】
１．６ 変形例
第１の実施の形態は、次の変形が可能である。
【００６８】
（１）第１絶縁層７２の構成元素の少なくとも一部は、強誘電体層１４ａの構成元素の少なくとも一部と同じであることができる。このため、エッチング工程や熱処理工程で強誘電体層の側面において組成ずれが生じた場合であっても、第１絶縁層７２から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。なお、この作用効果を奏するためには、第１水素バリア膜４０が形成されていない必要がある。
【００６９】
（２）また、第１絶縁層７２の組成と強誘電体層１４ａの組成とが同じであることができる。この場合、第１絶縁層７２が水素バリア膜として機能することとなり、強誘電体層１４ａが後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【００７０】
（３）本実施の形態においては、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングした。しかし、これに限定されず、マスク層６０を形成せずに、レジスト層をマスクとして第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしてもよい。
【００７１】
（４）第１絶縁層７２の平坦化は、ＣＭＰ法により行うことができる。
【００７２】
（５）絶縁層７０は、少なくとも下部電極１２および強誘電体層１４を覆っていれば、図１５に示すような積層体の相互間の中央部の絶縁層７０が完全に除去されている態様であってもよい。また、図１６に示すように絶縁層７２の上面が第２導電層１８ａの上面より低くなっていてもよい。なお、図１６に示すように、第１水素バリア膜４０が形成されていなくてもよい。
【００７３】
（６）上記実施の形態においては、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａを一括してパターニングした。しかし、これに限定されず、第１導電層１２ａをパターニングした後、強誘電体層１４ａおよび第１導電層１２ａを形成してもよい。
【００７４】
（７）周辺回路部２００は、メモリセルアレイの下に設けられていてもよい。
【００７５】
２．第２の実施の形態
２．１ プロセス
以下、第２の実施の形態に係る強誘電体メモリ装置の製造方法について説明する。図１８〜図２２は、第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。なお、図２０は、図１９（Ｂ）における紙面に対して垂直な面（Ｃ−Ｃ線を含む面）で切った断面図である。図２１〜図２２は、図２０の断面と同様な断面における断面図である。
【００７６】
図１８（Ａ）に示すように、基体（たとえば基板の上に設けられらた層間絶縁層）２１０上に、必要に応じて、バリア層２１８を形成する。バリア層２１８は、たとえば酸化チタンからなることができる。たとえば、スパッタ法によりチタン膜を形成し、酸化炉でチタン膜を酸化することにより形成される。
【００７７】
次に、バリア層２１８の上に、下部電極のための第１導電層２１２ａを形成する。第１導電層２１２ａの材質、形成方法は、第１の実施の形態に係る第１導電層１２ａの材質、形成方法を適用することができる。第１導電層２１２ａの厚さは、特に限定されないが、たとえば２００ｎｍであることができる。
【００７８】
次に、第１導電層２１２ａの上に第１マスク層２５０を形成する。第１マスク層２５０の形成方法および材質としては、第１の実施の形態で述べた形成方法および材質を適用することができる。第１マスク層２５０の厚さは、特に限定されないが、第１導電層２１２ａの厚さの１．５〜２倍であることができる。第１マスク層２１２ａの厚さは、たとえば、４００ｎｍであることができる。
【００７９】
次に、第１マスク層２５０の上に、所定のパターンを有するレジスト層Ｒ１０を形成する。レジスト層Ｒ１０は、下部電極を形成しようとする領域の上に形成する。レジスト層Ｒ１０の厚さは、特に限定されず、たとえば１μｍ程度であることができる。
【００８０】
次に、図１８（Ｂ）に示すように、レジスト層Ｒ１０をマスクとして、第１マスク層２５０をエッチングする。第１マスク層２５０のエッチングの方法は、公知のドライエッチング方法であることができる。具体的には、第１マスク層２５０は、ＲＩＥ（Reactive Ion Etching）のエッチング装置を用いて、ＣＨＦ3とＡｒの混合ガスによりエッチングを行うことができる。次に、たとえばＯ2プラズマにより、レジスト層Ｒ１０を除去する。
【００８１】
次に、図１８（Ｃ）に示すように、第１マスク層２５０をマスクとして、第１導電層２１２ａをエッチングし、下部電極２１２を形成する。このエッチングは、たとえば高密度プラズマドライエッチング装置（高密度ＩＣＰエッチング装置）によるドライエッチング方法により行うことができる。エッチングガスとしてＣｌ2とＡｒの混合ガスを使用し、１．０Ｐａ以下の低圧力、高バイアスパワーでエッチングを行うと寸法変換差の少ないエッチングを行うことができる。また、基板温度を３５０℃程度に加熱しエッチングを行うと、さらに寸法変換差の少ないエッチングを行うことができる。
【００８２】
次に、２３（Ａ）に示すように、全面に、第１絶縁層２２０を形成する。第１絶縁層２２０の材質としては、たとえば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルを挙げることができる。第１絶縁層２２０の形成方法としては、たとえばＣＶＤ法を挙げることができる。なお、第１絶縁層２２０の材質および形成方法が、第１マスク層２５０の材質および形成方法と同じであると、第１絶縁層２２０と第１マスク層２５０とのエッチングレートを同じにし易い。また、第１絶縁層２２０の厚さは、たとえば、下部電極２１２間を埋め込むことを考慮して下部電極２１２の厚さ以上であることができる。具体的には、第１絶縁層２２０の厚さは、６００ｎｍであることができる。
【００８３】
次に、第１絶縁層２２０の上に、必要に応じて、レジスト層Ｒ１２を形成する。レジスト層Ｒ１２は、その上面が平坦となるように形成される。なお、レジスト層Ｒ１２は、回転塗布法により形成されることができる。レジスト層Ｒ１２の厚さは、第１絶縁層２２０に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。
【００８４】
次に、図１９（Ｂ）に示すように、第１絶縁層２２０をエッチバックすると同時に、第１マスク層２５０をエッチングし、下部電極２１２の上面を露出させる。この際、下部電極２１２のエッチングの際に第１マスク層２５０の側壁に、第１導電層２１２ａのエッチングでフェンス（反応残さ物）が生じていても、第１マスク層２５０のエッチングと同時に、フェンスも除去される。第１絶縁層２２０のエッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１２と第１絶縁層２２０とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ3とＯ2との混合ガスを適用することができ、レジスト層Ｒ１２と第１絶縁層２２０との選択比は、ＣＨＦ3とＯ2との混合比により制御することができる。
【００８５】
次に、図１９（Ｃ）に示すように、下部電極２１２および第１絶縁層２２０の上に、強誘電体層２１４ａを形成する。強誘電体層２１４ａの厚さは、たとえば１２０ｎｍである。強誘電体層２１４ａの形成方法および材質は、第１の実施の形態に係る強誘電体層１４ａの形成方法および材質を適用することができる。
【００８６】
次に、強誘電体層２１４ａの上に、上部電極のための第２導電層２１６ａを形成する。第２導電層２１６ａの材質および形成方法は、第１の実施の形態の第１導電層１２ａと同様のものであることができる。
【００８７】
なお、図１９（Ｃ）の紙面に対して垂直な面（Ｃ−Ｃ線を含む面）における断面を図２０に示す。以下、図２０で示された断面に基づいて説明していく。
【００８８】
次に、図２１（Ａ）に示すように、第２導電層２１６ａの上に、所定のパターンを有する第２マスク層２５２を形成する。第２マスク層２５２は、上部電極を形成しようとする領域を覆うように形成する。第２マスク層２５２の材質および形成方法は、第１マスク層２５０と同様のものを適用することができる。
【００８９】
次に、図２１（Ｂ）に示すように、第２マスク層２５２をマスクとして、第２導電層２１６ａおよび強誘電体層２１４ａをエッチングする。これにより、上部電極２１６が形成される。
【００９０】
次に、第１絶縁層２２０ならびに強誘電体層２１４ａ、上部電極２１６およびマスク層２５２の積層体の表面を、表面処理する。この表面処理は、第２絶縁層２２２の材料液と親和性を有するようにするために行われる。表面処理の方法は、第１の実施の形態で示したものをとることができる。
【００９１】
次に、図２２（Ａ）に示すように、全面に、強誘電体層２１４ａ、上部電極２１６およびマスク層２５２の積層体の相互間を充填するように、水素を発生させないプロセスにより第２絶縁層２２２を形成する。具体的には、第１の実施の形態の第１絶縁層７２の形成方法と同様に、第２絶縁層２２２を形成することができる。第２絶縁層２２２の厚さは、たとえば、強誘電体層２１４ａおよび上部電極２１６の厚さ以上であることができる。第２の絶縁層２２２は、その構成元素の少なくとも一部が、強誘電体層２１４ａの構成元素の少なくとも一部と同じである。好ましくは、第２の絶縁層２２２の組成と強誘電体層２１４ａの組成とが同じであることが好ましい。
【００９２】
次に、第２絶縁層２２２の上に、レジスト層Ｒ１４を形成する。塗布法を利用して上面が平坦な第２絶縁層２２２を形成した場合には、レジスト層Ｒ１４を形成しなくてもよい。レジスト層Ｒ１４は、上記のレジスト層Ｒ１２と同様にして形成されることができる。
【００９３】
次に、図２２（Ｂ）に示すように、第２絶縁層２２２をエッチバックする。この際、同時に、第２マスク層２５２をエッチング除去する。なお、第２マスク層２５２の側壁に、第２導電層２１６ａのエッチング際に生じたフェンスがある場合には、この第２マスク層２５２のエッチングの際に除去される。こうして、下部電極２１２、強誘電体層２１４ａおよび上部電極２１６を含む強誘電体キャパシタが形成される。
【００９４】
２．２ 作用効果
以下、第２の実施の形態に係る作用効果を説明する。
【００９５】
（１）第２絶縁層２２２は、水素を発生させないプロセスにより形成されている。具体的には、第２絶縁層２２２の材料液（ミスト）を付与して、熱処理することにより第２絶縁層２２２を形成している。このため、第２絶縁層２２２の形成の際、強誘電体層２１４ａが還元されるのを抑えることできる。
【００９６】
（２）また、第２絶縁層２２２の堆積領域と、第２絶縁層２２２の材料液とが親和性を有するすように、その堆積領域を表面処理をしている。このため、積層体間に第２絶縁層２２２の材料液を流れ込みやすくすることができる。
【００９７】
（３）第２絶縁層２２２の構成元素の少なくとも一部は、強誘電体層２１４ａの構成元素の少なくとも一部と同じであることができる。このため、エッチング工程や熱処理工程で、強誘電体層の側面において組成ずれが生じた場合に、絶縁層から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。
【００９８】
また、第２絶縁層２２２の組成と強誘電体層２１４ａの組成とが同じであることができる。この場合、第２絶縁層２２２が水素バリア膜として機能することとなり、強誘電体層２１４ａが後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【００９９】
（４）本実施の形態においては、第１マスク層２５０をマスクとして第１導電層２１２ａをエッチングし、第１絶縁層２２０のエッチバック工程で、第１マスク層２５０を除去している。このため、第１絶縁層２２０のエッチバック工程で、第１マスク層２５０の側壁にフェンスが生じても、そのフェンスを除去することができる。このため、断面形状がいい下部電極２１２を形成することができる。すなわち、下部電極２１２の側面と基体の表面とのなす角をほぼ垂直にすることができる。また、フェンスができないように、高温でエッチングする必要がないため、通常のエッチング装置で第１導電層２１２ａをエッチングすることができる。
【０１００】
（５）また、本実施の形態においては、第２マスク層２５２をマスクとして第２導電層２１６ａをエッチングし、第２絶縁層２２２エッチバック工程で、第２マスク層２５２を除去している。このため、断面形状がいい上部電極２１６を形成することができる。また、通常のエッチング装置で第２導電層２１６ａをエッチングすることができる。
【０１０１】
（６）本実施の形態によれば、下部電極２１２間に埋め込まれた第１絶縁層２２０は、エッチバックしている。このため、第１絶縁層２２０の上面と下部電極２１２の上面とは、ほぼ面一になり、それらの上面が平坦となる。したがって、本実施の形態によれば、強誘電体層２１４ａを形成し易い。
【０１０２】
３．実験例
実施例と、比較例とで、ヒステリシスループがどの程度異なるかを調べた。図２３は、実施例に係るヒステリシスループを示す図である。図２４は、比較例に係るヒステリシスループを示す図である。
【０１０３】
なお、実施例は、メモリセルアレイの構造として図２〜図５に示す構造を採用した。また、実施例においては、水素を発生させない方法として、ＬＳＭＣＤ法により絶縁層を形成したものの場合とし、水素を発生させる方法としてプラズマＴＥＯＳ ＣＶＤ法によりＳｉＯ2を絶縁層として形成したものの場合を比較例とし、ヒステリシスループを調べた。比較例においては、メモリセルアレイは、下部電極を含む基体の上に、連続した強誘電体層を形成し、その強誘電体層の上に上部電極を形成した構造を有する。
【０１０４】
図２３および図２４に示すように、実施例によれば、比較例に比べて、残留分極値が大きいヒステリシス特性を示していることがわかる。
【０１０５】
本発明は、水素を発生させない方法により絶縁層を形成しているため、絶縁層の形成の際に、強誘電体層が還元され、分極特性が劣化するのを抑えることができていることが分かる。
【０１０６】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１５】第１の実施の形態の変形例を模式的に示す断面図である。
【図１６】第１の実施の形態の変形例を模式的に示す断面図である。
【図１７】表面処理方法を模式的に示す断面図である。
【図１８】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１９】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２０】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２１】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２２】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２３】実施例に係るヒステリシスループを示す図である。
【図２４】比較例に係るヒステリシスループを示す図である。
【符号の説明】
１０ 第１層間絶縁層
１２ 下部電極
１４ 強誘電体部
１６ 上部電極
１８ 中間電極層
３６ 第１保護層
３８ 第２保護層
４０ 第１水素バリア膜
４２ 第２水素バリア膜
４４ 第３水素バリア膜
５０ 第１駆動回路
５２ 第２駆動回路
６０ マスク層
７０ 絶縁層
７２ 第１絶縁層
８０ 表面修飾層
９０ 前駆体層
９２ 帯電層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁層
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
２１２ 下部電極
２１４ａ 強誘電体層
２１６ 上部電極
２２０ 第１絶縁層
２２２ 第２絶縁層
２５０ 第１マスク層
２５２ 第２マスク層
１０００ 強誘電体メモリ装置
【発明の属する技術分野】
本発明は、強誘電体メモリ装置の製造方法に関する。
【０００２】
【背景技術】
強誘電体メモリ装置の製造において、強誘電体膜を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体膜が水素雰囲気下に曝されることがある。強誘電体膜は、一般に金属酸化物からなる。このため、強誘電体膜が水素に曝されると、強誘電体膜を構成する酸素がこの水素により還元される。これにより、強誘電体膜がダメージを受けることになる。たとえば、強誘電体膜がＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。また、電極と強誘電体膜の界面でハガレが生ずる原因となる。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、強誘電体膜が還元され難い、強誘電体メモリ装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
１．第１の強誘電体メモリ装置の製造方法
本発明の第１の強誘電体メモリ装置の製造方法は、
（ａ）第１導電層の上に、強誘電体層を形成する工程、
（ｂ）前記強誘電体層をパターニングする工程、
（ｃ）前記強誘電体層の相互間を充填するように、水素を発生させない方法により絶縁層を形成する工程を含み、
前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じである。
【０００５】
本発明によれば、水素を発生させない方法により絶縁層を形成している。このため、絶縁層の形成の際に、強誘電体層が還元されるのを抑えることができる。
【０００６】
また、前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じである。このため、エッチング工程や熱処理工程で強誘電体層の側面において組成ずれが生じた場合であっても、絶縁層から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。
【０００７】
また、絶縁層の組成と強誘電体層の組成とを同じとすることができる。この場合、絶縁層が水素バリア膜として機能することとなり、強誘電体層が後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【０００８】
前記工程（ｃ）は、前記絶縁層の材料液を付与することにより行われることができる。これにより、強誘電体層の相互間に絶縁層を充填し易い。前記絶縁層の材料液は、ミスト状で付与されることができる。前記工程（ｃ）をＬＳＭＣＤ法により絶縁層を形成する工程とすることにより、スピンコート法と異なり、パターン形状に依存し難いため、より均一に絶縁層を形成することができる。
【０００９】
前記工程（ｃ）の前に、前記絶縁層を堆積する表面領域を表面処理する工程を含み、前記表面処理は、前記表面領域が前記絶縁層の材料と親和性を有するようにするために行われることができる。これにより、強誘電体層の相互間に、絶縁層の材料液が流れ込みやすくなり、埋め込み性を向上させることができる。前記工程（ｃ）の前に、前記絶縁層を堆積する表面領域を表面処理する工程を含み、前記表面処理は、前記絶縁層が前記表面領域との親和性を有するようにするために行われることができる。
【００１０】
前記表面処理は、前記表面領域に、表面修飾層を形成することによりなされることができる。前記工程（ａ）の後、前記強誘電体層の上に、第２導電層を形成する工程を含み、前記工程（ｂ）で、前記第２導電層は、パターニングされることができる。
【００１１】
２．第２の強誘電体メモリ装置の製造方法
本発明の第２の強誘電体メモリ装置の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体の相互間を充填するように、水素を発生させない方法により、絶縁層を形成する工程、
（ｆ）前記第２導電層の上面が露出するまで、前記絶縁層を除去する工程、および
（ｇ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。
【００１２】
本発明によれば、本発明の第１の強誘電体メモリ装置の製造方法の作用効果を奏することができる。
【００１３】
本発明によれば、強誘電体層の上に第２導電層を形成している。このため、前記工程（ｆ）で、絶縁層を除去する際、強誘電体層は第２導電層によって保護されることとなる。したがって、強誘電体層の表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００１４】
３．第３の強誘電体メモリ装置の製造方法
本発明の第３の強誘電体メモリ装置の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを有する強誘電体メモリ装置の製造方法であって、以下の工程を含む。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）前記第２導電層の上に、所定のパターンを有するマスク層を形成する工程、
（ｅ）前記マスク層をマスクとして、少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｆ）前記基体の上に、前記第１導電層、前記強誘電体層、前記第２導電層およびマスク層を含む積層体を覆うように、水素を発生させない方法により、絶縁層を形成する工程、
（ｇ）前記第２導電層の上面が露出するまで、前記絶縁層および前記マスク層を除去する工程、および
（ｈ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。
【００１５】
本発明によれば、本発明の第２の強誘電体メモリ装置の製造方法における作用効果を奏することができる。
【００１６】
また、本発明によれば、工程（ｇ）で、絶縁層のみならずマスク層もエッチングしている。このため、工程（ｅ）でマスク層の側壁にフェンスが生じても、工程（ｇ）でマスク層のエッチングの際に、そのフェンスも除去することができる。
【００１７】
本発明の第２および第３の強誘電体メモリ装置の製造方法は、前記絶縁層の構成元素の少なくとも一部が、前記強誘電体層の構成元素の少なくとも一部と同じ態様をとることができる。
【００１８】
また、前記絶縁層の組成は、前記強誘電体層の組成と同じであることができる。
【００１９】
本発明の第２および第３の強誘電体メモリ装置の製造方法は、本発明の第１の強誘電体メモリ装置の製造方法の項で述べた態様をとることができる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２１】
１．第１の実施の形態
１．１ デバイスの構造
図１は、強誘電体メモリ装置を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００２２】
強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００２３】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００２４】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体部１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体部１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００２５】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７０が形成されている。この絶縁層７０は、上部電極１６の下に設けられている。絶縁層７０が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７０は、たとえば絶縁性を有する第１水素バリア膜４０と、第１絶縁層７２との積層構造であることができる。第１水素バリア膜４０を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。なお、第１水素バリア膜４０が形成されていなくてもよい。
【００２６】
また、図４および図５に示すように、強誘電体キャパシタ２０を覆うように、第２水素バリア膜４２が形成されていてもよい。第２水素バリア膜４２を形成することにより、強誘電体キャパシタ２０の強誘電体部１４が還元されるのを抑えることができる。
【００２７】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、第２配線層４０を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。第１保護層３６と、第２保護層３８との間には、必要に応じて第３水素バリア膜４４が形成される。第３水素バリア膜４４は、メモリセルアレイ領域Ａ１００に形成されることができる。すなわち、第３水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、周辺回路部Ａ２００を水素により回復することができると同時に、メモリセルアレイ１００が水素により還元されるのを抑えることができる。
【００２８】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００２９】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、第１配線層４０によって電気的に接続されている。
【００３０】
次に、強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００３１】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３２】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３３】
１．２ デバイスの作用効果
以下、強誘電体メモリ装置１０００の作用効果を説明する。
【００３４】
強誘電体部１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体部１４における電界を強めることができるため、強誘電体部１４を一定分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ装置１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００３５】
１．３ プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００３６】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００３７】
次に、第１層間絶縁層１０の上に、メモリセルアレイを形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００３８】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯx，Ｐｔ，Ｒｕ、ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００３９】
次に、第１導電層１２ａの上に、強誘電体部１４のための強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法、ＬＳＭＣＤ法を挙げることができる。
【００４０】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質および形成方法は、第１導電層１２ａと同様のものを適用することができる。
【００４１】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングにより所定のパターンを有するマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００４２】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。以下、下部電極１２、強誘電体層１４ａ、第２導電層１８ａおよびマスク層６０の積層体を、単に「積層体」という。
【００４３】
次に、必要に応じて、図９に示すように、全面に、第１水素バリア膜４０を形成する。第１水素バリア膜４０の材質としては、強誘電体層１４ａが水素によって還元されるのを防ぐことができる材質であれば特に限定されず、たとえば酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。第１水素バリア膜４０の形成方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。なお、第１水素バリア膜４０の形成工程は、必須のものではなく、省略することができる。
【００４４】
次に、第１絶縁層７２の堆積領域を表面処理する。この表面処理は、第１絶縁層７２の堆積領域の表面が、第１絶縁層７２の材料液（たとえばミスト）と親和性を有するようにするために行われる。表面処理の方法の具体例は、後述の「１．５ 表面処理方法」の項で説明する。
【００４５】
次に、積層体の相互間を埋めるように、水素を発生させないプロセスにより、第１絶縁層７２を形成する。具体的には、次のように第１絶縁層７２を形成することができる。
【００４６】
第１絶縁層７２の材料液（ミスト）を第１絶縁層７２の堆積領域の上に付与する。第１絶縁層７２の堆積領域は、上述の表面処理がなされているため、第１絶縁層７２の材料液とその堆積領域との塗れ性が高まり、積層体の相互間に第１絶縁層７２の材料液が流れ込みやすくなる。第１絶縁層７２の材料液の堆積方法は、特に限定されず、たとえばＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）法を挙げることができる。ＬＳＭＣＤ法によれば、第１絶縁層７２の材料液が積層体の相互間により流れ込みやすくなり、段差埋め込み性がさらに向上する。また、ＬＳＭＣＤ法によれば、パターン形状に依存し難いため、第１絶縁層７２の堆積領域に均一に第１絶縁層７２を形成することができる。第１絶縁層７２の材料液としては、たとえば、酸化シリコンの液体原料を挙げることができる。次に、第１絶縁層７２の材料液を熱処理することにより、第１絶縁層７２を形成する。なお、第１絶縁層７２の材質は、水素を発生させないプロセスで形成できる材質であれば、酸化シリコンに限定されない。第１絶縁層７２の材質は、後の第１絶縁層７２のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであることが好ましい。
【００４７】
次に、図１０に示すように、第１絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１２は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、第１絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。なお、レジスト層Ｒ１は必須の工程ではなく、省略することもできる。
【００４８】
次に、図１１に示すように、第１絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１と第１絶縁層７２とのエッチングレートが同じ条件で行われることができる。エッチングのエッチャントとしては、たとえば、ＣＨＦ3とＯ2との混合ガスを適用することができ、レジスト層Ｒ１と第１絶縁層７２との選択比は、ＣＨＦ3とＯ2との混合比により制御することができる。このエッチバックの際、第１絶縁層７２と第１水素バリア膜４０とからなる絶縁層７０が、少なくとも下部電極１２の側壁を覆うようにする。
【００４９】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６ａの材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００５０】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００５１】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２導電層１８ａ、強誘電体層１４ａ、第１絶縁層７２および第１水素バリア膜４０をエッチングする。こうして、図１３に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体部１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、第１絶縁層７２および第１水素バリア膜４０が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００５２】
次に、図１および図１４に示すように、必要に応じて、メモリセルアレイ１００上に、第２水素バリア膜４２を形成する。第２水素バリア膜４２の材質および形成方法は、第１水素バリア膜４０で述べたものを適用することができる。
【００５３】
次に、第２水素バリア膜４２の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。次に、第１保護層の上に、必要に応じて、メモリセルアレイ領域Ａ１００上に、第３水素バリア膜４４を形成する。次に、第１保護層３６および第３水素バリア膜４４の上に、第２保護層３８を形成する。
【００５４】
１．４ プロセスの作用効果
以下、本実施の形態に係る強誘電体メモリ装置の製造方法による作用効果を説明する。
【００５５】
（１）第１絶縁層７２は、水素を発生させないプロセスにより形成されている。具体的には、第１絶縁層７２の材料液（ミスト）を付与して、熱処理することにより第１絶縁層７２を形成している。このため、第１絶縁層７２の形成の際、強誘電体層１４ａが還元されるのを抑えることできる。
【００５６】
（２）また、第１絶縁層７２の堆積領域が、第１絶縁層７２の材料液と親和性を有するすように、その堆積領域を表面処理をしている。このため、積層体間に第１絶縁層７２の材料液を流れ込みやすくすることができる。
【００５７】
（３）本実施の形態においては、強誘電体層１４ａの上に、第２導電層１８ａを形成している。このため、第１絶縁層７２およびマスク層６０のエッチバック工程において、強誘電体層１４ａは第２導電層１８ａに覆われているため、強誘電体層１４ａがエッチャントと接触することがない。このため、強誘電体層１４ａの表面の構造が乱れず、特性悪化を抑えることができる。すなわち、キャパシタが受けるダメージを抑えることができる。
【００５８】
（４）一般に、強誘電体キャパシタを構成する導電層や強誘電体層のエッチングの際に、マスクの側壁に反応生成物からなるフェンスが生じないように、エッチングを制御する必要がある。たとえば高温でエッチングしたり、または、断面がテーパ状となるようにエッチングしたりする必要がある。
【００５９】
しかし、本実施の形態においては、マスク層６０をマスクとして第１導電層１２ａ、強誘電体層１４ａおよび第２導電層１８ａをエッチングしている。そして、マスク層６０は、第１絶縁層７２のエッチバック工程で除去している。このマスク層６０の除去の際に、マスク層６０の側壁にフェンスが生じていたとしても、そのフェンスは除去されることとなる。このため、第２導電層１８ａ等をエッチングする際、フェンスが生じるようにエッチングしても、生じたフェンスは除去されるため、フェンスに起因する問題が生じない。したがって、フェンスが生じないように第２導電層１８ａ等を断面がテーパ状となるようにエッチングする必要がなくなるため、断面形状がいい積層体を形成することができる。また、フェンスができないように、高温でエッチングする必要がないため、通常のエッチング装置で第２導電層１８ａ等をエッチングすることができる。
【００６０】
（５）マスク層６０を用いて、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしている。マスク層６０によれば、レジスト層のようにエッチング中において後退がないため、レジスト層に比べて厚さを小さくすることができる。その結果、マスク層によれば、微細加工を図ることができる。
【００６１】
（６）本実施の形態においては、パターニング前の第１導電層１２ａの上に、強誘電体層１４ａを形成している。これにより、平坦な第１導電層１２ａの上に強誘電体層１４ａを形成できるため、強誘電体層１４ａを形成し易く、強誘電体成膜法の自由度が増す。
【００６２】
１．５ 表面処理方法
図１７を用いて、表面処理方法を説明する。なお、第１水素バリア膜の形成工程を含まない態様で説明する。
【００６３】
第１絶縁層７２の堆積領域の表面に表面修飾層８０を形成する。この表面修飾層８０は、第１絶縁層７２の材料液（ミスト）と親和性を有する。
【００６４】
表面修飾層８０の材質は、第１絶縁層７２の材料液（ミスト）と親和性を有する材質であれば特に限定されず、たとえば、ヘキサメチルジシラザン、テトラヒドラフラン、メタノール、メチルエチルケトンなどが挙げられる。
【００６５】
表面修飾層８０は、スパッタリング法やＣＶＤ法等の気相成長法によって形成してもよいし、インクジェット法、スピンコート法、ディップ法およびミストデポジション法等の液相を用いた方法によって形成することもでき、その場合には液体又は溶媒に溶かした物質を使用してもよい。また、ヘキサメチルジシラザン、テトラヒドラフラン、メタノール、メチルエチルケトンなどから選択される溶媒を絶縁層の原料液に添加してもよい。これにより、絶縁層の側に表面修飾層に対する親和性を持たせることができるため、表面修飾層を形成した場合と同様の効果が得られる。
【００６６】
以上の表面処理方法は、第２の実施の形態においても適用できる。
【００６７】
１．６ 変形例
第１の実施の形態は、次の変形が可能である。
【００６８】
（１）第１絶縁層７２の構成元素の少なくとも一部は、強誘電体層１４ａの構成元素の少なくとも一部と同じであることができる。このため、エッチング工程や熱処理工程で強誘電体層の側面において組成ずれが生じた場合であっても、第１絶縁層７２から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。なお、この作用効果を奏するためには、第１水素バリア膜４０が形成されていない必要がある。
【００６９】
（２）また、第１絶縁層７２の組成と強誘電体層１４ａの組成とが同じであることができる。この場合、第１絶縁層７２が水素バリア膜として機能することとなり、強誘電体層１４ａが後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【００７０】
（３）本実施の形態においては、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングした。しかし、これに限定されず、マスク層６０を形成せずに、レジスト層をマスクとして第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングしてもよい。
【００７１】
（４）第１絶縁層７２の平坦化は、ＣＭＰ法により行うことができる。
【００７２】
（５）絶縁層７０は、少なくとも下部電極１２および強誘電体層１４を覆っていれば、図１５に示すような積層体の相互間の中央部の絶縁層７０が完全に除去されている態様であってもよい。また、図１６に示すように絶縁層７２の上面が第２導電層１８ａの上面より低くなっていてもよい。なお、図１６に示すように、第１水素バリア膜４０が形成されていなくてもよい。
【００７３】
（６）上記実施の形態においては、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａを一括してパターニングした。しかし、これに限定されず、第１導電層１２ａをパターニングした後、強誘電体層１４ａおよび第１導電層１２ａを形成してもよい。
【００７４】
（７）周辺回路部２００は、メモリセルアレイの下に設けられていてもよい。
【００７５】
２．第２の実施の形態
２．１ プロセス
以下、第２の実施の形態に係る強誘電体メモリ装置の製造方法について説明する。図１８〜図２２は、第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。なお、図２０は、図１９（Ｂ）における紙面に対して垂直な面（Ｃ−Ｃ線を含む面）で切った断面図である。図２１〜図２２は、図２０の断面と同様な断面における断面図である。
【００７６】
図１８（Ａ）に示すように、基体（たとえば基板の上に設けられらた層間絶縁層）２１０上に、必要に応じて、バリア層２１８を形成する。バリア層２１８は、たとえば酸化チタンからなることができる。たとえば、スパッタ法によりチタン膜を形成し、酸化炉でチタン膜を酸化することにより形成される。
【００７７】
次に、バリア層２１８の上に、下部電極のための第１導電層２１２ａを形成する。第１導電層２１２ａの材質、形成方法は、第１の実施の形態に係る第１導電層１２ａの材質、形成方法を適用することができる。第１導電層２１２ａの厚さは、特に限定されないが、たとえば２００ｎｍであることができる。
【００７８】
次に、第１導電層２１２ａの上に第１マスク層２５０を形成する。第１マスク層２５０の形成方法および材質としては、第１の実施の形態で述べた形成方法および材質を適用することができる。第１マスク層２５０の厚さは、特に限定されないが、第１導電層２１２ａの厚さの１．５〜２倍であることができる。第１マスク層２１２ａの厚さは、たとえば、４００ｎｍであることができる。
【００７９】
次に、第１マスク層２５０の上に、所定のパターンを有するレジスト層Ｒ１０を形成する。レジスト層Ｒ１０は、下部電極を形成しようとする領域の上に形成する。レジスト層Ｒ１０の厚さは、特に限定されず、たとえば１μｍ程度であることができる。
【００８０】
次に、図１８（Ｂ）に示すように、レジスト層Ｒ１０をマスクとして、第１マスク層２５０をエッチングする。第１マスク層２５０のエッチングの方法は、公知のドライエッチング方法であることができる。具体的には、第１マスク層２５０は、ＲＩＥ（Reactive Ion Etching）のエッチング装置を用いて、ＣＨＦ3とＡｒの混合ガスによりエッチングを行うことができる。次に、たとえばＯ2プラズマにより、レジスト層Ｒ１０を除去する。
【００８１】
次に、図１８（Ｃ）に示すように、第１マスク層２５０をマスクとして、第１導電層２１２ａをエッチングし、下部電極２１２を形成する。このエッチングは、たとえば高密度プラズマドライエッチング装置（高密度ＩＣＰエッチング装置）によるドライエッチング方法により行うことができる。エッチングガスとしてＣｌ2とＡｒの混合ガスを使用し、１．０Ｐａ以下の低圧力、高バイアスパワーでエッチングを行うと寸法変換差の少ないエッチングを行うことができる。また、基板温度を３５０℃程度に加熱しエッチングを行うと、さらに寸法変換差の少ないエッチングを行うことができる。
【００８２】
次に、２３（Ａ）に示すように、全面に、第１絶縁層２２０を形成する。第１絶縁層２２０の材質としては、たとえば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルを挙げることができる。第１絶縁層２２０の形成方法としては、たとえばＣＶＤ法を挙げることができる。なお、第１絶縁層２２０の材質および形成方法が、第１マスク層２５０の材質および形成方法と同じであると、第１絶縁層２２０と第１マスク層２５０とのエッチングレートを同じにし易い。また、第１絶縁層２２０の厚さは、たとえば、下部電極２１２間を埋め込むことを考慮して下部電極２１２の厚さ以上であることができる。具体的には、第１絶縁層２２０の厚さは、６００ｎｍであることができる。
【００８３】
次に、第１絶縁層２２０の上に、必要に応じて、レジスト層Ｒ１２を形成する。レジスト層Ｒ１２は、その上面が平坦となるように形成される。なお、レジスト層Ｒ１２は、回転塗布法により形成されることができる。レジスト層Ｒ１２の厚さは、第１絶縁層２２０に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。
【００８４】
次に、図１９（Ｂ）に示すように、第１絶縁層２２０をエッチバックすると同時に、第１マスク層２５０をエッチングし、下部電極２１２の上面を露出させる。この際、下部電極２１２のエッチングの際に第１マスク層２５０の側壁に、第１導電層２１２ａのエッチングでフェンス（反応残さ物）が生じていても、第１マスク層２５０のエッチングと同時に、フェンスも除去される。第１絶縁層２２０のエッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１２と第１絶縁層２２０とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ3とＯ2との混合ガスを適用することができ、レジスト層Ｒ１２と第１絶縁層２２０との選択比は、ＣＨＦ3とＯ2との混合比により制御することができる。
【００８５】
次に、図１９（Ｃ）に示すように、下部電極２１２および第１絶縁層２２０の上に、強誘電体層２１４ａを形成する。強誘電体層２１４ａの厚さは、たとえば１２０ｎｍである。強誘電体層２１４ａの形成方法および材質は、第１の実施の形態に係る強誘電体層１４ａの形成方法および材質を適用することができる。
【００８６】
次に、強誘電体層２１４ａの上に、上部電極のための第２導電層２１６ａを形成する。第２導電層２１６ａの材質および形成方法は、第１の実施の形態の第１導電層１２ａと同様のものであることができる。
【００８７】
なお、図１９（Ｃ）の紙面に対して垂直な面（Ｃ−Ｃ線を含む面）における断面を図２０に示す。以下、図２０で示された断面に基づいて説明していく。
【００８８】
次に、図２１（Ａ）に示すように、第２導電層２１６ａの上に、所定のパターンを有する第２マスク層２５２を形成する。第２マスク層２５２は、上部電極を形成しようとする領域を覆うように形成する。第２マスク層２５２の材質および形成方法は、第１マスク層２５０と同様のものを適用することができる。
【００８９】
次に、図２１（Ｂ）に示すように、第２マスク層２５２をマスクとして、第２導電層２１６ａおよび強誘電体層２１４ａをエッチングする。これにより、上部電極２１６が形成される。
【００９０】
次に、第１絶縁層２２０ならびに強誘電体層２１４ａ、上部電極２１６およびマスク層２５２の積層体の表面を、表面処理する。この表面処理は、第２絶縁層２２２の材料液と親和性を有するようにするために行われる。表面処理の方法は、第１の実施の形態で示したものをとることができる。
【００９１】
次に、図２２（Ａ）に示すように、全面に、強誘電体層２１４ａ、上部電極２１６およびマスク層２５２の積層体の相互間を充填するように、水素を発生させないプロセスにより第２絶縁層２２２を形成する。具体的には、第１の実施の形態の第１絶縁層７２の形成方法と同様に、第２絶縁層２２２を形成することができる。第２絶縁層２２２の厚さは、たとえば、強誘電体層２１４ａおよび上部電極２１６の厚さ以上であることができる。第２の絶縁層２２２は、その構成元素の少なくとも一部が、強誘電体層２１４ａの構成元素の少なくとも一部と同じである。好ましくは、第２の絶縁層２２２の組成と強誘電体層２１４ａの組成とが同じであることが好ましい。
【００９２】
次に、第２絶縁層２２２の上に、レジスト層Ｒ１４を形成する。塗布法を利用して上面が平坦な第２絶縁層２２２を形成した場合には、レジスト層Ｒ１４を形成しなくてもよい。レジスト層Ｒ１４は、上記のレジスト層Ｒ１２と同様にして形成されることができる。
【００９３】
次に、図２２（Ｂ）に示すように、第２絶縁層２２２をエッチバックする。この際、同時に、第２マスク層２５２をエッチング除去する。なお、第２マスク層２５２の側壁に、第２導電層２１６ａのエッチング際に生じたフェンスがある場合には、この第２マスク層２５２のエッチングの際に除去される。こうして、下部電極２１２、強誘電体層２１４ａおよび上部電極２１６を含む強誘電体キャパシタが形成される。
【００９４】
２．２ 作用効果
以下、第２の実施の形態に係る作用効果を説明する。
【００９５】
（１）第２絶縁層２２２は、水素を発生させないプロセスにより形成されている。具体的には、第２絶縁層２２２の材料液（ミスト）を付与して、熱処理することにより第２絶縁層２２２を形成している。このため、第２絶縁層２２２の形成の際、強誘電体層２１４ａが還元されるのを抑えることできる。
【００９６】
（２）また、第２絶縁層２２２の堆積領域と、第２絶縁層２２２の材料液とが親和性を有するすように、その堆積領域を表面処理をしている。このため、積層体間に第２絶縁層２２２の材料液を流れ込みやすくすることができる。
【００９７】
（３）第２絶縁層２２２の構成元素の少なくとも一部は、強誘電体層２１４ａの構成元素の少なくとも一部と同じであることができる。このため、エッチング工程や熱処理工程で、強誘電体層の側面において組成ずれが生じた場合に、絶縁層から構成原子が強誘電体層に補充され、強誘電体層の結晶構造を回復させることもできる。
【００９８】
また、第２絶縁層２２２の組成と強誘電体層２１４ａの組成とが同じであることができる。この場合、第２絶縁層２２２が水素バリア膜として機能することとなり、強誘電体層２１４ａが後の工程で発生する水素によって還元されるのを抑えることができる。また、別途水素バリア膜を形成する必要がないため、工程を簡略化することができる。
【００９９】
（４）本実施の形態においては、第１マスク層２５０をマスクとして第１導電層２１２ａをエッチングし、第１絶縁層２２０のエッチバック工程で、第１マスク層２５０を除去している。このため、第１絶縁層２２０のエッチバック工程で、第１マスク層２５０の側壁にフェンスが生じても、そのフェンスを除去することができる。このため、断面形状がいい下部電極２１２を形成することができる。すなわち、下部電極２１２の側面と基体の表面とのなす角をほぼ垂直にすることができる。また、フェンスができないように、高温でエッチングする必要がないため、通常のエッチング装置で第１導電層２１２ａをエッチングすることができる。
【０１００】
（５）また、本実施の形態においては、第２マスク層２５２をマスクとして第２導電層２１６ａをエッチングし、第２絶縁層２２２エッチバック工程で、第２マスク層２５２を除去している。このため、断面形状がいい上部電極２１６を形成することができる。また、通常のエッチング装置で第２導電層２１６ａをエッチングすることができる。
【０１０１】
（６）本実施の形態によれば、下部電極２１２間に埋め込まれた第１絶縁層２２０は、エッチバックしている。このため、第１絶縁層２２０の上面と下部電極２１２の上面とは、ほぼ面一になり、それらの上面が平坦となる。したがって、本実施の形態によれば、強誘電体層２１４ａを形成し易い。
【０１０２】
３．実験例
実施例と、比較例とで、ヒステリシスループがどの程度異なるかを調べた。図２３は、実施例に係るヒステリシスループを示す図である。図２４は、比較例に係るヒステリシスループを示す図である。
【０１０３】
なお、実施例は、メモリセルアレイの構造として図２〜図５に示す構造を採用した。また、実施例においては、水素を発生させない方法として、ＬＳＭＣＤ法により絶縁層を形成したものの場合とし、水素を発生させる方法としてプラズマＴＥＯＳ ＣＶＤ法によりＳｉＯ2を絶縁層として形成したものの場合を比較例とし、ヒステリシスループを調べた。比較例においては、メモリセルアレイは、下部電極を含む基体の上に、連続した強誘電体層を形成し、その強誘電体層の上に上部電極を形成した構造を有する。
【０１０４】
図２３および図２４に示すように、実施例によれば、比較例に比べて、残留分極値が大きいヒステリシス特性を示していることがわかる。
【０１０５】
本発明は、水素を発生させない方法により絶縁層を形成しているため、絶縁層の形成の際に、強誘電体層が還元され、分極特性が劣化するのを抑えることができていることが分かる。
【０１０６】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１５】第１の実施の形態の変形例を模式的に示す断面図である。
【図１６】第１の実施の形態の変形例を模式的に示す断面図である。
【図１７】表面処理方法を模式的に示す断面図である。
【図１８】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１９】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２０】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２１】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２２】第２の実施の形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２３】実施例に係るヒステリシスループを示す図である。
【図２４】比較例に係るヒステリシスループを示す図である。
【符号の説明】
１０ 第１層間絶縁層
１２ 下部電極
１４ 強誘電体部
１６ 上部電極
１８ 中間電極層
３６ 第１保護層
３８ 第２保護層
４０ 第１水素バリア膜
４２ 第２水素バリア膜
４４ 第３水素バリア膜
５０ 第１駆動回路
５２ 第２駆動回路
６０ マスク層
７０ 絶縁層
７２ 第１絶縁層
８０ 表面修飾層
９０ 前駆体層
９２ 帯電層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁層
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
２１２ 下部電極
２１４ａ 強誘電体層
２１６ 上部電極
２２０ 第１絶縁層
２２２ 第２絶縁層
２５０ 第１マスク層
２５２ 第２マスク層
１０００ 強誘電体メモリ装置
Claims (12)
- （ａ）基体の上に設けられた第１導電層の上に、強誘電体層を形成する工程、
（ｂ）前記強誘電体層をパターニングする工程、
（ｃ）前記強誘電体層の相互間を充填するように、絶縁層を形成する工程を含み、
前記工程（ｃ）は、前記絶縁層の材料液を付与して熱処理をすることにより行われ、
前記工程（ｂ）と（ｃ）の間に、前記絶縁層を形成する表面領域を表面処理する工程を有し、該表面処理は、前記表面領域が前記材料液と親和性を有するように行われる、強誘電体メモリ装置の製造方法。 - 請求項１において、
前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じであり、
前記絶縁層は、前記強誘電体層と直接接触するように形成される、強誘電体メモリ装置の製造方法。 - 請求項２において、
前記絶縁層の組成は、前記強誘電体層の組成と同じである、強誘電体メモリ装置の製造方法。 - 請求項１〜３のいずれかにおいて、
前記表面処理は、前記表面領域に、表面修飾層を形成することによりなされる、強誘電体メモリ装置の製造方法。 - （ａ）基体の上に設けられた第１導電層の上に、強誘電体層を形成する工程、
（ｂ）前記強誘電体層をパターニングする工程、
（ｃ）前記強誘電体層の相互間を充填するように、絶縁層を形成する工程を含み、
前記工程（ｃ）は、前記絶縁層の材料液を付与して熱処理をすることにより行われ、
前記工程（ｂ）と（ｃ）の間に、前記絶縁層を形成する表面領域を表面処理する工程を含み、
前記材料液に前記表面領域との親和性を有する材質を添加する、強誘電体メモリ装置の製造方法。 - 請求項１〜５のいずれかにおいて、
前記材料液は、ミスト状で付与される、強誘電体メモリ装置の製造方法。 - 請求項６において、
前記工程（ｃ）は、ＬＳＭＣＤ法により前記絶縁層を形成する工程である、強誘電体メモリ装置の製造方法。 - 請求項１〜７のいずれかにおいて、
前記工程（ａ）の後、前記強誘電体層の上に、第２導電層を形成する工程を含み、
前記工程（ｂ）で、前記第２導電層は、パターニングされる、強誘電体メモリ装置の製造方法。 - 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む、強誘電体メモリ装置の製造方法。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体の相互間を充填するように絶縁層を形成する工程を含み、
前記絶縁層は、前記絶縁層の材料液を付与して熱処理をすることにより形成され、
前記工程（ｄ）と（ｅ）の間に、前記絶縁層を形成する表面領域を表面処理する工程を有し、該表面処理は、前記表面領域が前記材料液と親和性を有するように行われる工程、
（ｆ）前記第２導電層の上面が露出するまで、前記絶縁層を除去する工程、および
（ｇ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。 - 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを有する強誘電体メモリ装置の製造方法であって、以下の工程を含む、強誘電体メモリ装置の製造方法。
（ａ）基体の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）前記第２導電層の上に、所定のパターンを有するマスク層を形成する工程、
（ｅ）前記マスク層をマスクとして、少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｆ）前記基体の上に、前記第１導電層、前記強誘電体層、前記第２導電層およびマスク層を含む積層体を覆うように絶縁層を形成する工程を含み、
前記絶縁層は、前記絶縁層の材料液を付与して熱処理をすることにより形成され、
前記工程（ｅ）と（ｆ）の間に、前記絶縁層を形成する表面領域を表面処理する工程を有し、該表面処理は、前記表面領域が前記材料液と親和性を有するように行われる工程、
（ｇ）前記第２導電層の上面が露出するまで、前記絶縁層および前記マスク層を除去する工程、および
（ｈ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程。 - 請求項９または１０において、
前記絶縁層の構成元素の少なくとも一部は、前記強誘電体層の構成元素の少なくとも一部と同じであり、
前記絶縁層は、前記強誘電体層と直接接触するように形成される、強誘電体メモリ装置の製造方法。 - 請求項１１において、
前記絶縁層の組成は、前記強誘電体層の組成と同じである、強誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002041926A JP4314768B2 (ja) | 2002-02-19 | 2002-02-19 | 強誘電体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002041926A JP4314768B2 (ja) | 2002-02-19 | 2002-02-19 | 強誘電体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243624A JP2003243624A (ja) | 2003-08-29 |
| JP4314768B2 true JP4314768B2 (ja) | 2009-08-19 |
Family
ID=27782197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002041926A Expired - Fee Related JP4314768B2 (ja) | 2002-02-19 | 2002-02-19 | 強誘電体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4314768B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4243853B2 (ja) | 2004-06-08 | 2009-03-25 | セイコーエプソン株式会社 | 強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法 |
-
2002
- 2002-02-19 JP JP2002041926A patent/JP4314768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003243624A (ja) | 2003-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4884104B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP2002094020A (ja) | 強誘電体メモリ装置およびその製造方法ならびに混載装置 | |
| CN100524773C (zh) | 存储器的制造方法和存储器 | |
| JP2007266429A (ja) | 半導体装置及びその製造方法 | |
| US7459738B2 (en) | Ferroelectric memory element and method for manufacturing the same | |
| JP4678430B2 (ja) | メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 | |
| JP3166746B2 (ja) | キャパシタ及びその製造方法 | |
| JP2007318018A (ja) | 強誘電体メモリセル及び強誘電体メモリセルの製造方法 | |
| JP2006313833A (ja) | 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス | |
| JP2005327847A (ja) | 半導体装置及びその製造方法 | |
| JP2003243625A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JP4621081B2 (ja) | 半導体装置の製造方法 | |
| JP4314768B2 (ja) | 強誘電体メモリ装置の製造方法 | |
| US6930340B2 (en) | Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device | |
| JP4243823B2 (ja) | メモリセルアレイの製造方法 | |
| JP2005108876A (ja) | 半導体装置及びその製造方法 | |
| JP4296375B2 (ja) | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 | |
| KR100573841B1 (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| JP2003243626A (ja) | 強誘電体メモリ装置の製造方法 | |
| JP2004303994A (ja) | 強誘電体メモリ素子およびその製造方法 | |
| JP2003282838A (ja) | 強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置 | |
| JP2004303996A (ja) | 強誘電体メモリ素子およびその製造方法 | |
| JP2004311470A (ja) | 半導体装置の構造およびその製造方法 | |
| JP2003282825A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JP5007723B2 (ja) | キャパシタを含む半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041001 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090511 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |