JP2002094020A - 強誘電体メモリ装置およびその製造方法ならびに混載装置 - Google Patents

強誘電体メモリ装置およびその製造方法ならびに混載装置

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Abstract

(57)【要約】 【課題】 所望のパターンを有するメモリセルアレイを
有する強誘電体メモリ装置およびその製造方法ならびに
混載装置を提供する。 【解決手段】 メモリセルがマトリクス状に配列され、
第１信号電極１２と、第１信号電極１２と交差する方向
に配列された第２信号電極１６と、少なくとも第１信号
電極１２と第２信号電極１６との交差領域に配置された
強誘電体層１４と、を含むメモリセルアレイ１００と、
メモリセルに対して選択的に情報の書き込みもしくは読
み出しを行うための周辺回路部２００と、を含む。メモ
リセルアレイ１００と周辺回路部２００とは、異なる層
に配置されている。周辺回路部２００は、メモリセルア
レイの外側の領域１００に形成されている

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置およびその製造方法ならびに混載装置に関し、特に、
セルトランジスタを有せず、強誘電体キャパシタのみを
用いた単純マトリクス型の強誘電体メモリ装置およびそ
の製造方法ならびに混載装置に関する。
【０００２】
【背景技術】セルトランジスタを有せず、強誘電体キャ
パシタのみを用いた単純マトリクス型のメモリセルアレ
イは、非常に簡単な構造を有し、高い集積度を得ること
ができることから、その開発が期待されている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、所望
のメモリセルアレイを有する強誘電体メモリ装置および
その製造方法ならびに混載装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、メモリセルがマトリクス状に配列され、第１信
号電極と、該第１信号電極と交差する方向に配列された
第２信号電極と、少なくとも前記第１信号電極と前記第
２信号電極との交差領域に配置された強誘電体層と、を
含むメモリセルアレイと、前記メモリセルに対して選択
的に情報の書き込みもしくは読み出しを行うための周辺
回路部と、を含み、前記メモリセルアレイと前記周辺回
路部とは、異なる層に配置され、前記周辺回路部は、前
記メモリセルアレイの外側の領域に形成されている。
【０００５】本発明においては、周辺回路部は、メモリ
セルアレイの外側の領域に形成されている。このため、
メモリセルアレイの下の半導体基板は、平坦である。そ
の結果、その半導体基板の上に、平坦な層間絶縁層を容
易に形成することができる。したがって、平坦な層間絶
縁層の上に、確実にメモリセルアレイを形成することが
でき、所望のパターンを有するメモリセルアレイを容易
に形成することができる。
【０００６】本発明においては、強誘電体層は、次の３
つの態様のいずれかをとることができる。
【０００７】（１）強誘電体層は、第１信号電極に沿っ
てライン状に配置されている態様である。具体的には、
前記強誘電体層は、前記第１信号電極上に選択的に配置
されている態様である。この態様の場合、強誘電体層が
第１信号電極に沿ってライン状に形成されているため、
第２信号電極の浮遊容量を小さくすることができる。
【０００８】基体上に前記メモリセルが配置され、前記
基体の露出面が覆われるように、前記第１信号電極およ
び前記強誘電体層からなる積層体の相互間に、誘電体層
が設けられていることができる。
【０００９】また、前記誘電体層は、前記強誘電体層よ
り小さい誘電率を有する材料からなることができる。
【００１０】前記基体上に、該基体の表面と異なる表面
特性を有する表面修飾層が形成されていることができ
る。
【００１１】前記表面修飾層は、前記メモリセルが形成
されない領域に配置され、該表面修飾層の表面が前記メ
モリセルを構成する材料に対して前記基体の表面より低
い親和性を有することができる。または、前記表面修飾
層は、前記メモリセルが形成される領域に配置され、該
表面修飾層の表面が前記メモリセルを構成する材料に対
して前記基体の表面より高い親和性を有することができ
る。
【００１２】（２）強誘電体層は、第２信号電極に沿っ
てライン状に配置されている態様である。具体的には、
前記強誘電体層は、前記第２信号電極上に選択的に配置
されている態様である。この態様の場合、強誘電体層が
第２信号電極に沿ってライン状に形成されているため、
第１信号電極の浮遊容量を小さくすることができる。
【００１３】基体上に前記メモリセルが配置され、前記
基体および前記第１信号電極の露出面が覆われるよう
に、前記強誘電体層および前記第２信号電極からなる積
層体の相互間に、誘電体層が設けられていることができ
る。
【００１４】前記誘電体層は、前記強誘電体層より小さ
い誘電率を有する材料からなることができる。
【００１５】（３）前記強誘電体層は、前記第１信号電
極と前記第２信号電極との交差領域のみに配置されてい
る態様である。この態様の場合、強誘電体層が最小の領
域で形成されているため、さらに信号電極の浮遊容量を
小さくすることができる。
【００１６】基体上に前記メモリセルが配置され、前記
基体の露出面の一部が覆われるように、前記第１信号電
極および前記強誘電体層からなる積層体の相互間に、誘
電体層が設けられていることができる。
【００１７】前記基体上において、さらに前記基体およ
び前記第１信号電極の露出面が誘電体層によって覆われ
ていることができる。
【００１８】前記誘電体層は、前記強誘電体層より小さ
い誘電率を有する材料からなることができる。
【００１９】前記基体上に、該基体の表面と異なる表面
特性を有する表面修飾層が形成されたことができる。
【００２０】前記表面修飾層は、前記メモリセルが形成
されない領域に配置され、該表面修飾層の表面が前記メ
モリセルを構成する材料に対して前記基体の表面より低
い親和性を有することができる。または、前記表面修飾
層は、前記メモリセルが形成される領域に配置され、該
表面修飾層の表面が前記メモリセルを構成する材料に対
して前記基体の表面より高い親和性を有することができ
る。
【００２１】また、本発明の強誘電体メモリ装置は、次
の構成をとることができる。
【００２２】（Ａ）前記強誘電体メモリ装置は、絶縁性
基体を有し、前記メモリセルアレイは、前記絶縁性基体
の溝内に設けられた前記第１信号電極と、前記強誘電体
層と、前記第２信号電極とを含み、前記第１信号電極が
形成された前記絶縁性基体の上に、前記強誘電体層およ
び前記第２信号電極が積層されていることができる。
【００２３】ここで、絶縁性基板とは、少なくとも前記
第１信号電極が形成される表面部分が絶縁性を有する基
板を意味し、導電性材料による基板の表面部のみに絶縁
性を持たせたものでもよい（以下において同じ）。
【００２４】（Ｂ）前記メモリセルアレイは、絶縁性基
体を有し、絶縁性基体に所定パターンで形成された凹部
および凸部を有し、前記凹部の底面および前記凸部の上
面に、それぞれ前記第１信号電極が配置され、前記第１
信号電極が形成された絶縁性基体上に、前記強誘電体層
および前記第２信号電極が積層されていることができ
る。
【００２５】（Ｃ）請求項１〜２０のいずれかに記載の
強誘電体メモリ装置を単位ブロックとして、該単位ブロ
ックを複数所定パターンで配列していることができる。
【００２６】（Ｄ）複数組のメモリセルアレイを有し、
前記複数組のメモリセルアレイは、積層されて形成され
ていることができる。
【００２７】（Ｅ）前記第１信号電極間に、絶縁層が設
けられ、前記第１信号電極の上面と、前記絶縁層の上面
とは、面一であることができる。
【００２８】（強誘電体メモリ装置の製造方法）強誘電
体メモリ装置の製造方法は、（ａ）半導体基板上に、メ
モリセルに対して選択的に情報の書き込みもしくは読み
出しを行うための周辺回路部を形成する工程、および
（ｂ）少なくとも、第１信号電極と、該第１信号電極と
交差する方向に配列された第２信号電極と、少なくとも
前記第１信号電極と前記第２信号電極との交差領域に配
置された強誘電体層と、を形成して、メモリセルがマト
リクス状に配列されたメモリセルアレイを形成する工程
を含み、前記周辺回路部は、前記メモリセルアレイの外
側の領域において形成される。
【００２９】具体的には、前記工程（ｂ）は、前記第１
信号電極を形成する工程（ｂ−１）、前記強誘電体層を
形成する工程（ｂ−２）、および前記第２信号電極を形
成する工程（ｂ−３）、を含むことができる。
【００３０】前記工程（ｂ−２）は、非晶質状態または
微結晶状態の強誘電体層を形成する工程、および、該非
晶質状態または微結晶状態の強誘電体層を熱処理して、
前記強誘電体層を形成する工程を含むことができる。こ
れによれば、選択成長により強誘電体層を形成する場合
において、他の形成方法に比べて低温で、強誘電体層の
選択成長を行うことができる。
【００３１】前記工程（ｂ−２）は、次の３つの態様の
うちいずれかの態様をとることができる。
【００３２】（１）第１の態様として、前記工程（ｂ−
２）は、前記第１信号電極に沿ってライン状の強誘電体
層を形成する工程である。
【００３３】この態様の場合、基体上に、前記第１信号
電極および前記強誘電体層の少なくとも一方を形成する
ための材料が優先的に堆積される表面特性を有する第１
の領域と、前記第１の領域に比較して前記第１信号電極
および前記強誘電体層の少なくとも一方を形成するため
の材料が堆積され難い表面特性を有する第２の領域と、
を形成する工程、および前記第１信号電極および前記強
誘電体層の少なくとも一方を形成するための材料を付与
し、前記第１の領域に該部材を選択的に形成する工程、
を含むことができる。
【００３４】また、前記基体の表面に、前記第１および
第２の領域を形成することができる。
【００３５】また、前記第１の領域では、前記基体の表
面を露出させ、前記第２の領域では、前記第１信号電極
および前記強誘電体層の材料に対する親和性が、前記基
体の第１の領域での露出面より低い表面特性を有する表
面修飾層を形成することができる。
【００３６】または、前記第２の領域では、前記基体の
表面を露出させ、前記第１の領域では、前記第１信号電
極および前記強誘電体層の材料に対する親和性が、前記
基体の第２の領域での露出面より高い表面特性を有する
表面修飾層を形成することができる。
【００３７】また、前記基体の露出面が覆われるよう
に、前記第１信号電極および前記強誘電体層からなる積
層体の相互間に、誘電体層が設けられることができる。
【００３８】前記誘電体層は、前記強誘電体層より小さ
い誘電率を有する材料からなることができる。
【００３９】（２）第２の態様として、前記第１信号電
極と交差する方向に、前記強誘電体層および前記第２信
号電極が形成され、前記強誘電体層は、前記第２信号電
極に沿ってライン状に形成される態様である。
【００４０】この態様の場合、前記強誘電体層および前
記第２信号電極は、同一マスクを用いたエッチングによ
ってパターニングされることができる。
【００４１】前記基体および前記第１信号電極の露出面
が覆われるように、前記強誘電体層および前記第２信号
電極からなる積層体の相互間に、誘電体層が設けられる
ことができる。
【００４２】前記誘電体層は、前記強誘電体層より小さ
い誘電率を有する材料からなることができる。
【００４３】（３）第３の態様として、前記工程（ｂ−
３）の後、前記強誘電体層をパターニングして、前記第
１信号電極と前記第２信号電極との交差領域のみにブロ
ック状に前記強誘電体層を残す工程（ｂ−４）を含む。
【００４４】この態様の場合、前記基体上に、前記第１
信号電極および前記強誘電体層の少なくとも一方を形成
するための材料が優先的に堆積される表面特性を有する
第１の領域と、前記第１の領域に比較して前記第１信号
電極および前記強誘電体層の少なくとも一方を形成する
ための材料が堆積され難い表面特性を有する第２の領域
と、を形成する工程、および前記第１信号電極および前
記強誘電体層の少なくとも一方を形成するための材料を
付与し、前記第１の領域に該部材を選択的に形成する工
程、を含むことができる。
【００４５】前記基体の表面に、前記第１および第２の
領域を形成することができる。
【００４６】前記第１の領域では、前記基体の表面を露
出させ、前記第２の領域では、前記第１信号電極および
前記強誘電体層の材料に対する親和性が、前記基体の第
１の領域での露出面より低い表面特性を有する表面修飾
層を形成することができる。
【００４７】または、前記第２の領域では、前記基体の
表面を露出させ、前記第１の領域では、前記第１信号電
極および前記強誘電体層の材料に対する親和性が、前記
基体の第２の領域での露出面より高い表面特性を有する
表面修飾層を形成する、強誘電体メモリ装置の製造方
法。
【００４８】前記強誘電体層および前記第２信号電極
は、同一マスクを用いたエッチングによってパターニン
グされることができる。
【００４９】前記基体の露出面が覆われるように、前記
第１信号電極および前記強誘電体層からなる積層体の相
互間に、誘電体層が設けられることができる。
【００５０】前記基体および前記第１信号電極の露出面
が覆われるように、さらに、前記強誘電体層および前記
第２信号電極からなる積層体の相互間に、誘電体層が設
けられることができる。
【００５１】前記誘電体層は、前記強誘電体層より小さ
い誘電率を有する材料からなることができる。
【００５２】本発明の強誘電体メモリ装置の製造方法
は、さらに、次の工程を含むことができる。
【００５３】前記工程（ｂ−１）の後に、前記第１信号
電極間に絶縁層を工程（ｂ−５）を含み、前記絶縁層の
上面と前記第１信号電極の上面とは、面一であることが
できる。
【００５４】工程（ｂ−５）を含むことにより、平坦な
面の上に、強誘電体層を形成することができる。このた
め、所望のパターンを有する強誘電体層を形成するのが
容易となる。
【００５５】具体的には、前記工程（ｂ−５）は、溶液
塗布法を用いて、絶縁層を形成し、該絶縁層を平坦化す
る工程である。
【００５６】（混載装置）本発明の混載装置は、請求項
１〜２３のいずれかに記載の強誘電体メモリ装置と、フ
ラッシュメモリ、プロセッサ、アナログ回路およびＳＲ
ＡＭの群から選択される少なくとも１種とが混載されて
いる。
【００５７】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。
【００５８】［第１の実施の形態］ （デバイス）図１は、第１の実施の形態に係る強誘電体
メモリ装置を模式的に示す平面図であり、図２は、図１
のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的
に示す断面図である。
【００５９】本実施の形態の強誘電体メモリ装置１００
０は、メモリセルアレイ１００と、周辺回路部２００と
を有する。そして、メモリセルアレイ１００と周辺回路
部２００とは、異なる層に形成されている。周辺回路部
２００は、メモリセルアレイ１００の外側の領域におい
て形成されている。具体的には、周辺回路部の形成領域
Ａ２００は、メモリセルアレイの形成領域Ａ１００の外
側の領域において設けられている。この例では、下層に
周辺回路部２００が、上層にメモリセルアレイ１００が
形成されている。周辺回路部２００の具体例としては、
Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレス
デコーダ、Ｙアドレスデコーダまたはアドレスバッファ
を挙げることができる。
【００６０】メモリセルアレイ１００は、行選択のため
の第１信号電極（ワード線）１２と、列選択のための第
２信号電極（ビット線）１６とが直交するように配列さ
れている。なお、信号電極は、上記の逆でもよく、第１
信号電極がビット線、第２信号電極がワード線でもよ
い。
【００６１】そして、図２に示すように、第１信号電極
１２と第２信号電極１６との間には強誘電体層１４が配
置されている。従って、第１信号電極１２と第２信号電
極１６との交差領域において、それぞれ強誘電体キャパ
シタからなるメモリセルが構成されている。強誘電体層
１４は、隣り合うメモリセルにおける強誘電体層１４が
相互に連続するように形成されている。具体的には、強
誘電体層１４は、メモリセルアレイの形成領域Ａ１００
において連続的に形成されている。
【００６２】そして、第１信号電極１２、強誘電体層１
４および第２信号電極１６を覆うように、絶縁層からな
る第１保護層３６が形成されている。さらに、第２配線
層４０を覆うように第１保護層３６上に絶縁性の第２保
護層３８が形成されている。
【００６３】周辺回路部２００は、図１に示すように、
前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための各種回路を含み、例えば、第１
信号電極１２を選択的に制御するための第１駆動回路５
０と、第２信号電極３４を選択的に制御するための第２
駆動回路５２と、センスアンプなどの信号検出回路（図
示せず）とを含む。
【００６４】また、周辺回路部２００は、図２に示すよ
うに、半導体基板１１０上に形成されたＭＯＳトランジ
スタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲー
ト絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／
ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ
１１２は素子分離領域１１４によって分離されている。
ＭＯＳトランジスタ１１２が形成された半導体基板１１
０上には、第１層間絶縁層１０が形成されている。そし
て、周辺回路部２００とメモリセルアレイ１００とは、
第１配線層４０によって電気的に接続されている。
【００６５】次に、本実施の形態の強誘電体メモリ装置
１０００における書き込み，読み出し動作の一例につい
て述べる。
【００６６】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。
【００６７】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
【００６８】以上の構成の強誘電体メモリ装置によれ
ば、メモリセルアレイ１００の下には、周辺回路部が形
成されていない。このため、第１層間絶縁層１０の下の
基体は平坦であるため、第１層間絶縁層１０の堆積時の
膜厚を一定にし易い。第１層間絶縁層１０の堆積時の膜
厚が一定であるほど、第１層間絶縁層１０の平坦化が容
易となる。その結果、所定のパターンを有するメモリセ
ルアレイ１００を容易に形成することができる。
【００６９】（デバイスの製造方法）次に、上述した強
誘電体メモリ装置の製造方法の一例について述べる。図
３および図４は、強誘電体メモリ装置１０００の製造工
程を模式的に示す断面図である。
【００７０】図３に示すように、公知のＬＳＩプロセス
を用いて、周辺回路２００を形成する。具体的には、半
導体基板１１０上にＭＯＳトランジスタ１１２を形成す
る。例えば、半導体基板１１０上の所定領域にトレンチ
分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４
を形成し、ついでゲート絶縁層１１２ａおよびゲート電
極１１２ｂを形成し、その後、半導体基板１１０に不純
物をドープすることでソース／ドレイン領域１１２ｃを
形成する。このようにして駆動回路５０，５２および信
号検出回路５４などの各種回路を含む周辺回路部２００
が形成される。ついで、第１層間絶縁層１０を形成す
る。
【００７１】さらに、周辺回路部２００の第１層間絶縁
層１０上に、第１信号電極１２を形成する。第１信号電
極１２の材質としては、たとえばＩｒ，ＩｒＯx，Ｐ
ｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げる
ことができる。第１信号電極１２の形成方法としては、
スパッタリング、蒸着、などの方法を挙げることができ
る。第１信号電極１２は、単一の層あるいは複数の層が
積層された構造を有することができる。
【００７２】次に、第１信号電極１２をエッチングし
て、第１信号電極１２をパターニングする。第１信号電
極１２のエッチング方法としては、ＲＩＥ、スパッタエ
ッチング、プラズマエッチングなどの方法を挙げること
ができる。
【００７３】次に、第１信号電極１２が形成された第１
層間絶縁層１０上に、強誘電体層１４を形成する。強誘
電体層１４の材質としては、たとえばＰＺＴ（ＰｂＺｒ
zＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げる
ことができる。強誘電体層１４の成形方法としては、た
とえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコー
ト法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レ
ーザアブレーション法を挙げることができる。
【００７４】次に、強誘電体層１４をエッチングして、
強誘電体層１４をパターニングする。強誘電体層１４の
パターニングは、強誘電体層１４がメモリセルアレイの
形成領域Ａ１００にのみ残るように行われる。
【００７５】次に、強誘電体層１４の上に、第２信号電
極１６を形成する。第２信号電極１６の材質および形成
方法は、第１信号電極１２と同様のものを適用すること
ができる。次に、第２信号電極１６をエッチングして、
第２信号電極１６をパターニングをする。第２信号電極
１６のエッチング法は、第１信号電極１２と同様のもの
を適用することができる。
【００７６】次に、第２信号電極１６が形成された強誘
電体層１４上に、絶縁層からなる第１保護層３６が形成
され、さらに第１保護層３６の所定領域にコンタクトホ
ールが形成され、その後、所定パターンの第１配線層４
０が形成される。第１配線層４０は、周辺回路部１００
とメモリセルアレイ２００とを電気的に接続している。
さらに最上層に、絶縁層からなる第２保護層３８を形成
する。このようにして、強誘電体メモリ装置１０００が
形成される。
【００７７】［第２の実施の形態］図５は、メモリセル
アレイの一部を拡大して示す平面図であり、図６は、図
５のＢ−Ｂ線に沿った断面図である。平面図において、
（ ）内の数字は最上層の下の層を示す。本実施の形態
において、第１の実施の形態のメモリセルアレイと実質
的に同じ機能を有する部材には同一の符号を付して説明
する。
【００７８】第２の実施の形態に係る強誘電体メモリ装
置は、強誘電体層１４が第２の信号電極１６に沿ってラ
イン状に形成されている点で、第１の実施の形態と異な
る。強誘電体層１４をライン状に形成することで、第１
信号電極１２の浮遊容量を小さくすることができる。ま
た、このようなライン状の強誘電体層１４は、後述する
ように、第２の信号電極１６のパターニングに用いられ
るマスクを用いてパターニングして形成することができ
る。
【００７９】また、強誘電体層１４と第２信号電極１６
とからなる積層体の相互には、基体１０および第１信号
電極１２の露出面を覆うように、誘電体層１８が形成さ
れている。この誘電体層１８は、強誘電体層１４に比べ
て小さい誘電率を有することが望ましい。このように強
誘電体層１４および第２信号電極１６からなる積層体の
相互間に、強誘電体層１４より誘電率の小さい誘電体層
１８を介在させることにより、第２信号電極１６の浮遊
容量を小さくすることができる。その結果、強誘電体メ
モリ装置１０００における書き込みおよび読み出しの動
作をより高速に行うことが可能となる。
【００８０】次に、上述した第６の変形例の製造方法の
一例について述べる。図７および図８は、強誘電体メモ
リ装置１０００の製造工程を模式的に示す断面図であ
る。
【００８１】（１）第１信号電極の形成工程 まず、図７に示すように、基体（たとえば層間絶縁層）
１０上に、所定パターンで配列する第１信号電極（下電
極）１２を形成する。第１信号電極１２の形成方法は、
例えば、基体１０上に第１信号電極１２を形成するため
の電極材料を成膜し、成膜された電極材料をパターニン
グする。
【００８２】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第１信号電極１２を構成
する電極材料として、白金、イリジウムおよびその化合
物等を用いることができる。第１信号電極１２の材質と
しては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，Ｓｒ
ＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。ま
た、第１信号電極１２は、単層または複数の層を積層し
たものを用いることができる。
【００８３】電極材料の成膜方法としては、スパッタリ
ング、真空蒸着、ＣＶＤ等の方法が利用できる。パター
ニング方法としては、リソグラフィ技術を利用すること
ができる。成膜された電極材料を選択的に除去する方法
としては、ＲＩＥ、スパッタエッチング、プラズマエッ
チングなどのエッチング方法を用いることができる。
【００８４】電極材料の形成方法としては、上記エッチ
ングによるパターニングを用いずに、第３の実施の形態
で述べる表面修飾層を用いた方法（第３の実施の形態に
おける（デバイスの製造方法）の欄の工程（１）、
（２）参照）を用いることもできる。
【００８５】（２）強誘電体層の成膜工程 図７に示すように、所定パターンの第１信号電極１２が
形成された基体１０上に、強誘電体からなる連続層１４
０（以下、これを「強誘電体層１４０」という）を全面
的に形成する。強誘電体層１４０の成形方法としては、
たとえば、ゾルゲル材料やＭＯＤ（Metal Organic Deco
mposition）材料を用いたスピンコート法やディッピン
グ法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemic
al VaporDeposition）法、レーザアブレーション法を挙
げることができる。
【００８６】強誘電体層の材質としては、強誘電性を示
してキャパシタ絶縁層として使用できれば、その組成は
任意のものを適用することができる。このような強誘電
体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ
1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げること
ができ、さらに、これらの材料にニオブやニッケル、マ
グネシウム等の金属を添加したもの等が適用できる。強
誘電体としては、具体的には、チタン酸鉛（ＰｂＴｉＯ
3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ラン
タン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン
酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ま
たはマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐ
ｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用するこ
とができる。
【００８７】上述した強誘電体の材料としては、例えば
ＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2
Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）
2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ
（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ
11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）
4等を用いることができ、ＳＢＴの場合、Ｓｒについて
はＳｒ（Ｃ11Ｈ10Ｏ2） 2等を、ＢｉについてはＢｉ（Ｃ
6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5） 5等を用
いることができる。
【００８８】（３）第２信号電極の形成工程 図７に示すように、強誘電体層１４０上に、所定パター
ンの第２信号電極（上部電極）１６を形成する。その形
成方法は、例えば、強誘電体層１４０上に第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。具体的には、成膜された電
極材料層上に所定パターンのレジスト層３０を形成し、
このレジスト層３０をマスクとして電極材料層を選択的
にエッチングすることで、第２信号電極１６が形成され
る。
【００８９】第２信号電極１６の材料、成膜方法、リソ
グラフィーを用いたパターニング方法については、前述
した工程（１）の第１信号電極１２の形成工程と同様で
あるので、記載を省略する。
【００９０】（４）強誘電体層のパターニング工程 図７および図８に示すように、レジスト層３０をマスク
として、さらに強誘電体層１４０を選択的に除去して強
誘電体層１４をパターニングする。成膜された強誘電体
材料を選択的に除去する方法としては、ＲＩＥ、スパッ
タエッチング、プラズマエッチングなどのエッチング方
法を用いることができる。その後、レジスト層３０を公
知の方法、例えば溶解あるいはアッシングによって除去
する。
【００９１】（５）誘電体層の形成工程 図６に示すように、強誘電体層１４と第２信号電極１６
とからなる積層体の相互間に、誘電体層１８を形成す
る。誘電体層１８の形成方法としては、ＣＶＤ、特にＭ
ＯＣＶＤなどの気相法、あるいはスピンコート法やディ
ップ法等の液相を用いた方法を用いることができる。
【００９２】誘電体層１８は、前述したように、強誘電
体キャパシタを構成する強誘電体層１４より小さな誘電
率を有する誘電体材料を用いることが好ましい。たとえ
ば、強誘電体層としてＰＺＴ材料を用いた場合には、誘
電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ
5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイ
ミドなどの有機材料を用いることができ、強誘電体層１
４としてＳＢＴを用いた場合には、誘電体層１８の材料
として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2
Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドな
どの有機材料を用いることができる。
【００９３】以上の工程によって、メモリセルアレイ２
００Ｂが形成される。この製造方法によれば、強誘電体
キャパシタ２０を構成する強誘電体層１４は、第２信号
電極１６のパターニングで用いたレジスト層３０をマス
クとして連続的にパターニングされるので、工程数を少
なくできる。さらにこの場合、各層を別々のマスクでパ
ターニングする場合に比べて、１つのマスクの合わせ余
裕が不要となるので、メモリセルアレイの高集積化も可
能となる。
【００９４】［第３の実施の形態］図９は、第３の実施
の形態に係る強誘電体キャパシタを有するメモリセルア
レイの要部を模式的に示す平面図であり、図１０は、図
９のＣ−Ｃ線に沿った断面図である。
【００９５】第３の実施の形態において、第１の実施の
形態のメモリセルアレイと実質的に同じ機能を有する部
材には同一の符号を付して説明する。
【００９６】本実施の形態は、強誘電体キャパシタを構
成する強誘電体層が第１信号電極（下電極）上にライン
状に積層されて形成されている点で、第１の実施の形態
と異なる。
【００９７】本実施の形態に係るメモリセルアレイ２０
０Ｃは、絶縁性の基体（たとえば層間絶縁層）１０上
に、第１信号電極１２、強誘電体キャパシタを構成する
第１強誘電体層１４および第２信号電極１６が積層され
ている。そして、第１信号電極１２，強誘電体層１４お
よび第２信号電極１６によって強誘電体キャパシタ２０
が構成される。すなわち、第１信号電極１２と第２信号
電極１６との交差領域において、それぞれ強誘電体キャ
パシタ２０からなるメモリセルが構成されている。
【００９８】第１信号電極１２および第２信号電極１６
は、図９に示すように、Ｘ方向およびＹ方向にそれぞれ
所定のピッチで配列されている。
【００９９】強誘電体層１４は、第１信号電極１２上に
選択的に形成されている。また、基体１０上において、
第１信号電極１２の相互間には、後に詳述する表面修飾
層２２が配置されている。この表面修飾層２２上には誘
電体層１８が形成されている。この誘電体層１８は、強
誘電体層１４に比べて小さい誘電率を有することが望ま
しい。このように第１信号電極１２および強誘電体層１
４からなる積層体の相互間に、強誘電体層１４より誘電
率の小さい誘電体層１８を介在させることにより、第２
信号電極１６の浮遊容量を小さくすることができる。そ
の結果、強誘電体メモリ装置における書き込みおよび読
み出しの動作をより高速に行うことが可能となる。
【０１００】（デバイスの製造方法）図１１〜図１４
は、第３の実施の形態に係るメモリセルアレイ２００Ｃ
の製造工程を模式的に示す断面図である。
【０１０１】（１）表面修飾層の形成 まず、基体１０の表面特性に選択性を付与する工程を行
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。
【０１０２】本実施の形態において、図１１に示すよう
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
【０１０３】すなわち、後続の工程で、強誘電体キャパ
シタの第１信号電極１２および強誘電体層１４の少なく
とも一つを、例えば化学的気相成長法（ＣＶＤ法）、物
理的気相成長法または液相法を適用して、第１の領域２
４に選択的な堆積プロセスで形成することができる。こ
の場合であって、例えば基体１０の表面が、強誘電体キ
ャパシタを構成する部材を形成するための材料が堆積さ
れ易い性質を有する場合には、第１の領域２４では表面
を露出させ、第２の領域２６では上記材料が堆積されに
くい表面修飾層２２を形成し、強誘電体キャパシタを構
成する部材を形成するための材料の堆積に対する選択性
を付与することができる。
【０１０４】本実施の形態では、基体１０の表面の全面
に表面修飾層を形成してから、図１１に示すように、第
１の領域２４で表面修飾層を除去して、第２の領域２６
に表面修飾層２２を残す。詳しくは、次の工程を行う。
【０１０５】表面修飾層２２は、ＣＶＤ等の気相成長法
によって形成してもよいし、スピンコート法やディップ
法等の液相を用いた方法によって形成してもよく、その
場合には液体または溶媒に溶かした物質を使用する。こ
のような物質としては、例えば、シランカップリング剤
（有機ケイ素化合物）やチオール化合物を使用すること
ができる。
【０１０６】ここで、チオール化合物とは、メルカプト
基（−ＳＨ）を持つ有機化合物（Ｒ 1−ＳＨ；Ｒ1はアル
キル基等の置換可能な炭化水素基）の総称をいう。この
ようなチオール化合物を、例えば、ジクロロメタン、ト
リクロロメタン等の有機溶剤に溶かして０．１〜１０ｍ
Ｍ程度の溶液とする。
【０１０７】また、シランカップリング剤とは、Ｒ2 nＳ
ｉＸ4-n（ｎは自然数、Ｒ2は水素、アルキル基等の置換
可能な炭化水素基）で表される化合物であり、Ｘは−Ｏ
Ｒ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−Ｏ
ＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可
能な炭化水素基）。これらシランカップリング剤および
チオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ
2m（ｎ、ｍは自然数）であるようなフッ素原子を有する
化合物は、表面自由エネルギーが高くなり他材料との親
和性が小さくなるため、好適に用いられる。
【０１０８】または、メルカプト基や−ＣＯＯＨ基を有
する化合物による上述した方法で得られる膜を用いるこ
ともできる。以上の材料による膜は、適切な方法により
単分子膜やその累積膜の形で用いることができる。
【０１０９】本実施の形態では、図１１に示すように、
第１の領域２４では、表面修飾層が形成されない。表面
修飾層２２として例えばシランカップリング剤を使用し
た場合、光を当てることで、基体１０との界面で、分子
の結合が切れて除去される場合がある。このような光に
よるパターニングには、リソグラフィで行われるマスク
露光を適用することができる。あるいは、マスクを使用
せずに、レーザ、電子線またはイオンビームなどによっ
て直接的にパターニングしてもよい。
【０１１０】なお、表面修飾層２２自体を他の基体上に
形成し、これを転写することにより第２の領域２６に表
面修飾層２２を選択的に形成し、成膜と同時にパターニ
ングすることもできる。
【０１１１】こうして、図１１に示すように、第１の領
域２４と、表面修飾層２２で被覆された状態となってい
る第２の領域２６との間で、表面状態が異なるようにし
て、後続の工程における強誘電体キャパシタを構成する
部材を形成するための材料との親和性に差を生じさせる
ことができる。特に、表面修飾層２２が、フッ素分子を
有するなどの理由で、撥水性を有していれば、例えば強
誘電体キャパシタを構成する部材の材料を液相にて提供
する場合に、第１の領域２４に選択的に当該材料を付与
することができる。また、表面修飾層２２の材料によっ
ては、これが存在しない第１の領域２４では、上層の部
材を形成するための材料との親和性で気相法による成膜
がされるようにすることができる。このように、第１の
領域２４と第２の領域２６の表面の性質に選択性を付与
し、後続の工程で、強誘電体メモリ装置の強誘電体キャ
パシタの部材（本実施の形態では第１信号電極１２およ
び強誘電体層１４）を形成することができる。
【０１１２】（２）第１信号電極の形成工程 図１２に示すように、強誘電体キャパシタの下部電極と
なる第１信号電極１２を、第１の領域２４に対応して形
成する。例えば、基体１０の表面の全体に対して、気相
法による成膜工程を行う。こうすることで、選択堆積プ
ロセスが行われる。すなわち、第１の領域２４では成膜
がされ、第２の領域２６では成膜がされにくいので、第
１の領域２４のみに第１信号電極１２が形成される。こ
こで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用する
ことが好ましい。第２の領域２６では、全く成膜されな
いことが好ましいが、第１の領域２４での成膜よりも、
成膜スピードにおいて２桁以上遅ければよい。
【０１１３】また、第１信号電極１２の形成には、その
材料の溶液を液相の状態で第１の領域２４に選択的に供
給する方法、またはその材料の溶液を超音波等によりミ
スト化して第１の領域２４に選択的に供給するミストデ
ポジション法を採用することもできる。
【０１１４】第１信号電極１２を構成する材料として
は、第１の実施の形態で述べたと同様に、例えば白金、
イリジウム等を用いることができる。基体１０上に第１
の領域２４と、前述したような材料を含む表面修飾層２
２（第２の領域２６）とを形成し、表面特性の選択性を
形成した場合、白金については、例えば（Ｃ5Ｈ7Ｏ2）2
Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐ
ｔを電極を形成するための材料として、イリジウムにつ
いては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するため
の材料として用いて、選択的に堆積させることができ
る。
【０１１５】（３）強誘電体層の形成工程 図１３に示すように、第１信号電極１２上に強誘電体層
１４を形成する。詳しくは、基体１０の表面の全体に対
して、例えば気相法による成膜工程を行う。こうするこ
とで、第１信号電極１２上では成膜がされ、第２の領域
２６では成膜がされにくいので、第１信号電極１２上の
みに強誘電体層１４が形成される。ここで、気相法とし
てＣＶＤ、特にＭＯＣＶＤを適用することができる。
【０１１６】また、強誘電体層１４の形成には、その材
料の溶液を液相の状態で第２の領域２６以外の領域に形
成された第１信号電極１２上にインクジェット法等で選
択的に供給する方法、またはその材料の溶液を超音波等
によりミスト化して第２の領域２６以外の部分に選択的
に供給するミストデポジション法を採用することもでき
る。
【０１１７】強誘電体層１４としては、強誘電性を示し
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブや酸化ニッケル、酸化マ
グネシウム等の金属酸化物を添加したもの等が適用でき
る。強誘電体の具体例としては、第２の実施の形態で述
べたものと同様のものを例示できる。さらに、強誘電体
の材料の具体例としては、第２の実施の形態で述べたも
のと同様のものを例示できる。
【０１１８】また、強誘電体層１４は、次のようにして
形成することもできる。強誘電体前駆層を形成し、強誘
電体前駆層を熱処理することにより、強誘電体層を形成
することもできる。強誘電体前駆層としては、非晶質状
態または微結晶状態のＳＢＴ膜、非晶質状態または微結
晶状態のＰＺＴ膜を挙げることができる。強誘電体前駆
層の形成方法としては、塗布法，スパッタ法，ＣＶＤ
法，レーザーアブレーション法などを挙げることができ
る。熱処理の温度は、膜質により異なるが、非晶質状態
のＳＢＴ膜の場合たとえば６００〜７００℃、好ましく
は６００〜６５０℃であり、非晶質状態のＰＺＴ膜の場
合たとえば４００〜５００℃、好ましくは４００〜４５
０℃である。この強誘電体層の形成方法によれば、他の
形成方法に比べて形成温度を低くして、強誘電体層を形
成することができる。このため、他の形成法に比べて、
強誘電体の構成物質が、基体１０から剥離してしまうの
を確実に防止することができる。
【０１１９】（４）誘電体層の形成工程 図１４に示すように、第２の領域２６上に、すなわち、
第１の領域２４に形成された、第１信号電極１２と強誘
電体層１４とからなる積層体の相互間の領域に、誘電体
層１８を形成する。誘電体層１８の形成方法としては、
ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピン
コート法やディップ法等の液相を用いた方法を用いるこ
とができる。誘電体層１８は、たとえばＣＭＰ（Chemic
al Mechanical Polishing）法などによって、強誘電体
層１４と同一レベルの表面を有するように平坦化される
ことが好ましい。このように誘電体層１８を平坦化する
ことにより、第２信号電極１６の形成が容易かつ正確に
行われる。
【０１２０】誘電体層１８は、強誘電体キャパシタを構
成する強誘電体層１４より小さな誘電率を有する誘電体
材料を用いることが好ましい。たとえば、強誘電体層と
してＰＺＴ材料を用いた場合には、誘電体層１８の材料
としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，
ＭｇＯなどの無機材料あるいはポリイミドなどの有機材
料を用いることができ、強誘電体層１４としてＳＢＴを
用いた場合には、誘電体層１８の材料として、Ｓｉ
Ｏ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎ
Ｏ3などの無機材料あるいはポリイミドなどの有機材料
を用いることができる。
【０１２１】（５）第２信号電極の形成工程 図１０に示すように、強誘電体層１４および誘電体層１
８上に所定パターンの第２信号電極（上部電極）１６を
形成する。その形成方法は、例えば、強誘電体層１４お
よび誘電体層１８上に第２信号電極１６を形成するため
の電極材料を成膜し、成膜された電極材料をパターニン
グする。
【０１２２】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第２の実施の形態と同様
に、第２信号電極１６を構成する電極材料として、白
金、イリジウムおよびその化合物等を用いることができ
る。第２信号電極１６は、単層または複数の層を積層し
たものを用いることができる。
【０１２３】電極材料の成膜方法としては、第１の実施
の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等
の方法が利用できる。パターニング方法としては、リソ
グラフィ技術を利用することができる。
【０１２４】さらに、必要に応じて、強誘電体層１４、
誘電体層１８および第２信号電極１６の表面に絶縁性の
保護層を全体的に形成する。このようにして、本実施の
形態に係るメモリセルアレイ２００Ｃを形成することが
できる。
【０１２５】本実施の形態の製造方法によれば、第１の
領域２４には強誘電体キャパシタを構成する少なくとも
一部材を選択的に形成することができ、第２の領域２６
にはこれが形成されにくい。こうして、エッチングを行
うことなく、第１信号電極（下電極）および強誘電体層
の少なくとも１つ（本実施の形態では第１信号電極１２
および強誘電体層１４）を形成することができる。この
方法によれば、第１信号電極のパターニングとしてスパ
ッタエッチングを用いた場合のように、エッチングによ
り生ずる二次生成物に起因する再付着物の問題を回避す
ることができる。
【０１２６】本実施の形態の製造方法においては、図１
３に示す工程の後に、第２の領域２６上で、表面修飾層
２２を除去してもよい。この工程は、第１信号電極１２
および強誘電体層１４の成膜工程が完了してから行う。
例えば、表面修飾層のパターニング工程で説明した方法
で、表面修飾層２２を除去することができる。表面修飾
層２２を除去するときに、その上に付着した物質も除去
することが好ましい。例えば、表面修飾層２２上に、第
１信号電極１２または強誘電体層１４の材料が付着した
ときに、これらを除去してもよい。なお、表面修飾層２
２を除去する工程は、本発明の必須要件ではなく、表面
修飾層２２を残してもよい。
【０１２７】また、第１信号電極１２の側面に強誘電体
層１４が形成されている場合には、これらを除去するこ
とが好ましい。除去工程では、例えば、ドライエッチン
グを適用することができる。
【０１２８】上記実施の形態では、表面修飾層２２を第
２の領域２６に形成し、第１の領域２４および第２の領
域２６の表面のそれぞれを、続いて形成される強誘電体
キャパシタの少なくとも一部材（第１信号電極および強
誘電体層の少なくとも一方）を形成するための材料の堆
積性、すなわち堆積され易さが異なるような表面特性に
した。その変形例として、表面修飾層２２を第１の領域
２４に形成し、強誘電体キャパシタの少なくとも一部材
を形成するための材料を表面修飾層２２の表面に対して
優先的に堆積されるように液相または気相の組成に調製
して、第１の領域２４に選択的に強誘電体キャパシタを
形成してもよい。
【０１２９】また、例えば第２の領域２６の表面に前述
したような表面修飾層の薄い層を選択的に形成し、第１
の領域２４および第２の領域２６を含む全面に強誘電体
キャパシタの少なくとも一部材を形成するための材料を
気相または液相で供給し、全面に当該部材の材料の層を
形成し、ポリッシングや化学的な手法で表面修飾膜の薄
い層上の当該部材の材料層のみを選択的に除去し、第１
の領域２４上に選択的に当該部材の材料層を得ることも
できる。
【０１３０】その他、第１の領域２４および第２の領域
２６の表面のそれぞれには、特に明確に層を設けず、選
択的に表面処理を行い、第１の領域２４上に強誘電体キ
ャパシタの少なくとも一部材を形成するための材料が優
先的に堆積されるようにしてもよい。
【０１３１】本実施の形態で特徴とする、表面修飾層を
用いた第１信号電極（下電極）および強誘電体層の形成
については、本願出願人による特許協力条約に基づく国
際出願（出願番号ＰＣＴ／ＪＰ００／０３５９０）に記
載されている。
【０１３２】本実施の形態に係る強誘電体メモリ装置の
製造方法は、次の変形が可能である。
【０１３３】表面修飾層を利用せず、下部電極および強
誘電体層を順次堆積し、強誘電体層および下部電極を同
一マスクで連続的にパターニングすることもできる。
【０１３４】［第４の実施の形態］図１５は、本実施の
形態に係る強誘電体キャパシタを有するメモリセルアレ
イの要部を模式的に示す平面図であり、図１６は、図１
５のＤ−Ｄ線に沿った断面図であり、図１７は、図１５
のＥ１−Ｅ１線に沿った断面図であり、図１８は、図１
５のＥ２−Ｅ２線に沿った断面図である。
【０１３５】本実施の形態において、第１の実施の形態
のメモリセルアレイと実質的に同じ機能を有する部材に
は同一の符号を付して説明する。
【０１３６】本実施の形態は、強誘電体キャパシタを構
成する強誘電体層１４が第１信号電極１２と第２信号電
極１６との交差領域にのみ形成されている点で、第１お
よび第２の実施の形態と異なる。
【０１３７】本実施の形態に係るメモリセルアレイ２０
０Ｄは、絶縁性の基体１０上に、第１信号電極１２、強
誘電体キャパシタを構成する強誘電体層１４および第２
信号電極１６が積層されている。そして、第１信号電極
１２，強誘電体層１４および第２信号電極１６によって
強誘電体キャパシタ２０が構成される。すなわち、第１
信号電極１２と第２信号電極１６との交差領域におい
て、それぞれ強誘電体キャパシタ２０からなるメモリセ
ルが構成されている。第１信号電極１２および第２信号
電極１６は、図１５に示すように、Ｘ方向およびＹ方向
にそれぞれ所定のピッチで配列されている。
【０１３８】強誘電体層１４は、第１信号電極１２およ
び第２信号電極１６の交差領域にのみ選択的に形成され
ている。図１６に示すように、第２信号電極１６に沿っ
てみると、基体１０上において、第１信号電極１２上に
強誘電体層１４および第２信号電極１６が積層され、さ
らに、第１信号電極１２の相互間には表面修飾層２２が
配置され、この表面修飾層２２上には誘電体層１８が形
成されている。また、図１７に示すように、第１信号電
極１２に沿ってみると、第１信号電極１２の所定位置に
おいて、強誘電体層１４と第２信号電極１６とが積層さ
れている。そして、強誘電体層１４および第２信号電極
１６の積層体の相互間には何もない状態である。図１７
に示すように、第１信号電極１２上に沿ってみると、第
１信号電極１２の所定位置において、強誘電体層１４と
第２信号電極１６とが積層されている。図１８に示すよ
うに、Ｘ方向であって第１信号電極１２が形成されてい
ない部分についてみると、表面修飾層２２上の所定位置
において、誘電体層１８０と第２信号電極１６とが積層
されている。そして、強誘電体層１４および第２信号電
極１６の積層体の相互間、ならびに誘電体層１８０およ
び第２信号電極１６の積層体の相互間には、必要に応じ
て誘電体層を形成することができる。
【０１３９】誘電体層１８０ならびに必要に応じて形成
される上記誘電体層は、強誘電体層１４に比べて小さい
誘電率を有することが望ましい。このように第１信号電
極１２および強誘電体層１４からなる積層体の相互間、
あるいは強誘電体層１４および第２信号電極１６からな
る積層体の相互間に、強誘電体層１４より誘電率の小さ
い誘電体層を介在させることにより、第１信号電極１２
および第２信号電極１６の浮遊容量を小さくすることが
できる。その結果、強誘電体メモリ装置における書き込
みおよび読み出しの動作をより高速に行うことが可能と
なる。
【０１４０】また、本実施の形態では、強誘電体キャパ
シタ２０を構成する強誘電体層１４は、第１信号電極１
２と第２信号電極１６との交差領域にのみ形成されてい
る。このような構造によれば、第１信号電極１２および
第２信号電極１６双方の浮遊容量を小さくすることがで
きる点で有利である。
【０１４１】（デバイスの製造方法）図１９〜図２６
は、本実施の形態に係るメモリセルアレイ２００Ｄの製
造工程を模式的に示す断面図である。
【０１４２】（１）表面修飾層の形成 まず、基体１０の表面特性に選択性を付与する工程を行
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。この点については第２の実施の形態で詳細
に説明したので、簡単に説明する。
【０１４３】本実施の形態において、図２０に示すよう
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
【０１４４】すなわち、例えば基体１０の表面が、強誘
電体キャパシタを構成する部材を形成するための材料が
堆積され易い性質を有する場合には、第１の領域２４で
は表面を露出させ、第２の領域２６では上記材料が堆積
されにくい表面修飾層２２を形成し、強誘電体キャパシ
タを構成する部材を形成するための材料の堆積に対する
選択性を付与することができる。
【０１４５】本実施の形態では、基体１０の表面の全面
に表面修飾層を形成してから、図２０に示すように、第
１の領域２４で表面修飾層を除去して、第２の領域２６
に表面修飾層２２を残す。表面修飾層２２の形成方法に
ついては、第２の実施の形態で述べた方法と同様の方法
を採用できる。
【０１４６】（２）第１信号電極の形成工程 図２１に示すように、強誘電体キャパシタの下部電極と
なる第１信号電極１２を、第１の領域２４に対応して形
成する。第１信号電極１２の形成方法および電極材料に
ついては、第２の実施の形態で述べた方法および材料と
同様のものを採用できる。
【０１４７】（３）強誘電体層の形成工程 図２２に示すように、第１信号電極１２上に強誘電体層
１４０を形成する。詳しくは、基体１０の表面の全体に
対して、例えば気相法による成膜工程を行う。こうする
ことで、第１信号電極１２上では成膜がされ、第２の領
域２６では成膜がされにくいので、第１信号電極１２上
のみに強誘電体層１４０が形成される。強誘電体層１４
０の成膜方法としては、第２の実施の形態で述べたと同
様の方法を採用できる。
【０１４８】強誘電体層１４としては、強誘電性を示し
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブやニッケル、マグネシウ
ム等の金属を添加したもの等が適用できる。強誘電体の
具体例としては、第１の実施の形態で述べたものと同様
のものを例示できる。さらに、強誘電体の材料の具体例
としては、第１の実施の形態で述べたものと同様のもの
を例示できる。
【０１４９】（４）誘電体層の形成工程 図１９および図２３に示すように、第２の領域２６上
に、すなわち、第１の領域２４に形成された、第１信号
電極１２と強誘電体層１４とからなる積層体の相互間の
領域に、誘電体層１８０を形成する。図２３は、図１９
のＥ３−Ｅ３線に沿った断面図である。
【０１５０】誘電体層１８０の形成方法としては、第１
の実施の形態で述べたと同様の方法を採用できる。さら
に、誘電体層１８０は、たとえばＣＭＰ法などによっ
て、強誘電体層１４０と同一レベルの表面を有するよう
に平坦化されることが好ましい。このように誘電体層１
８０を平坦化することにより、第２信号電極１６の形成
が容易かつ正確に行われる。
【０１５１】誘電体層１８０は、強誘電体キャパシタを
構成する強誘電体層１４より小さな誘電率を有する誘電
体材料を用いることが好ましい。たとえば、強誘電体層
としてＰＺＴ材料を用いた場合には、誘電体層１８０の
材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉ
Ｏ3，ＭｇＯなどの無機材料あるいはポリイミドなどの
有機材料を用いることができ、強誘電体層１４としてＳ
ＢＴを用いた場合には、誘電体層１８０の材料として、
ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，Ｓｒ
ＳｎＯ3などの無機材料あるいはポリイミドなどの有機
材料を用いることができる。
【０１５２】以上の工程（１）〜（４）によって、第１
の領域２４に第１信号電極１２および強誘電体層１４０
が積層され、第２の領域２６に表面修飾層２２および誘
電体層１８０が積層される。
【０１５３】（５）第２信号電極の形成工程 図２４〜図２６に示すように、強誘電体層１４０および
誘電体層１８０上に所定パターンの第２信号電極（上部
電極）１６を形成する。その形成方法は、例えば、強誘
電体層１４０および誘電体層１８０上に、第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。
【０１５４】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。強誘電体層１４０を構成する材料として
は、第２の実施の形態で述べたと同様なものを採用でき
る。また、電極材料の成膜方法としては、第１の実施の
形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の
方法が利用でき、パターニング方法としては、リソグラ
フィ技術を利用することができる。
【０１５５】例えば、第２の実施の形態と同様に、図示
しないレジスト層を第２信号電極１６のための電極材料
層上に形成し、これをマスクとしてエッチングを行うこ
とで、第２信号電極１６をパターニングできる。
【０１５６】（６）強誘電体層のパターニング工程 図１７および図１８に示すように、図示しないレジスト
層をマスクとして、さらに強誘電体層１４０を選択的に
除去して強誘電体層１４をパターニングする。成膜され
た強誘電体材料を選択的に除去する方法としては、第２
の実施の形態と同様に、ＲＩＥ、スパッタエッチング、
プラズマエッチングなどのエッチング方法を用いること
ができる。その後、レジスト層を公知の方法、例えば溶
解あるいはアッシングによって除去する。
【０１５７】（７）誘電体層の形成工程 さらに、必要に応じて、強誘電体層１４と第２信号電極
１６とからなる積層体の相互間、ならびに表面修飾層２
２と第２信号電極１６とからなる積層体の相互間に、図
示しない誘電体層を形成する。誘電体層の形成方法とし
ては、工程（４）の誘電体層１８０と同様の方法を用い
ることができる。
【０１５８】以上の工程によって、メモリセルアレイ２
００Ｄが形成される。この製造方法によれば、第２の実
施の形態および第３の実施の形態での利点を有する。す
なわち、エッチングを行うことなく、第１信号電極（下
電極）および強誘電体層の少なくとも１つ（本実施の形
態では第１信号電極１２および強誘電体層１４）を形成
することができる。したがって、第１信号電極のパター
ニングとしてスパッタエッチングを用いた場合のよう
に、エッチングにより生ずる二次生成物に起因する再付
着物の問題を回避することができる。また、第２信号電
極１６のパターニングで用いたレジスト層をマスクとし
て連続的にパターニングされるので、工程数を少なくで
きる。さらにこの場合、各層を別々のマスクでパターニ
ングする場合に比べて、１つのマスクの合わせ余裕が不
要となるので、メモリセルアレイの高集積化も可能とな
る。
【０１５９】以上、強誘電体キャパシタの存在しない領
域に誘電体層１８または１８０を形成する例を示してき
たが、もちろん、本発明は、誘電体層１８または１８０
を設けない構成にも適用できる。
【０１６０】上記の実施の形態に係る強誘電体メモリ装
置は、次のようにして形成してもよい。
【０１６１】基体の上に、下部電極をＣＶＤ法などによ
り形成し、その下部電極をパターニングする。次に、下
部電極を含む基体の上に、強誘電体層を形成し、その強
誘電体層をパターニングする。次に、強誘電体層を含む
基体の上に、上部電極を形成し、上部電極をパターニン
グする。
【０１６２】［メモリセルアレイの変形例］次に、メモ
リセルアレイの変形例について、図２７〜図３１を参照
しながら説明する。
【０１６３】（１）第１の変形例 図２７は、メモリセルアレイ１００Ｅの要部を示す断面
図である。このメモリセルアレイ１００Ｅは、絶縁性基
板４００と、この絶縁性基板４００に形成された溝内に
設けられた第１信号電極１２と、強誘電体層１４と、第
２信号電極１６とを有する。この例において特徴的なこ
とは、第１信号電極１２がいわゆるダマシン法によって
形成されていることである。たとえば、第１信号電極１
２は、酸化シリコン層からなる絶縁性基板４００に所定
パターンの溝を形成した後、この溝内にたとえば白金な
どの金属をメッキによって充填し、その後ＣＭＰ法によ
って金属層を研磨し平坦化することにより形成される。
【０１６４】このようにダマシン法によって第１信号電
極を形成することにより、絶縁性基板４００上に段差の
ない状態で強誘電体層１４を形成できるので、強誘電体
層１４が容易に形成できる。また、第１信号配線１２の
高さを大きくすることによりその抵抗を小さくできるの
で、高速の書き込み，読み出しが可能となる。
【０１６５】（２）第２の変形例 図２８は、メモリセルアレイ１００Ｆの要部を模式的に
示す断面図である。この例では、絶縁性基板４００に所
定パターンの凹部４１０と凸部４２０とが形成されてい
る。そして、凹部４１０の底面および凸部４２０の上面
に、それぞれ第１信号電極１２ａおよび１２ｂが形成さ
れている。これらの第１信号電極１２ａ，１２ｂが形成
された絶縁性基板４００上には強誘電体層１４が形成さ
れ、さらに強誘電体層１４上には所定パターンの第２信
号電極１６が形成されている。この構造のメモリセルア
レイ１００Ｆにおいては、強誘電体キャパシタが上下方
向に離れた状態で交互に形成されていることから、平面
的に見て隣接する第１信号電極１２ａと第１信号電極１
２ｂとの間にスペースをとる必要がない。そのため、メ
モリセルを極めて高い集積度で配置することができる。
【０１６６】（３）第３の変形例 図２９は、本実施の形態に係る強誘電体メモリ装置を模
式的に示す平面図である。この強誘電体メモリ装置４０
００は、例えば第１の実施の形態に係る強誘電体メモリ
装置１０００を単位ブロック１０００Ａとし、これを複
数個配列した点に特徴を有する。このように強誘電体メ
モリ装置を分割した状態で配置することにより、信号電
極の配線長を適正なものにすることができ、その結果高
速の書き込み，読み出しが可能となる。単位ブロックと
しては、第１の実施の形態のメモリ装置と同様の構成を
有する単位ブロック１０００Ａの代わりに、第２の実施
の形態に係るメモリ装置２０００，３０００を単位ブロ
ック２０００Ａ，３０００Ａとすることもできる。
【０１６７】（４）第４の変形例 上記実施の形態においては、メモリセルアレイは、１層
のみである。しかし、これに限定されず、図３０に示す
ように、２層以上であってもよい。すなわち、複数のメ
モリセルアレイ１００ａ，１００ｂが、層間絶縁層など
の保護層を介して積層されていてもよい。
【０１６８】（５）第５の変形例 図３１に示すように、第１信号電極１２間に、上面が第
１信号電極１２の上面と面一の絶縁層４０を形成するこ
とができる。この場合、強誘電体層を平坦な面上に形成
することができるため、強誘電体層のパターニングの精
度を向上させることができる。
【０１６９】この絶縁層の形成方法としては、溶液塗布
法を挙げることができる。また、選択成長法を利用して
絶縁層を形成することもできる。具体的な選択成長の方
法は、第３および第４の実施の形態で述べた方法を適用
することができる。
【０１７０】また、絶縁層を先に形成して、絶縁層間に
金属層を充填して、第１信号電極を形成してもよい。金
属層の充填は、溶液塗布法を挙げることができる。使用
される溶液は、たとえば３ｎｍ（３０Å）の金属微粉末
が分散された溶液を挙げることができる。
【０１７１】［エンベデット半導体装置への適用例］図
３２は、上記実施の形態の強誘電体メモリ装置が適用さ
れた、エンベデット装置のレイアウトを示す模式図であ
る。この例では、エンベデット装置２０００は、フラッ
シュメモリ９０と、プロセッサ９４と、アナログ回路９
６とがＳＯＧ（Sea of Gate）に混載されている。ま
た、ＳＲＡＭが混載されていてもよい。
【０１７２】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリ装置を
模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の
一部を模式的に示す断面図である。
【図３】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。
【図４】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。
【図５】メモリセルアレイの一部を拡大して示す平面図
である。
【図６】図５のＢ−Ｂ線に沿った断面図である。
【図７】強誘電体メモリ装置１０００の製造工程を模式
的に示す断面図である。
【図８】強誘電体メモリ装置１０００の製造工程を模式
的に示す断面図である。
【図９】第３の実施の形態に係る強誘電体キャパシタを
有するメモリセルアレイの要部を模式的に示す平面図で
ある。
【図１０】図９のＣ−Ｃ線に沿った断面図である。
【図１１】第３の実施の形態に係るメモリセルアレイ２
００Ｃの製造工程を模式的に示す断面図である。
【図１２】第３の実施の形態に係るメモリセルアレイ２
００Ｃの製造工程を模式的に示す断面図である。
【図１３】第３の実施の形態に係るメモリセルアレイ２
００Ｃの製造工程を模式的に示す断面図である。
【図１４】第３の実施の形態に係るメモリセルアレイ２
００Ｃの製造工程を模式的に示す断面図である。
【図１５】本実施の形態に係る強誘電体キャパシタを有
するメモリセルアレイの要部を模式的に示す平面図であ
る。
【図１６】図１５のＤ−Ｄ線に沿った断面図である。
【図１７】図１５のＥ１−Ｅ１線に沿った断面図であ
る。
【図１８】図１５のＥ２−Ｅ２線に沿った断面図であ
る。
【図１９】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２０】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２１】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２２】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２３】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２４】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２５】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２６】本実施の形態に係るメモリセルアレイ２００
Ｄの製造工程を模式的に示す図である。
【図２７】メモリセルアレイの変形例を模式的に示す断
面図である。
【図２８】メモリセルアレイの変形例を模式的に示す断
面図である。
【図２９】メモリセルアレイの変形例を模式的に示す断
面図である。
【図３０】メモリセルアレイの変形例を模式的に示す断
面図である。
【図３１】メモリセルアレイの変形例を模式的に示す断
面図である。
【図３２】本発明の強誘電体メモリ装置を適用したエン
ベデット装置の一例を模式的に示す平面図である。
【符号の説明】
１０ 第１層間絶縁層 １２ 第１信号電極 １４ 強誘電体層 １６ 第２信号電極 １８ 誘電体層 ３６ 第１保護層 ３８ 第２保護層 ５０ 第１駆動回路 ５２ 第２駆動回路 １００ メモリセルアレイ １１０ 半導体基板 １１２ ＭＯＳトランジスタ １１２ａ ゲート絶縁層 １１２ｂ ゲート電極 １１２ｃ ソース／ドレイン領域 １１４ 素子分離領域 ２００ 周辺回路部 １０００ 強誘電体メモリ装置
フロントページの続き (72)発明者 西川 尚男 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 小口 幸一 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 下田 達也 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR01 GA03 GA09 GA28 JA01 JA02 JA14 JA15 JA38 JA43 JA44 JA56 JA58 KA01 KA05 LA04 LA05 LA12 LA16 NA08 PR40 ZA01 ZA13 ZA14

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルがマトリクス状に配列され、
    第１信号電極と、該第１信号電極と交差する方向に配列
    された第２信号電極と、少なくとも前記第１信号電極と
    前記第２信号電極との交差領域に配置された強誘電体層
    と、を含むメモリセルアレイと、 前記メモリセルに対して選択的に情報の書き込みもしく
    は読み出しを行うための周辺回路部と、を含み、 前記メモリセルアレイと前記周辺回路部とは、異なる層
    に配置され、 前記周辺回路部は、前記メモリセルアレイの外側の領域
    に形成されている、強誘電体メモリ装置。
  2. 【請求項２】 請求項１において、 前記強誘電体層は、前記第１信号電極または前記第２信
    号電極に沿って、ライン状に配置される、強誘電体メモ
    リ装置。
  3. 【請求項３】 請求項２において、 前記強誘電体層は、前記第１信号電極上に選択的に配置
    された、強誘電体メモリ装置。
  4. 【請求項４】 請求項３において、 基体上に前記メモリセルが配置され、前記基体の露出面
    が覆われるように、前記第１信号電極および前記強誘電
    体層からなる積層体の相互間に、誘電体層が設けられて
    いる、強誘電体メモリ装置。
  5. 【請求項５】 請求項４において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、強誘電体メモリ装置。
  6. 【請求項６】 請求項４または５において、 前記基体上に、該基体の表面と異なる表面特性を有する
    表面修飾層が形成された、強誘電体メモリ装置。
  7. 【請求項７】 請求項６において、 前記表面修飾層は、前記メモリセルが形成されない領域
    に配置され、該表面修飾層の表面が前記メモリセルを構
    成する材料に対して前記基体の表面より低い親和性を有
    する、強誘電体メモリ装置。
  8. 【請求項８】 請求項６において、 前記表面修飾層は、前記メモリセルが形成される領域に
    配置され、該表面修飾層の表面が前記メモリセルを構成
    する材料に対して前記基体の表面より高い親和性を有す
    る、強誘電体メモリ装置。
  9. 【請求項９】 請求項２において、 前記強誘電体層は、前記第２信号電極下に選択的に配置
    された、強誘電体メモリ装置。
  10. 【請求項１０】 請求項９において、 基体上に前記メモリセルが配置され、前記基体および前
    記第１信号電極の露出面が覆われるように、前記強誘電
    体層および前記第２信号電極からなる積層体の相互間
    に、誘電体層が設けられている、強誘電体メモリ装置。
  11. 【請求項１１】 請求項９または１０において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、強誘電体メモリ装置。
  12. 【請求項１２】 請求項２において、 前記強誘電体層は、前記第１信号電極と前記第２信号電
    極との交差領域のみに配置されている、強誘電体メモリ
    装置。
  13. 【請求項１３】 請求項１２において、 基体上に前記メモリセルが配置され、前記基体の露出面
    の一部が覆われるように、前記第１信号電極および前記
    強誘電体層からなる積層体の相互間に、誘電体層が設け
    られている、強誘電体メモリ装置。
  14. 【請求項１４】 請求項１３において、 前記基体上において、さらに前記基体および前記第１信
    号電極の露出面が誘電体層によって覆われた、強誘電体
    メモリ装置。
  15. 【請求項１５】 請求項１３または１４において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、強誘電体メモリ装置。
  16. 【請求項１６】 請求項１３〜１５のいずれかにおい
    て、 前記基体上に、該基体の表面と異なる表面特性を有する
    表面修飾層が形成された、強誘電体メモリ装置。
  17. 【請求項１７】 請求項１６において、 前記表面修飾層は、前記メモリセルが形成されない領域
    に配置され、該表面修飾層の表面が前記メモリセルを構
    成する材料に対して前記基体の表面より低い親和性を有
    する、強誘電体メモリ装置。
  18. 【請求項１８】 請求項１６において、 前記表面修飾層は、前記メモリセルが形成される領域に
    配置され、該表面修飾層の表面が前記メモリセルを構成
    する材料に対して前記基体の表面より高い親和性を有す
    る、強誘電体メモリ装置。
  19. 【請求項１９】 請求項１〜１８のいずれかにおいて、 前記強誘電体メモリ装置は、絶縁性基体を有し、 前記メモリセルアレイは、前記絶縁性基体の溝内に設け
    られた前記第１信号電極と、前記強誘電体層と、前記第
    ２信号電極とを含み、 前記第１信号電極が形成された前記絶縁性基体の上に、
    前記強誘電体層および前記第２信号電極が積層された、
    強誘電体メモリ装置。
  20. 【請求項２０】 請求項１〜１８のいずれかにおいて、 前記メモリセルアレイは、絶縁性基体を有し、 絶縁性基体に所定パターンで形成された凹部および凸部
    を有し、 前記凹部の底面および前記凸部の上面に、それぞれ前記
    第１信号電極が配置され、 前記第１信号電極が形成された絶縁性基体上に、前記強
    誘電体層および前記第２信号電極が積層された、強誘電
    体メモリ装置。
  21. 【請求項２１】 請求項１〜２０のいずれかに記載の強
    誘電体メモリ装置を単位ブロックとして、該単位ブロッ
    クを複数所定パターンで配列した、強誘電体メモリ装
    置。
  22. 【請求項２２】 請求項１〜２１のいずれかにおいて、 複数組のメモリセルアレイを有し、 前記複数組のメモリセルアレイは、積層されて形成され
    ている、強誘電体メモリ装置。
  23. 【請求項２３】 請求項１〜２２のいずれかにおいて、 前記第１信号電極間に、絶縁層が設けられ、 前記第１信号電極の上面と、前記絶縁層の上面とは、面
    一である、強誘電体メモリ装置。
  24. 【請求項２４】 （ａ）半導体基板上に、メモリセルに
    対して選択的に情報の書き込みもしくは読み出しを行う
    ための周辺回路部を形成する工程、および （ｂ）少なくとも、第１信号電極と、該第１信号電極と
    交差する方向に配列された第２信号電極と、少なくとも
    前記第１信号電極と前記第２信号電極との交差領域に配
    置された強誘電体層と、を形成して、メモリセルがマト
    リクス状に配列されたメモリセルアレイを形成する工程
    を含み、 前記周辺回路部は、前記メモリセルアレイの外側の領域
    において形成される、強誘電体メモリ装置の製造方法。
  25. 【請求項２５】 請求項２４において、 前記工程（ｂ）は、前記第１信号電極を形成する工程
    （ｂ−１）、 前記強誘電体層を形成する工程（ｂ−２）、および前記
    第２信号電極を形成する工程（ｂ−３）、を含む、強誘
    電体メモリ装置の製造方法。
  26. 【請求項２６】 請求項２５において、 前記工程（ｂ−２）は、非晶質状態または微結晶状態の
    強誘電体層を形成する工程、および、該非晶質状態また
    は微結晶状態の強誘電体層を熱処理して、前記強誘電体
    層を形成する工程を含む、強誘電体メモリ装置の製造方
    法。
  27. 【請求項２７】 請求項２５または２６において、 前記工程（ｂ−２）は、前記第１信号電極に沿ってライ
    ン状の強誘電体層を形成する工程である、強誘電体メモ
    リ装置の製造方法。
  28. 【請求項２８】 請求項２７において、 基体上に、前記第１信号電極および前記強誘電体層の少
    なくとも一方を形成するための材料が優先的に堆積され
    る表面特性を有する第１の領域と、前記第１の領域に比
    較して前記第１信号電極および前記強誘電体層の少なく
    とも一方を形成するための材料が堆積され難い表面特性
    を有する第２の領域と、を形成する工程、および前記第
    １信号電極および前記強誘電体層の少なくとも一方を形
    成するための材料を付与し、前記第１の領域に該部材を
    選択的に形成する工程、を含む、強誘電体メモリ装置の
    製造方法。
  29. 【請求項２９】 請求項２８において、 前記基体の表面に、前記第１および第２の領域を形成す
    る、強誘電体メモリ装置の製造方法。
  30. 【請求項３０】 請求項２９において、 前記第１の領域では、前記基体の表面を露出させ、 前記第２の領域では、前記第１信号電極および前記強誘
    電体層の材料に対する親和性が、前記基体の第１の領域
    での露出面より低い表面特性を有する表面修飾層を形成
    する、強誘電体メモリ装置の製造方法。
  31. 【請求項３１】 請求項２９において、 前記第２の領域では、前記基体の表面を露出させ、 前記第１の領域では、前記第１信号電極および前記強誘
    電体層の材料に対する親和性が、前記基体の第２の領域
    での露出面より高い表面特性を有する表面修飾層を形成
    する、強誘電体メモリ装置の製造方法。
  32. 【請求項３２】 請求項２７〜３１のいずれかにおい
    て、 前記基体の露出面が覆われるように、前記第１信号電極
    および前記強誘電体層からなる積層体の相互間に、誘電
    体層が設けられる、強誘電体メモリ装置の製造方法。
  33. 【請求項３３】 請求項３２において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、強誘電体メモリ装置の製造方法。
  34. 【請求項３４】 請求項２５または２６において、 前記第１信号電極と交差する方向に、前記強誘電体層お
    よび前記第２信号電極が形成され、 前記強誘電体層は、前記第２信号電極に沿ってライン状
    に形成される、強誘電体メモリ装置の製造方法。
  35. 【請求項３５】 請求項３４において、 前記強誘電体層および前記第２信号電極は、同一マスク
    を用いたエッチングによってパターニングされる、メモ
    リセルアレイの製造方法。
  36. 【請求項３６】 請求項３４または３５において、 前記基体および前記第１信号電極の露出面が覆われるよ
    うに、前記強誘電体層および前記第２信号電極からなる
    積層体の相互間に、誘電体層が設けられる、メモリセル
    アレイの製造方法。
  37. 【請求項３７】 請求項３６において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、メモリセルアレイの製造方法。
  38. 【請求項３８】 請求項２５または２６において、 前記工程（ｂ−３）の後、前記強誘電体層をパターニン
    グして、前記第１信号電極と前記第２信号電極との交差
    領域のみにブロック状に前記強誘電体層を残す工程（ｂ
    −４）を含む、強誘電体メモリ装置の製造方法。
  39. 【請求項３９】 請求項３８において、 前記基体上に、前記第１信号電極および前記強誘電体層
    の少なくとも一方を形成するための材料が優先的に堆積
    される表面特性を有する第１の領域と、前記第１の領域
    に比較して前記第１信号電極および前記強誘電体層の少
    なくとも一方を形成するための材料が堆積され難い表面
    特性を有する第２の領域と、を形成する工程、および前
    記第１信号電極および前記強誘電体層の少なくとも一方
    を形成するための材料を付与し、前記第１の領域に該部
    材を選択的に形成する工程、を含む、強誘電体メモリ装
    置の製造方法。
  40. 【請求項４０】 請求項３９において、 前記基体の表面に、前記第１および第２の領域を形成す
    る、強誘電体メモリ装置の製造方法。
  41. 【請求項４１】 請求項４０において、 前記第１の領域では、前記基体の表面を露出させ、 前記第２の領域では、前記第１信号電極および前記強誘
    電体層の材料に対する親和性が、前記基体の第１の領域
    での露出面より低い表面特性を有する表面修飾層を形成
    する、強誘電体メモリ装置の製造方法。
  42. 【請求項４２】 請求項４０において、 前記第２の領域では、前記基体の表面を露出させ、 前記第１の領域では、前記第１信号電極および前記強誘
    電体層の材料に対する親和性が、前記基体の第２の領域
    での露出面より高い表面特性を有する表面修飾層を形成
    する、強誘電体メモリ装置の製造方法。
  43. 【請求項４３】 請求項３８〜４２のいずれかにおい
    て、 前記強誘電体層および前記第２信号電極は、同一マスク
    を用いたエッチングによってパターニングされる、メモ
    リセルアレイの製造方法。
  44. 【請求項４４】 請求項３８〜４３のいずれかにおい
    て、 前記基体の露出面が覆われるように、前記第１信号電極
    および前記強誘電体層からなる積層体の相互間に、誘電
    体層が設けられる、強誘電体メモリ装置の製造方法。
  45. 【請求項４５】 請求項４４において、 前記基体および前記第１信号電極の露出面が覆われるよ
    うに、さらに、前記強誘電体層および前記第２信号電極
    からなる積層体の相互間に、誘電体層が設けられる、強
    誘電体メモリ装置の製造方法。
  46. 【請求項４６】 請求項４４または４５において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
    する材料からなる、強誘電体メモリ装置の製造方法。
  47. 【請求項４７】 請求項２４〜４６のいずれかにおい
    て、 前記工程（ｂ−１）の後に、前記第１信号電極間に絶縁
    層を工程（ｂ−５）を含み、 前記絶縁層の上面と前記第１信号電極の上面とは、面一
    である、強誘電体メモリ装置の製造方法。
  48. 【請求項４８】 請求項４７において、 前記工程（ｂ−５）は、溶液塗布法を用いて、絶縁層を
    形成し、該絶縁層を平坦化する工程である、強誘電体メ
    モリ装置の製造方法。
  49. 【請求項４９】 請求項１〜２３のいずれかに記載の強
    誘電体メモリ装置と、 フラッシュメモリ、プロセッサ、アナログ回路およびＳ
    ＲＡＭの群から選択される少なくとも１種とが混載され
    た、混載装置。
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