JP2002026280A - 強誘電体メモリ及びその製造方法 - Google Patents
強誘電体メモリ及びその製造方法Info
- Publication number
- JP2002026280A JP2002026280A JP2000199987A JP2000199987A JP2002026280A JP 2002026280 A JP2002026280 A JP 2002026280A JP 2000199987 A JP2000199987 A JP 2000199987A JP 2000199987 A JP2000199987 A JP 2000199987A JP 2002026280 A JP2002026280 A JP 2002026280A
- Authority
- JP
- Japan
- Prior art keywords
- passive matrix
- matrix array
- ferroelectric memory
- microstructure
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 186
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000011159 matrix material Substances 0.000 claims abstract description 255
- 230000002093 peripheral effect Effects 0.000 claims abstract description 123
- 239000000758 substrate Substances 0.000 claims abstract description 120
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 230000006870 function Effects 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 239000012530 fluid Substances 0.000 claims description 4
- 238000000016 photochemical curing Methods 0.000 claims description 4
- 238000003491 array Methods 0.000 claims description 2
- 238000002493 microarray Methods 0.000 claims 1
- 230000002411 adverse Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 12
- 238000012986 modification Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000000605 extraction Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002985 plastic film Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 製造プロセスでの制約を小さくできるように
した強誘電体メモリ及びその製造方法の提供。 【解決手段】 この発明は、強誘電体キャパシタからな
るメモリセルを配置させたパッシブマトリクスアレー
と、このパッシブマトリクスアレーの周辺回路とからな
る。そして、そのパッシブマトリクスアレーをパッシブ
マトリクスアレーマイクロチップ４１で形成するととも
に、その周辺回路であるワードライン駆動回路４３やビ
ットライン駆動回路４４を周辺回路基板４２に形成し、
パッシブマトリクスアレーマイクロチップ４１を周辺回
路基板４２上に集積化するようにした。このため、パッ
シブマトリクスアレーとその周辺回路とを独立して製造
できるので、パッシブマトリクスアレーを製造する際に
その悪影響が周辺回路に及ばなくなり、製造プロセスで
の制約を小さくできる。
した強誘電体メモリ及びその製造方法の提供。 【解決手段】 この発明は、強誘電体キャパシタからな
るメモリセルを配置させたパッシブマトリクスアレー
と、このパッシブマトリクスアレーの周辺回路とからな
る。そして、そのパッシブマトリクスアレーをパッシブ
マトリクスアレーマイクロチップ４１で形成するととも
に、その周辺回路であるワードライン駆動回路４３やビ
ットライン駆動回路４４を周辺回路基板４２に形成し、
パッシブマトリクスアレーマイクロチップ４１を周辺回
路基板４２上に集積化するようにした。このため、パッ
シブマトリクスアレーとその周辺回路とを独立して製造
できるので、パッシブマトリクスアレーを製造する際に
その悪影響が周辺回路に及ばなくなり、製造プロセスで
の制約を小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに強誘
電体を用いた強誘電体メモリに関し、特に、１個のメモ
リセルを１個の強誘電体キャパシタで構成してセルトラ
ンジスタを使用しないパッシブアドレス型の強誘電体メ
モリに関する。
電体を用いた強誘電体メモリに関し、特に、１個のメモ
リセルを１個の強誘電体キャパシタで構成してセルトラ
ンジスタを使用しないパッシブアドレス型の強誘電体メ
モリに関する。
【０００２】
【従来の技術】従来、この種の強誘電体メモリとして
は、例えば、国際公開公報（ＷＯ９９／１２１７０号）
に記載の発明や、特開平９−１１６１０７号公報に記載
の発明が知られている。これらの強誘電体メモリは、強
誘電体キャパシタからなるメモリセルを縦横に配置する
パッシブマトリクスアレーと、その各メモリセルのデー
タの読み書き等を行う周辺回路と、から構成されてい
る。
は、例えば、国際公開公報（ＷＯ９９／１２１７０号）
に記載の発明や、特開平９−１１６１０７号公報に記載
の発明が知られている。これらの強誘電体メモリは、強
誘電体キャパシタからなるメモリセルを縦横に配置する
パッシブマトリクスアレーと、その各メモリセルのデー
タの読み書き等を行う周辺回路と、から構成されてい
る。
【０００３】パッシブマトリクスアレーは、例えば、図
２４及び図２５に示すように、強誘電体膜１と、強誘電
体膜１の上面にＸ方向に配列されて固定された複数の上
側電極２と、強誘電体膜１の下面にＹ方向に配列されて
固定された複数の下側電極３とからなり、その両電極
２、３の各交差位置に、強誘電体キャパシタからなるメ
モリセル４が形成されるようになっている。そして、そ
の各メモリセル４には、図示しない周辺回路によりデー
タの読み書きができるようになっている。
２４及び図２５に示すように、強誘電体膜１と、強誘電
体膜１の上面にＸ方向に配列されて固定された複数の上
側電極２と、強誘電体膜１の下面にＹ方向に配列されて
固定された複数の下側電極３とからなり、その両電極
２、３の各交差位置に、強誘電体キャパシタからなるメ
モリセル４が形成されるようになっている。そして、そ
の各メモリセル４には、図示しない周辺回路によりデー
タの読み書きができるようになっている。
【０００４】このような従来からの強誘電体メモリは、
パッシブマトリクスアレーとその周辺回路とを同一基板
上に平面的に集積化することにより実現している。次
に、その製法の工程のうちの一部について、図２６を参
照して説明する。図２６（Ａ）は、周辺回路を構成する
ＭＯＳトランジスタ形成時の断面図である。図２６
（Ａ）において、１１はシリコン基板、１２はソース領
域、１３はドレイン領域、１４はゲート絶縁膜、１５は
ゲート電極、１６は埋込プラグ、１７はＬＯＣＯＳ酸化
膜、１８、１９は層間絶縁膜である。
パッシブマトリクスアレーとその周辺回路とを同一基板
上に平面的に集積化することにより実現している。次
に、その製法の工程のうちの一部について、図２６を参
照して説明する。図２６（Ａ）は、周辺回路を構成する
ＭＯＳトランジスタ形成時の断面図である。図２６
（Ａ）において、１１はシリコン基板、１２はソース領
域、１３はドレイン領域、１４はゲート絶縁膜、１５は
ゲート電極、１６は埋込プラグ、１７はＬＯＣＯＳ酸化
膜、１８、１９は層間絶縁膜である。
【０００５】図２６（Ｂ）は、パッシブマトリクスアレ
ーの形成時の断面図である。この形成時の手順を説明す
ると、図２６（Ｂ）に示すように、まず層間絶縁膜１９
上に金属膜を形成してエッチングにより下電極２１を形
成し、その下電極２１の上に強誘電体膜２２を形成し、
その上に金属膜を形成してエッチングにより上電極２３
を形成する。強誘電体膜２２としては、ＰＺＴ（ＰｂＺ
ｒ1-X ＴｉX Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）
等の材料が用いられる。
ーの形成時の断面図である。この形成時の手順を説明す
ると、図２６（Ｂ）に示すように、まず層間絶縁膜１９
上に金属膜を形成してエッチングにより下電極２１を形
成し、その下電極２１の上に強誘電体膜２２を形成し、
その上に金属膜を形成してエッチングにより上電極２３
を形成する。強誘電体膜２２としては、ＰＺＴ（ＰｂＺ
ｒ1-X ＴｉX Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）
等の材料が用いられる。
【０００６】図２６（Ｃ）は、保護層の形成時の断面図
である。この形成時の手順を説明すると、図２６（Ｃ）
に示すように、まず上電極２３等の上に保護層２４を形
成し、その保護層２４の厚み方向にスルーホール形成す
る。次に、保護層２４の上に金属膜を形成しエッチング
により配線層２５を形成し、その上に保護層２６を形成
する。
である。この形成時の手順を説明すると、図２６（Ｃ）
に示すように、まず上電極２３等の上に保護層２４を形
成し、その保護層２４の厚み方向にスルーホール形成す
る。次に、保護層２４の上に金属膜を形成しエッチング
により配線層２５を形成し、その上に保護層２６を形成
する。
【０００７】
【発明が解決しようとする課題】ところで、図２６
（Ｂ）に示すパッシブマトリクスアレーの形成過程であ
って、強誘電体膜２２の形成には、酸素雰囲気下で高温
処理（７００℃程度）を行うため、先に形成されている
ＭＯＳトランジスタの劣化が起こる。この劣化を補償す
るため、この後の工程中に水素雰囲気下で熱処理する
と、強誘電体膜２２の強誘電体特性の劣化が生じる。従
って、これらの妥協点で完成後のデバイスを動作させる
必要がある。
（Ｂ）に示すパッシブマトリクスアレーの形成過程であ
って、強誘電体膜２２の形成には、酸素雰囲気下で高温
処理（７００℃程度）を行うため、先に形成されている
ＭＯＳトランジスタの劣化が起こる。この劣化を補償す
るため、この後の工程中に水素雰囲気下で熱処理する
と、強誘電体膜２２の強誘電体特性の劣化が生じる。従
って、これらの妥協点で完成後のデバイスを動作させる
必要がある。
【０００８】また、強誘電体膜２２の形成時に、その強
誘電体膜２２の成分がＭＯＳトランジスタの領域に拡散
し、これによりＭＯＳトランジスタの性能の劣化が起こ
るという不都合がある。このため、従来の強誘電体メモ
リのようにパッシブマトリクスアレーとその周辺回路と
を同一基板上に平面的に集積化する場合には、上記のよ
うにその製造プロセスでの制約が大きいという不都合が
あった。
誘電体膜２２の成分がＭＯＳトランジスタの領域に拡散
し、これによりＭＯＳトランジスタの性能の劣化が起こ
るという不都合がある。このため、従来の強誘電体メモ
リのようにパッシブマトリクスアレーとその周辺回路と
を同一基板上に平面的に集積化する場合には、上記のよ
うにその製造プロセスでの制約が大きいという不都合が
あった。
【０００９】そこで、本発明の目的は、上記の点に鑑
み、製造プロセスでの制約を小さくできるようにした強
誘電体メモリ及びその製造方法を提供することにある。
み、製造プロセスでの制約を小さくできるようにした強
誘電体メモリ及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項１９に記
載の発明は以下のように構成した。すなわち、請求項１
に記載の発明は、強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、前記パッシブマトリクスアレーを微小構
造体上に形成するとともに、前記周辺回路を基板上に形
成し、前記微小構造体を前記基板上に集積化したことを
特徴とするものである。
明の目的を達成するために、請求項１〜請求項１９に記
載の発明は以下のように構成した。すなわち、請求項１
に記載の発明は、強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、前記パッシブマトリクスアレーを微小構
造体上に形成するとともに、前記周辺回路を基板上に形
成し、前記微小構造体を前記基板上に集積化したことを
特徴とするものである。
【００１１】請求項２に記載の発明は、強誘電体キャパ
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを基板上に形成するとともに、前記周辺回
路を微小構造体上に形成し、前記微小構造体を前記基板
上に集積化したことを特徴とするものである。
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを基板上に形成するとともに、前記周辺回
路を微小構造体上に形成し、前記微小構造体を前記基板
上に集積化したことを特徴とするものである。
【００１２】請求項３に記載の発明は、強誘電体キャパ
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを第１の微小構造体上に形成するととも
に、前記周辺回路を第２の微小構造体上に形成し、前記
第１の微小構造体と第２の微小構造体とを基板上に集積
化したことを特徴とするものである。
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを第１の微小構造体上に形成するととも
に、前記周辺回路を第２の微小構造体上に形成し、前記
第１の微小構造体と第２の微小構造体とを基板上に集積
化したことを特徴とするものである。
【００１３】請求項４に記載の発明は、請求項１、請求
項２、または請求項３に記載の強誘電体メモリにおい
て、前記パッシブマトリクスアレーが前記パッシブマト
リクスアレーが微小構造体上に形成された場合には複数
の微小構造体を集積化し、前記周辺回路が微小構造体上
に形成された場合は複数の微小構造体を集積化したこと
を特徴とするものである。
項２、または請求項３に記載の強誘電体メモリにおい
て、前記パッシブマトリクスアレーが前記パッシブマト
リクスアレーが微小構造体上に形成された場合には複数
の微小構造体を集積化し、前記周辺回路が微小構造体上
に形成された場合は複数の微小構造体を集積化したこと
を特徴とするものである。
【００１４】請求項５に記載の発明は、請求項１乃至４
のいずれかに記載の強誘電体メモリにおいて、前記基板
には前記両微小構造体が収容される凹部をそれぞれ設
け、前記微小構造体を前記各凹部に収容して前記基板上
に集積化したことを特徴とするものである。請求項６に
記載の発明は、請求項５に記載の強誘電体メモリにおい
て、前記基板は、光硬化樹脂による金型転写により作成
したことを特徴とするものである。
のいずれかに記載の強誘電体メモリにおいて、前記基板
には前記両微小構造体が収容される凹部をそれぞれ設
け、前記微小構造体を前記各凹部に収容して前記基板上
に集積化したことを特徴とするものである。請求項６に
記載の発明は、請求項５に記載の強誘電体メモリにおい
て、前記基板は、光硬化樹脂による金型転写により作成
したことを特徴とするものである。
【００１５】請求項７に記載の発明は、強誘電体キャパ
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを第１の微小構造体上に形成するとともに
前記周辺回路を第２の微小構造体上に形成して１つの組
とし、この組を複数有し、前記各組の各微小構造体を基
板の表裏に配置したことを特徴とするものである。
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーを第１の微小構造体上に形成するとともに
前記周辺回路を第２の微小構造体上に形成して１つの組
とし、この組を複数有し、前記各組の各微小構造体を基
板の表裏に配置したことを特徴とするものである。
【００１６】請求項８に記載の発明は、強誘電体キャパ
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記強誘電体メモ
リとは異なる機能または同一機能を有する所定の関連回
路を備え、前記パッシブマトリクスアレー、前記周辺回
路及び前記関連回路を複数の微小構造体上にそれぞれ形
成するとともに、前記複数の微小構造体を同一基板上に
集積化したことを特徴とするものである。
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記強誘電体メモ
リとは異なる機能または同一機能を有する所定の関連回
路を備え、前記パッシブマトリクスアレー、前記周辺回
路及び前記関連回路を複数の微小構造体上にそれぞれ形
成するとともに、前記複数の微小構造体を同一基板上に
集積化したことを特徴とするものである。
【００１７】請求項９に記載の発明は、強誘電体キャパ
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーと前記周辺回路とを、微小構造体上に一体
に集積化したことを特徴とするものである。請求項１０
に記載の発明は、強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、前記パッシブマトリクスアレーを第１の
微小構造体上に形成するとともに、前記周辺回路を前記
第１の微小構造体よりもサイズが大きな第２の微小構造
体上に形成し、前記第１の微小構造体を前記第２の微小
構造体の一部に収納して集積化したことを特徴とするも
のである。
シタからなるメモリセルを配置させたパッシブマトリク
スアレーと、このパッシブマトリクスアレーの周辺回路
とを備えた強誘電体メモリであって、前記パッシブマト
リクスアレーと前記周辺回路とを、微小構造体上に一体
に集積化したことを特徴とするものである。請求項１０
に記載の発明は、強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、前記パッシブマトリクスアレーを第１の
微小構造体上に形成するとともに、前記周辺回路を前記
第１の微小構造体よりもサイズが大きな第２の微小構造
体上に形成し、前記第１の微小構造体を前記第２の微小
構造体の一部に収納して集積化したことを特徴とするも
のである。
【００１８】請求項１１に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリであって、前記パッシブマ
トリクスアレーを複数の微小構造体上に形成し、その複
数の微小構造体を基板内に積み重ねて集積化したことを
特徴とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリであって、前記パッシブマ
トリクスアレーを複数の微小構造体上に形成し、その複
数の微小構造体を基板内に積み重ねて集積化したことを
特徴とするものである。
【００１９】請求項１２に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを微少構造体上に作成してお
くとともに、前記周辺回路を基板上に作成しておき、前
記微少構造体を前記基板上に集積化するようにしたこと
を特徴とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを微少構造体上に作成してお
くとともに、前記周辺回路を基板上に作成しておき、前
記微少構造体を前記基板上に集積化するようにしたこと
を特徴とするものである。
【００２０】請求項１３に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを基板上に作成しておくとと
もに、前記周辺回路を微少構造体上に作成しておき、前
記微少構造体を前記基板上に集積化するようにしたこと
を特徴とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを基板上に作成しておくとと
もに、前記周辺回路を微少構造体上に作成しておき、前
記微少構造体を前記基板上に集積化するようにしたこと
を特徴とするものである。
【００２１】請求項１４に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微少構造体上に作成
しておくとともに、前記周辺回路を第２の微少構造体上
に作成しておき、前記第１の微少構造体と前記第２の微
少構造体とを基板上に集積化するようにしたことを特徴
とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微少構造体上に作成
しておくとともに、前記周辺回路を第２の微少構造体上
に作成しておき、前記第１の微少構造体と前記第２の微
少構造体とを基板上に集積化するようにしたことを特徴
とするものである。
【００２２】請求項１５に記載の発明は、請求項１２乃
至１４のいずれかに記載の強誘電体メモリの製造方法で
あって、前記各微小構造体の各形状に対応する凹部を設
けた基板を用意し、前記基板の各凹部に前記対応する微
小構造体を収容し、集積化するようにしたことを特徴と
するものである。請求項１６に記載の発明は、請求項１
５に記載の強誘電体メモリの製造方法において、前記基
板の各凹部に対応する前記微小構造体を収容するには、
前記微小構造体を含む流体を前記基板の表面に供給する
ことにより行うようにしたことを特徴とするものであ
る。
至１４のいずれかに記載の強誘電体メモリの製造方法で
あって、前記各微小構造体の各形状に対応する凹部を設
けた基板を用意し、前記基板の各凹部に前記対応する微
小構造体を収容し、集積化するようにしたことを特徴と
するものである。請求項１６に記載の発明は、請求項１
５に記載の強誘電体メモリの製造方法において、前記基
板の各凹部に対応する前記微小構造体を収容するには、
前記微小構造体を含む流体を前記基板の表面に供給する
ことにより行うようにしたことを特徴とするものであ
る。
【００２３】請求項１７に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微小構造体上に作成
するとともに前記周辺回路を第２の微小構造体上に作成
しておきこれを１つの組とし、この組を複数用意し、前
記各組の各微小構造体を基板の表裏に集積化するように
したことを特徴とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微小構造体上に作成
するとともに前記周辺回路を第２の微小構造体上に作成
しておきこれを１つの組とし、この組を複数用意し、前
記各組の各微小構造体を基板の表裏に集積化するように
したことを特徴とするものである。
【００２４】請求項１８に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微小構造体上に作成
するとともに、前記周辺回路を前記第１の微小構造体よ
りもサイズが大きな第２の微小構造体上に作成してお
き、前記第２の微小構造体の一部に前記第１の微小構造
体を収納して集積化するようにしたことを特徴とするも
のである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーを第１の微小構造体上に作成
するとともに、前記周辺回路を前記第１の微小構造体よ
りもサイズが大きな第２の微小構造体上に作成してお
き、前記第２の微小構造体の一部に前記第１の微小構造
体を収納して集積化するようにしたことを特徴とするも
のである。
【００２５】請求項１９に記載の発明は、強誘電体キャ
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーは複数の微小構造体上に作成
しておき、その複数の微小構造体を基板内に積み重ねて
集積化するようにしたことを特徴とするものである。
パシタからなるメモリセルを配置させたパッシブマトリ
クスアレーと、このパッシブマトリクスアレーの周辺回
路とを備えた強誘電体メモリの製造方法であって、前記
パッシブマトリクスアレーは複数の微小構造体上に作成
しておき、その複数の微小構造体を基板内に積み重ねて
集積化するようにしたことを特徴とするものである。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本発明の強誘電体メモリの第
１実施形態について、図１及び図２を参照して説明す
る。 この第１実施形態に係る強誘電体メモリは、図１
及び図２に示すように、パッシブマトリクスアレー・マ
イクロチップ４１を、周辺回路基板４２上に集積化した
ものである。
図面を参照して説明する。本発明の強誘電体メモリの第
１実施形態について、図１及び図２を参照して説明す
る。 この第１実施形態に係る強誘電体メモリは、図１
及び図２に示すように、パッシブマトリクスアレー・マ
イクロチップ４１を、周辺回路基板４２上に集積化した
ものである。
【００２７】パッシブマトリクスアレー・マイクロチッ
プ４１は、図２４及び図２５に示すような構成からなる
パッシブマトリクスアレーを、マイクロチップ化したも
のである。周辺回路基板４２のほぼ中央にテーパを有す
る凹部４６が設けられ、その凹部４６内にパッシブマト
リクスアレー・マイクロチップ４１が収容されて集積化
されている。このパッシブマトリクスアレー・マイクロ
チップは、例えばシリコン基板、プラスチックシート、
ガラス基板、セラミック基板上にパッシブマトリクスア
レーを形成し、切り出しまたは異方性エッチングを行
い、微小構造体とすることにより形成される。周辺回路
基板４２であって、パッシブマトリクスアレー・マイク
ロチップ４１が集積化される周囲には、その周辺回路と
してワードライン駆動回路４３、ビットライン駆動回路
（センスアンプを含む）４４、および制御回路４５が形
成されている。
プ４１は、図２４及び図２５に示すような構成からなる
パッシブマトリクスアレーを、マイクロチップ化したも
のである。周辺回路基板４２のほぼ中央にテーパを有す
る凹部４６が設けられ、その凹部４６内にパッシブマト
リクスアレー・マイクロチップ４１が収容されて集積化
されている。このパッシブマトリクスアレー・マイクロ
チップは、例えばシリコン基板、プラスチックシート、
ガラス基板、セラミック基板上にパッシブマトリクスア
レーを形成し、切り出しまたは異方性エッチングを行
い、微小構造体とすることにより形成される。周辺回路
基板４２であって、パッシブマトリクスアレー・マイク
ロチップ４１が集積化される周囲には、その周辺回路と
してワードライン駆動回路４３、ビットライン駆動回路
（センスアンプを含む）４４、および制御回路４５が形
成されている。
【００２８】ここで、以下の各実施形態において、パッ
シブマトリクスアレーという場合には、図２４及び図２
５に示すような構成からなるメモリセルアレイをいう。
また、上記の周辺回路基板４２は、例えばシリコンウエ
ハ（シリコン基板）等が使用可能である。そして、以下
の各実施形態において、何々基板という場合には、上記
に例示したものが使用可能である。
シブマトリクスアレーという場合には、図２４及び図２
５に示すような構成からなるメモリセルアレイをいう。
また、上記の周辺回路基板４２は、例えばシリコンウエ
ハ（シリコン基板）等が使用可能である。そして、以下
の各実施形態において、何々基板という場合には、上記
に例示したものが使用可能である。
【００２９】さらに、以下の各実施形態において、何々
マイクロチップという場合には、例えばシリコン基板、
プラスチックシート、ガラス基板、セラミック基板上に
そのマイクロチップ化する回路などを形成し、切り出し
または異方性エッチングを行い、微小構造体とすること
により形成される。次に、このような構成の第１実施形
態に係る強誘電体メモリの製造方法の一例について説明
する。
マイクロチップという場合には、例えばシリコン基板、
プラスチックシート、ガラス基板、セラミック基板上に
そのマイクロチップ化する回路などを形成し、切り出し
または異方性エッチングを行い、微小構造体とすること
により形成される。次に、このような構成の第１実施形
態に係る強誘電体メモリの製造方法の一例について説明
する。
【００３０】まず、パッシブマトリクスアレーを、微小
構造体であるパッシブマトリクスアレー・マイクロチッ
プ４１上に作成しておく。一方、周辺回路基板４２は、
そのほぼ中央にパッシブマトリクスアレー・マイクロチ
ップ４１を収容する凹部４６を作成するとともに、その
凹部４６の周囲に、ワードライン駆動回路４３、ビット
ライン駆動回路４４、および制御回路４５を作成してお
く。
構造体であるパッシブマトリクスアレー・マイクロチッ
プ４１上に作成しておく。一方、周辺回路基板４２は、
そのほぼ中央にパッシブマトリクスアレー・マイクロチ
ップ４１を収容する凹部４６を作成するとともに、その
凹部４６の周囲に、ワードライン駆動回路４３、ビット
ライン駆動回路４４、および制御回路４５を作成してお
く。
【００３１】次に、周辺回路基板４２の凹部４６にパッ
シブマトリクスアレー・マイクロチップ４１を入れる。
さらに、パッシブマトリクスアレー・マイクロチップ４
１は、ワードライン駆動回路４３やビットライン駆動回
路４４等と電気的に接続するなどの処理を行い、周辺回
路基板４２上に集積化する。以上説明したように、第１
実施形態によれば、パッシブマトリクスアレーとその周
辺回路とを独立して製造できるので、パッシブマトリク
スアレーを製造する際にその悪影響が周辺回路に及ばな
くなり、製造プロセスでの制約を小さくできる。
シブマトリクスアレー・マイクロチップ４１を入れる。
さらに、パッシブマトリクスアレー・マイクロチップ４
１は、ワードライン駆動回路４３やビットライン駆動回
路４４等と電気的に接続するなどの処理を行い、周辺回
路基板４２上に集積化する。以上説明したように、第１
実施形態によれば、パッシブマトリクスアレーとその周
辺回路とを独立して製造できるので、パッシブマトリク
スアレーを製造する際にその悪影響が周辺回路に及ばな
くなり、製造プロセスでの制約を小さくできる。
【００３２】図３は、第１実施形態の変形例であり、こ
の変形例は図１の周辺回路基板４２に作成される制御回
路４５を省略したものである。この変形例のその他の部
分の構成は図１と同様であるので、同一の構成要素には
同一符号を付してその説明は省略する。次に、本発明の
強誘電体メモリの第２実施形態について、図４及び図５
を参照して説明する。
の変形例は図１の周辺回路基板４２に作成される制御回
路４５を省略したものである。この変形例のその他の部
分の構成は図１と同様であるので、同一の構成要素には
同一符号を付してその説明は省略する。次に、本発明の
強誘電体メモリの第２実施形態について、図４及び図５
を参照して説明する。
【００３３】この第２実施形態に係る強誘電体メモリ
は、図１に示す第１実施形態の大規模化を図るようにし
たものであり、図４に示すように、図１に示す周辺回路
基板４２を大型な周辺回路基板４２Ａに代え、この周辺
回路基板４２Ａ上に、複数（この例では９個）のパッシ
ブマトリクスアレー・マイクロチップ４１を集積化した
ものである。
は、図１に示す第１実施形態の大規模化を図るようにし
たものであり、図４に示すように、図１に示す周辺回路
基板４２を大型な周辺回路基板４２Ａに代え、この周辺
回路基板４２Ａ上に、複数（この例では９個）のパッシ
ブマトリクスアレー・マイクロチップ４１を集積化した
ものである。
【００３４】またこれに伴って、周辺回路基板４２Ａに
形成されるワードライン駆動回路４３Ａ、ビットライン
駆動回路（センスアンプを含む）４４Ａ、および制御回
路４５Ａも大型化されている。次に、このような構成の
第２実施形態に係る強誘電体メモリの製造方法の一例に
ついて説明する。
形成されるワードライン駆動回路４３Ａ、ビットライン
駆動回路（センスアンプを含む）４４Ａ、および制御回
路４５Ａも大型化されている。次に、このような構成の
第２実施形態に係る強誘電体メモリの製造方法の一例に
ついて説明する。
【００３５】まず、パッシブマトリクスアレーを、微小
構造体であるパッシブマトリクスアレー・マイクロチッ
プ４１により複数作成しておく。一方、周辺回路基板４
２Ａは、そのほぼ中央に、パッシブマトリクスアレー・
マイクロチップ４１を収容すべき凹部４６Ａを複数作成
しておくとともに、その凹部４６Ａの周囲に、ワードラ
イン駆動回路４３Ａ、ビットライン駆動回路４４Ａ、お
よび制御回路４５Ａをそれぞれ作成しておく。
構造体であるパッシブマトリクスアレー・マイクロチッ
プ４１により複数作成しておく。一方、周辺回路基板４
２Ａは、そのほぼ中央に、パッシブマトリクスアレー・
マイクロチップ４１を収容すべき凹部４６Ａを複数作成
しておくとともに、その凹部４６Ａの周囲に、ワードラ
イン駆動回路４３Ａ、ビットライン駆動回路４４Ａ、お
よび制御回路４５Ａをそれぞれ作成しておく。
【００３６】次に、周辺回路基板４２Ａの各凹部４６Ａ
にパッシブマトリクスアレー・マイクロチップ４１を収
容する。さらに、複数のパッシブマトリクスアレー・マ
イクロチップ４１は、ワードライン駆動回路４３Ａやビ
ットライン駆動回路４４Ａ等と電気的に接続するなどの
所定の処理を行い、周辺回路基板４２Ａ上に集積化す
る。
にパッシブマトリクスアレー・マイクロチップ４１を収
容する。さらに、複数のパッシブマトリクスアレー・マ
イクロチップ４１は、ワードライン駆動回路４３Ａやビ
ットライン駆動回路４４Ａ等と電気的に接続するなどの
所定の処理を行い、周辺回路基板４２Ａ上に集積化す
る。
【００３７】以上説明したように、第２実施形態によれ
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第２実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ４１を複数備えるようにしたので、大規模な強誘電体
メモリが実現できる。図６は、第２実施形態の変形例で
あり、この変形例は図４の周辺回路基板４２Ａに作成さ
れる制御回路４５Ａを省略したものである。この変形例
のその他の部分の構成は図１と同様であるので、同一の
構成要素には同一符号を付してその説明は省略する。
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第２実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ４１を複数備えるようにしたので、大規模な強誘電体
メモリが実現できる。図６は、第２実施形態の変形例で
あり、この変形例は図４の周辺回路基板４２Ａに作成さ
れる制御回路４５Ａを省略したものである。この変形例
のその他の部分の構成は図１と同様であるので、同一の
構成要素には同一符号を付してその説明は省略する。
【００３８】次に、本発明の強誘電体メモリの第３実施
形態について、図７及び図８を参照して説明する。この
第３実施形態に係る強誘電体メモリは、図７及び図８に
示すように、パッシブマトリクスアレー基板５１上に、
ワードライン駆動回路マイクロチップ５２とビットライ
ン駆動回路マイクロチップ５３とを集積化したものであ
る。
形態について、図７及び図８を参照して説明する。この
第３実施形態に係る強誘電体メモリは、図７及び図８に
示すように、パッシブマトリクスアレー基板５１上に、
ワードライン駆動回路マイクロチップ５２とビットライ
ン駆動回路マイクロチップ５３とを集積化したものであ
る。
【００３９】パッシブマトリクスアレー基板は５１は、
そのほぼ中央に、パッシブマトリクスアレー５４が形成
されている。ワードライン駆動回路マイクロチップ５２
とビットライン駆動回路マイクロチップ５３とは、パッ
シブマトリクスアレーの各メモリセルの読み書きを行う
ためのワードライン駆動回路とビットライン駆動回路と
を、例えばシリコン基板上に作成し、切り出しまたは異
方性エッチングを行い、微小構造体とすることによりマ
イクロチップ化したものである。
そのほぼ中央に、パッシブマトリクスアレー５４が形成
されている。ワードライン駆動回路マイクロチップ５２
とビットライン駆動回路マイクロチップ５３とは、パッ
シブマトリクスアレーの各メモリセルの読み書きを行う
ためのワードライン駆動回路とビットライン駆動回路と
を、例えばシリコン基板上に作成し、切り出しまたは異
方性エッチングを行い、微小構造体とすることによりマ
イクロチップ化したものである。
【００４０】次に、このような構成の第３実施形態に係
る強誘電体メモリの製造方法の一例について説明する。
まず、ワードライン駆動回路マイクロチップ５２とビッ
トライン駆動回路マイクロチップ５３とを、それぞれ作
成しておく。一方、パッシブマトリクスアレー基板５１
は、そのほぼ中央にパッシブマトリクスアレー５４を形
成するとともに、そのパッシブマトリクスアレー５４の
周囲に、ワードライン駆動回路マイクロチップ５２を収
容する凹部５５と、ビットライン駆動回路マイクロチッ
プ５３を収容する凹部（図示せず）を設けておく。
る強誘電体メモリの製造方法の一例について説明する。
まず、ワードライン駆動回路マイクロチップ５２とビッ
トライン駆動回路マイクロチップ５３とを、それぞれ作
成しておく。一方、パッシブマトリクスアレー基板５１
は、そのほぼ中央にパッシブマトリクスアレー５４を形
成するとともに、そのパッシブマトリクスアレー５４の
周囲に、ワードライン駆動回路マイクロチップ５２を収
容する凹部５５と、ビットライン駆動回路マイクロチッ
プ５３を収容する凹部（図示せず）を設けておく。
【００４１】次に、パッシブマトリクスアレー基板５１
の凹部５５等に、ワードライン駆動回路マイクロチップ
５２とビットライン駆動回路マイクロチップ５３とを収
容する。その後、ワードライン駆動回路マイクロチップ
５２及びビットライン駆動回路マイクロチップ５３は、
パッシブマトリクスアレー５４と電気的に接続するなど
の所定の処理を行い、パッシブマトリクスアレー基板５
１上に集積化する。以上説明したように、第３実施形態
によれば、パッシブマトリクスアレーとその周辺回路と
を独立して製造できるので、パッシブマトリクスアレー
を製造する際にその悪影響が周辺回路に及ばなくなり、
製造プロセスでの制約を小さくできる。
の凹部５５等に、ワードライン駆動回路マイクロチップ
５２とビットライン駆動回路マイクロチップ５３とを収
容する。その後、ワードライン駆動回路マイクロチップ
５２及びビットライン駆動回路マイクロチップ５３は、
パッシブマトリクスアレー５４と電気的に接続するなど
の所定の処理を行い、パッシブマトリクスアレー基板５
１上に集積化する。以上説明したように、第３実施形態
によれば、パッシブマトリクスアレーとその周辺回路と
を独立して製造できるので、パッシブマトリクスアレー
を製造する際にその悪影響が周辺回路に及ばなくなり、
製造プロセスでの制約を小さくできる。
【００４２】次に、本発明の強誘電体メモリの第４実施
形態について、図９を参照して説明する。この第４実施
形態に係る強誘電体メモリは、図７に示す第３実施形態
の大規模化を図るようにしたものであり、図９に示すよ
うに、図７に示すパッシブマトリクスアレー基板５１を
大型なパッシブマトリクスアレー基板５１Ａに代え、こ
のパッシブマトリクスアレー基板５１Ａ上に、複数のワ
ードライン駆動回路マイクロチップ５２と、複数のビッ
トライン駆動回路マイクロチップ５３とを集積化したも
のである。また、これに伴って、パッシブマトリクスア
レー基板５１Ａに形成されるパッシブマトリクスアレー
５４Ａも大型化されている。
形態について、図９を参照して説明する。この第４実施
形態に係る強誘電体メモリは、図７に示す第３実施形態
の大規模化を図るようにしたものであり、図９に示すよ
うに、図７に示すパッシブマトリクスアレー基板５１を
大型なパッシブマトリクスアレー基板５１Ａに代え、こ
のパッシブマトリクスアレー基板５１Ａ上に、複数のワ
ードライン駆動回路マイクロチップ５２と、複数のビッ
トライン駆動回路マイクロチップ５３とを集積化したも
のである。また、これに伴って、パッシブマトリクスア
レー基板５１Ａに形成されるパッシブマトリクスアレー
５４Ａも大型化されている。
【００４３】次に、このような構成の第４実施形態に係
る強誘電体メモリの製造方法の一例について説明する。
まず、ワードライン駆動回路マイクロチップ５２とビッ
トライン駆動回路マイクロチップ５３とを、それぞれ複
数個ずつ作成しておく。一方、パッシブマトリクスアレ
ー基板５１Ａは、そのほぼ中央にパッシブマトリクスア
レー５４Ａを形成するとともに、そのパッシブマトリク
スアレー５４Ａの周囲に、ワードライン駆動回路マイク
ロチップ５２を収容する複数の凹部（図示せず）と、ビ
ットライン駆動回路マイクロチップ５３を収容する凹部
（図示せず）を設けておく。
る強誘電体メモリの製造方法の一例について説明する。
まず、ワードライン駆動回路マイクロチップ５２とビッ
トライン駆動回路マイクロチップ５３とを、それぞれ複
数個ずつ作成しておく。一方、パッシブマトリクスアレ
ー基板５１Ａは、そのほぼ中央にパッシブマトリクスア
レー５４Ａを形成するとともに、そのパッシブマトリク
スアレー５４Ａの周囲に、ワードライン駆動回路マイク
ロチップ５２を収容する複数の凹部（図示せず）と、ビ
ットライン駆動回路マイクロチップ５３を収容する凹部
（図示せず）を設けておく。
【００４４】次に、パッシブマトリクスアレー基板５１
Ａの各凹部に、複数のワードライン駆動回路マイクロチ
ップ５２と複数のビットライン駆動回路マイクロチップ
５３とを収容する。その後、複数のワードライン駆動回
路マイクロチップ５２及び複数のビットライン駆動回路
マイクロチップ５３は、パッシブマトリクスアレー５４
Ａと電気的に接続するなどの所定の処理を行い、パッシ
ブマトリクスアレー基板５１Ａ上に集積化する。
Ａの各凹部に、複数のワードライン駆動回路マイクロチ
ップ５２と複数のビットライン駆動回路マイクロチップ
５３とを収容する。その後、複数のワードライン駆動回
路マイクロチップ５２及び複数のビットライン駆動回路
マイクロチップ５３は、パッシブマトリクスアレー５４
Ａと電気的に接続するなどの所定の処理を行い、パッシ
ブマトリクスアレー基板５１Ａ上に集積化する。
【００４５】以上説明したように、第４実施形態によれ
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第４実施形
態によれば、ワードライン駆動回路マイクロチップ５２
等を複数備えるようにしたので、大規模な強誘電体メモ
リが実現できる。
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第４実施形
態によれば、ワードライン駆動回路マイクロチップ５２
等を複数備えるようにしたので、大規模な強誘電体メモ
リが実現できる。
【００４６】次に、本発明の強誘電体メモリの第５実施
形態について、図１０及び図１１を参照して説明する。
この第５実施形態に係る強誘電体メモリは、図１０及び
図１１に示すように、実装基板６１上に、パッシブマト
リクスアレー・マイクロチップ６２、ワードライン駆動
回路マイクロチップ６３、ビットライン駆動回路マイク
ロチップ６４を集積化したものである。
形態について、図１０及び図１１を参照して説明する。
この第５実施形態に係る強誘電体メモリは、図１０及び
図１１に示すように、実装基板６１上に、パッシブマト
リクスアレー・マイクロチップ６２、ワードライン駆動
回路マイクロチップ６３、ビットライン駆動回路マイク
ロチップ６４を集積化したものである。
【００４７】パッシブマトリクスアレー・マイクロチッ
プ６２は、パッシブマトリクスアレーをマイクロチップ
化したものである。ワードライン駆動回路マイクロチッ
プ６３とビットライン駆動回路マイクロチップ６４と
は、上記のパッシブマトリクスアレーの各メモリセルの
読み書きを行うための周辺回路としてのワードライン駆
動回路とビットライン駆動回路とを、マイクロチップ化
したものである。
プ６２は、パッシブマトリクスアレーをマイクロチップ
化したものである。ワードライン駆動回路マイクロチッ
プ６３とビットライン駆動回路マイクロチップ６４と
は、上記のパッシブマトリクスアレーの各メモリセルの
読み書きを行うための周辺回路としてのワードライン駆
動回路とビットライン駆動回路とを、マイクロチップ化
したものである。
【００４８】実装基板６１は、そのほぼ中央にパッシブ
マトリクスアレー・マイクロチップ６２を収容する凹部
６５と、その凹部６５の周囲にワードライン駆動回路マ
イクロチップ６３を収容する凹部６６及びビットライン
駆動回路マイクロチップ６４を収容する凹部（図示せ
ず）とが形成されている。各マイクロチップ６２〜６３
は、その各凹部に収容されて実装基板６１上に集積化さ
れている。
マトリクスアレー・マイクロチップ６２を収容する凹部
６５と、その凹部６５の周囲にワードライン駆動回路マ
イクロチップ６３を収容する凹部６６及びビットライン
駆動回路マイクロチップ６４を収容する凹部（図示せ
ず）とが形成されている。各マイクロチップ６２〜６３
は、その各凹部に収容されて実装基板６１上に集積化さ
れている。
【００４９】次に、このような構成の第５実施形態に係
る強誘電体メモリの製造方法の一例について説明する。
まず、パッシブマトリクスアレー・マイクロチップ６２
と、ワードライン駆動回路マイクロチップ６３と、ビッ
トライン駆動回路マイクロチップ６４とをそれぞれ作成
しておく。一方、実装基板６１は、その中央にパッシブ
マトリクスアレー・マイクロチップ６２を収容する凹部
６５と、その凹部６５の周囲にワードライン駆動回路マ
イクロチップ６３を収容する凹部６６と、ビットライン
駆動回路マイクロチップ６４を収容する凹部（図示せ
ず）とを作成しておく。
る強誘電体メモリの製造方法の一例について説明する。
まず、パッシブマトリクスアレー・マイクロチップ６２
と、ワードライン駆動回路マイクロチップ６３と、ビッ
トライン駆動回路マイクロチップ６４とをそれぞれ作成
しておく。一方、実装基板６１は、その中央にパッシブ
マトリクスアレー・マイクロチップ６２を収容する凹部
６５と、その凹部６５の周囲にワードライン駆動回路マ
イクロチップ６３を収容する凹部６６と、ビットライン
駆動回路マイクロチップ６４を収容する凹部（図示せ
ず）とを作成しておく。
【００５０】次に、その実装基板６１の各凹部に、パッ
シブマトリクスアレー・マイクロチップ６２、ワードラ
イン駆動回路マイクロチップ６３、およびビットライン
駆動回路マイクロチップ６４を収容する。その後、ワー
ドライン駆動回路マイクロチップ６３及びビットライン
駆動回路マイクロチップ６４と、パッシブマトリクスア
レー・マイクロチップ６２と電気的に接続するなど所定
の処理を行い、これらを実装基板６１上に集積化する。
シブマトリクスアレー・マイクロチップ６２、ワードラ
イン駆動回路マイクロチップ６３、およびビットライン
駆動回路マイクロチップ６４を収容する。その後、ワー
ドライン駆動回路マイクロチップ６３及びビットライン
駆動回路マイクロチップ６４と、パッシブマトリクスア
レー・マイクロチップ６２と電気的に接続するなど所定
の処理を行い、これらを実装基板６１上に集積化する。
【００５１】以上説明したように、第５実施形態によれ
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。次に、本発明の強誘電
体メモリの第６実施形態について、図１２を参照して説
明する。 この第６実施形態に係る強誘電体メモリは、
図１０に示す第５実施形態の大規模化を図るようにした
ものであり、図１２に示すように、図１０に示す実装基
板６１を大型な実装基板６１Ａに代え、この実装基板６
１Ａ上のほぼ中央に複数（この例では９個）のパッシブ
マトリクスアレー・マイクロチップ６２を集積化すると
ともに、そのパッシブマトリクスアレー・マイクロチッ
プ６２の周囲の実装基板６１Ａ上に、複数のワードライ
ン駆動回路マイクロチップ６３Ａと複数のビットライン
駆動回路マイクロチップ６４Ａとを集積化したものであ
る。
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。次に、本発明の強誘電
体メモリの第６実施形態について、図１２を参照して説
明する。 この第６実施形態に係る強誘電体メモリは、
図１０に示す第５実施形態の大規模化を図るようにした
ものであり、図１２に示すように、図１０に示す実装基
板６１を大型な実装基板６１Ａに代え、この実装基板６
１Ａ上のほぼ中央に複数（この例では９個）のパッシブ
マトリクスアレー・マイクロチップ６２を集積化すると
ともに、そのパッシブマトリクスアレー・マイクロチッ
プ６２の周囲の実装基板６１Ａ上に、複数のワードライ
ン駆動回路マイクロチップ６３Ａと複数のビットライン
駆動回路マイクロチップ６４Ａとを集積化したものであ
る。
【００５２】次に、このような構成の第６実施形態に係
る強誘電体メモリの製造方法の一例について説明する。
まず、パッシブマトリクスアレー・マイクロチップ６
２、ワードライン駆動回路マイクロチップ６３Ａ、およ
びビットライン駆動回路マイクロチップ６４Ａをそれぞ
れ複数個ずつ作成しておく。一方、実装基板６１Ａは、
パッシブマトリクスアレー・マイクロチップ６２、ワー
ドライン駆動回路マイクロチップ６３、およびビットラ
イン駆動回路マイクロチップ６４をそれぞれ収容する凹
部（図示せず）を形成しておく。
る強誘電体メモリの製造方法の一例について説明する。
まず、パッシブマトリクスアレー・マイクロチップ６
２、ワードライン駆動回路マイクロチップ６３Ａ、およ
びビットライン駆動回路マイクロチップ６４Ａをそれぞ
れ複数個ずつ作成しておく。一方、実装基板６１Ａは、
パッシブマトリクスアレー・マイクロチップ６２、ワー
ドライン駆動回路マイクロチップ６３、およびビットラ
イン駆動回路マイクロチップ６４をそれぞれ収容する凹
部（図示せず）を形成しておく。
【００５３】次に、その実装基板６１Ａの各凹部に、複
数のパッシブマトリクスアレー・マイクロチップ６２、
複数のワードライン駆動回路マイクロチップ６３、およ
び複数のビットライン駆動回路マイクロチップ６４をそ
れぞれ収容する。その後、複数のワードライン駆動回路
マイクロチップ６３及び複数のビットライン駆動回路マ
イクロチップ６４と、複数のパッシブマトリクスアレー
・マイクロチップ６２と電気的に接続するなど所定の処
理を行い、これらを実装基板６１Ａ上に集積化する。
数のパッシブマトリクスアレー・マイクロチップ６２、
複数のワードライン駆動回路マイクロチップ６３、およ
び複数のビットライン駆動回路マイクロチップ６４をそ
れぞれ収容する。その後、複数のワードライン駆動回路
マイクロチップ６３及び複数のビットライン駆動回路マ
イクロチップ６４と、複数のパッシブマトリクスアレー
・マイクロチップ６２と電気的に接続するなど所定の処
理を行い、これらを実装基板６１Ａ上に集積化する。
【００５４】以上説明したように、第６実施形態によれ
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第６実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ６２やワードライン駆動回路マイクロチップ６３Ａを
それぞれ複数備えるようにしたので、大規模な強誘電体
メモリが実現できる。
ば、パッシブマトリクスアレーとその周辺回路とを独立
して製造できるので、パッシブマトリクスアレーを製造
する際にその悪影響が周辺回路に及ばなくなり、製造プ
ロセスでの制約を小さくできる。また、この第６実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ６２やワードライン駆動回路マイクロチップ６３Ａを
それぞれ複数備えるようにしたので、大規模な強誘電体
メモリが実現できる。
【００５５】図１３は、第６実施形態の変形例であり、
この変形例は図１２の実装基板６１Ａ上に、制御回路を
マイクロチップ化した制御回路マイクロチップ６７の集
積化を追加するようにしたものである。この変形例のそ
の他の部分の構成は図１２と同様であるので、同一の構
成要素には同一符号を付してその説明は省略する。次
に、本発明の強誘電体メモリの第７実施形態について、
図１４及び図１５を参照して説明する。
この変形例は図１２の実装基板６１Ａ上に、制御回路を
マイクロチップ化した制御回路マイクロチップ６７の集
積化を追加するようにしたものである。この変形例のそ
の他の部分の構成は図１２と同様であるので、同一の構
成要素には同一符号を付してその説明は省略する。次
に、本発明の強誘電体メモリの第７実施形態について、
図１４及び図１５を参照して説明する。
【００５６】この第７実施形態に係る強誘電体メモリ
は、図１０に示す第５実施形態のパッシブマトリクスア
レー・マイクロチップ６２、ワードライン駆動回路マイ
クロチップ６３、ビットライン駆動回路マイクロチップ
６４を、図１４に示すように、それぞれ形状が異なるパ
ッシブマトリクスアレー・マイクロチップ６２Ａ、ワー
ドライン駆動回路マイクロチップ６３Ａ、ビットライン
駆動回路マイクロチップ６４Ａに代え、これらの各マイ
クロチップを実装基板６１上に集積化するようにしたも
のである。
は、図１０に示す第５実施形態のパッシブマトリクスア
レー・マイクロチップ６２、ワードライン駆動回路マイ
クロチップ６３、ビットライン駆動回路マイクロチップ
６４を、図１４に示すように、それぞれ形状が異なるパ
ッシブマトリクスアレー・マイクロチップ６２Ａ、ワー
ドライン駆動回路マイクロチップ６３Ａ、ビットライン
駆動回路マイクロチップ６４Ａに代え、これらの各マイ
クロチップを実装基板６１上に集積化するようにしたも
のである。
【００５７】実装基板６１は、ほぼ中央にパッシブマト
リクスアレー・マイクロチップ６２Ａを収容する凹部６
５Ａに形成され、その凹部６５Ａの周囲に、ワードライ
ン駆動回路マイクロチップ６３Ａを終了する凹部６６Ａ
とビットライン駆動回路マイクロチップ６４Ａを収容す
る凹部（図示せず）とが形成されている。各マイクロチ
ップ６２Ａ〜６３Ａは、その各凹部に収容されて実装基
板６１上に集積化されている。
リクスアレー・マイクロチップ６２Ａを収容する凹部６
５Ａに形成され、その凹部６５Ａの周囲に、ワードライ
ン駆動回路マイクロチップ６３Ａを終了する凹部６６Ａ
とビットライン駆動回路マイクロチップ６４Ａを収容す
る凹部（図示せず）とが形成されている。各マイクロチ
ップ６２Ａ〜６３Ａは、その各凹部に収容されて実装基
板６１上に集積化されている。
【００５８】ここで、実装基板６１は、光硬化樹脂によ
る金型転写により作成するようにするのが、実装基板６
１を安価にできる点で好ましい。次に、このような構成
の第７実施形態に係る強誘電体メモリの製造方法の一例
について説明する。まず、パッシブマトリクスアレー・
マイクロチップ６２Ａと、ワードライン駆動回路マイク
ロチップ６３Ａと、ビットライン駆動回路マイクロチッ
プ６４Ａとを、それぞれ形状が異なるように作成してお
く。一方、実装基板６１は、各マイクロチップ６２Ａ〜
６４Ａを収容する凹部６５Ａ、６６Ａを作成しておく。
る金型転写により作成するようにするのが、実装基板６
１を安価にできる点で好ましい。次に、このような構成
の第７実施形態に係る強誘電体メモリの製造方法の一例
について説明する。まず、パッシブマトリクスアレー・
マイクロチップ６２Ａと、ワードライン駆動回路マイク
ロチップ６３Ａと、ビットライン駆動回路マイクロチッ
プ６４Ａとを、それぞれ形状が異なるように作成してお
く。一方、実装基板６１は、各マイクロチップ６２Ａ〜
６４Ａを収容する凹部６５Ａ、６６Ａを作成しておく。
【００５９】次に、その実装基板６１の各凹部に、対応
するマイクロチップ６２Ａ〜６４Ａを収容（配列）す
る。この実装基板６１の各凹部に、対応するマイクロチ
ップ６２Ａ〜６４Ａを配列するには、マイクロチップ６
２Ａ〜６４Ａを含む流体を実装基板６１の表面に供給
し、これにより複数のマイクロチップ６２Ａ〜６４Ａを
実装基板６１の対応する凹部に配列するのが好ましい。
するマイクロチップ６２Ａ〜６４Ａを収容（配列）す
る。この実装基板６１の各凹部に、対応するマイクロチ
ップ６２Ａ〜６４Ａを配列するには、マイクロチップ６
２Ａ〜６４Ａを含む流体を実装基板６１の表面に供給
し、これにより複数のマイクロチップ６２Ａ〜６４Ａを
実装基板６１の対応する凹部に配列するのが好ましい。
【００６０】その後、マイクロチップ６２Ａ〜６４Ａ上
に封止用絶縁膜６８を形成した後、パッシブマトリクス
アレー・マイクロチップ６２Ａとワードライン駆動回路
マイクロチップ６３Ａ等を配線６９により電気的に接続
するなど所定の処理をし、マイクロチップ６２Ａ〜６４
Ａを実装基板６１上に集積化する。以上説明したよう
に、第７実施形態によれば、パッシブマトリクスアレー
とその周辺回路とを独立して製造できるので、パッシブ
マトリクスアレーを製造する際にその悪影響が周辺回路
に及ばなくなり、製造プロセスでの制約を小さくでき
る。
に封止用絶縁膜６８を形成した後、パッシブマトリクス
アレー・マイクロチップ６２Ａとワードライン駆動回路
マイクロチップ６３Ａ等を配線６９により電気的に接続
するなど所定の処理をし、マイクロチップ６２Ａ〜６４
Ａを実装基板６１上に集積化する。以上説明したよう
に、第７実施形態によれば、パッシブマトリクスアレー
とその周辺回路とを独立して製造できるので、パッシブ
マトリクスアレーを製造する際にその悪影響が周辺回路
に及ばなくなり、製造プロセスでの制約を小さくでき
る。
【００６１】また、第７実施形態によれば、パッシブマ
トリクスアレーと周辺回路とを形状の異なるマイクロチ
ップ６２Ａ〜６４Ａで形成し、その各マイクロチップ６
２Ａ〜６４Ａを実装基板６１の対応する各凹部に収容す
るようにした。このため、マイクロチップ６２Ａ〜６４
Ａを含む流体を実装基板６１の表面に供給することによ
り、マイクロチップ６２Ａ〜６４Ａを実装基板６１上に
同時にマウントすることができる。
トリクスアレーと周辺回路とを形状の異なるマイクロチ
ップ６２Ａ〜６４Ａで形成し、その各マイクロチップ６
２Ａ〜６４Ａを実装基板６１の対応する各凹部に収容す
るようにした。このため、マイクロチップ６２Ａ〜６４
Ａを含む流体を実装基板６１の表面に供給することによ
り、マイクロチップ６２Ａ〜６４Ａを実装基板６１上に
同時にマウントすることができる。
【００６２】さらに、第７実施形態において、実装基板
６１を光硬化樹脂による金型転写により作成するように
すれば、実装基板６１が安価となる。次に、本発明の強
誘電体メモリの第８実施形態について、図１６を参照し
て説明する。 この第８実施形態に係る強誘電体メモリ
は、図１４に示す第７実施形態のパッシブマトリクスア
レー・マイクロチップ６２Ａ、ワードライン駆動回路マ
イクロチップ６３Ａ、ビットライン駆動回路マイクロチ
ップ６４Ａを１組とする強誘電体メモリ７０を２組備
え、図１６に示すように、そのうちの１組の強誘電体メ
モリ７０の各マイクロチップ６２Ａ〜６４Ａを実装基板
６１の表面側に集積化するとともに、他の１組の強誘電
体メモリ７０の各マイクロチップ６２Ａ〜６４Ａを実装
基板６１の裏面側に集積化するようにしたものである。
６１を光硬化樹脂による金型転写により作成するように
すれば、実装基板６１が安価となる。次に、本発明の強
誘電体メモリの第８実施形態について、図１６を参照し
て説明する。 この第８実施形態に係る強誘電体メモリ
は、図１４に示す第７実施形態のパッシブマトリクスア
レー・マイクロチップ６２Ａ、ワードライン駆動回路マ
イクロチップ６３Ａ、ビットライン駆動回路マイクロチ
ップ６４Ａを１組とする強誘電体メモリ７０を２組備
え、図１６に示すように、そのうちの１組の強誘電体メ
モリ７０の各マイクロチップ６２Ａ〜６４Ａを実装基板
６１の表面側に集積化するとともに、他の１組の強誘電
体メモリ７０の各マイクロチップ６２Ａ〜６４Ａを実装
基板６１の裏面側に集積化するようにしたものである。
【００６３】なお、この第８実施形態の製造方法は、第
７実施形態の製造方法が適用可能であるので、その説明
は省略する。以上説明したように、第８実施形態によれ
ば、パッシブマトリクスアレー等をそれぞれマイクロチ
ップで形成するとともに、その各マイクロチップを実装
基板６１の表裏に配置するようにしたので、製造プロセ
スでの制約を小さくできることに加えて、大容量、大規
模な強誘電体メモリを実現できる。
７実施形態の製造方法が適用可能であるので、その説明
は省略する。以上説明したように、第８実施形態によれ
ば、パッシブマトリクスアレー等をそれぞれマイクロチ
ップで形成するとともに、その各マイクロチップを実装
基板６１の表裏に配置するようにしたので、製造プロセ
スでの制約を小さくできることに加えて、大容量、大規
模な強誘電体メモリを実現できる。
【００６４】次に、本発明の強誘電体メモリの第９実施
形態について、図１７を参照して説明する。 この第９
実施形態に係る強誘電体メモリは、図１７に示すよう
に、実装基板７１上に、強誘電体メモリを形成する複数
のマイクロチップと、その強誘電体メモリと同一機能を
有するＳＲＡＭを形成するＳＲＡＭマイクロチップ７６
とを集積化したものである。強誘電体メモリを形成する
複数のマイクロチップは、図１７に示すように、パッシ
ブマトリクスアレー・マイクロチップ７２、ワードライ
ン駆動回路マイクロチップ７３、ビットライン駆動回路
マイクロチップ７４、および制御回路マイクロチップ７
５である。
形態について、図１７を参照して説明する。 この第９
実施形態に係る強誘電体メモリは、図１７に示すよう
に、実装基板７１上に、強誘電体メモリを形成する複数
のマイクロチップと、その強誘電体メモリと同一機能を
有するＳＲＡＭを形成するＳＲＡＭマイクロチップ７６
とを集積化したものである。強誘電体メモリを形成する
複数のマイクロチップは、図１７に示すように、パッシ
ブマトリクスアレー・マイクロチップ７２、ワードライ
ン駆動回路マイクロチップ７３、ビットライン駆動回路
マイクロチップ７４、および制御回路マイクロチップ７
５である。
【００６５】パッシブマトリクスアレー・マイクロチッ
プ７２、ワードライン駆動回路マイクロチップ７３、ビ
ットライン駆動回路マイクロチップ７４は、図１０に示
すパッシブマトリクスアレー・マイクロチップ６２、ワ
ードライン駆動回路マイクロチップ６３、ビットライン
駆動回路マイクロチップ６４に相当するものである。制
御回路マイクロチップ７５は、制御回路をマイクロチッ
プ化したものである。また、ＳＲＡＭマイクロチップ７
６は、ＳＲＡＭをマイクロチップ化したものである。
プ７２、ワードライン駆動回路マイクロチップ７３、ビ
ットライン駆動回路マイクロチップ７４は、図１０に示
すパッシブマトリクスアレー・マイクロチップ６２、ワ
ードライン駆動回路マイクロチップ６３、ビットライン
駆動回路マイクロチップ６４に相当するものである。制
御回路マイクロチップ７５は、制御回路をマイクロチッ
プ化したものである。また、ＳＲＡＭマイクロチップ７
６は、ＳＲＡＭをマイクロチップ化したものである。
【００６６】なお、上記の例では、実装基板７１上に、
強誘電体メモリを形成する複数のマイクロチップと、そ
の強誘電体メモリと同一機能を有するＳＲＡＭを形成す
るＳＲＡＭマイクロチップ７６とを集積化するようにし
た。しかし、ＳＲＡＭマイクロチップ７６を、強誘電体
メモリと異なる機能を有する所定の関連回路をマイクロ
チップにしたものに代えるようにしても良い。また、別
々の機能を有する回路、例えばパッシブマトリクスアレ
ーとビットライン駆動回路を同一マイクロチップ内に集
積化する構成として、本実施例を適用してもよい。
強誘電体メモリを形成する複数のマイクロチップと、そ
の強誘電体メモリと同一機能を有するＳＲＡＭを形成す
るＳＲＡＭマイクロチップ７６とを集積化するようにし
た。しかし、ＳＲＡＭマイクロチップ７６を、強誘電体
メモリと異なる機能を有する所定の関連回路をマイクロ
チップにしたものに代えるようにしても良い。また、別
々の機能を有する回路、例えばパッシブマトリクスアレ
ーとビットライン駆動回路を同一マイクロチップ内に集
積化する構成として、本実施例を適用してもよい。
【００６７】次に、このような構成からなる第９実施形
態に係る強誘電体メモリの製造方法の一例について説明
する。まず、上述のマイクロチップ７２〜７６をそれぞ
れ作成しておく。一方、実装基板７１には、そのマイク
ロチップ７２〜７６を収容する凹部（図示せず）設けて
おく。次に、その実装基板７１の対応する各凹部に、マ
イクロチップ７２〜７６を収容する。その後、マイクロ
チップ７２〜７６の間で所定の電気的な接続をするなど
の所定の処理を行い、これらを実装基板７１上に集積化
する。
態に係る強誘電体メモリの製造方法の一例について説明
する。まず、上述のマイクロチップ７２〜７６をそれぞ
れ作成しておく。一方、実装基板７１には、そのマイク
ロチップ７２〜７６を収容する凹部（図示せず）設けて
おく。次に、その実装基板７１の対応する各凹部に、マ
イクロチップ７２〜７６を収容する。その後、マイクロ
チップ７２〜７６の間で所定の電気的な接続をするなど
の所定の処理を行い、これらを実装基板７１上に集積化
する。
【００６８】以上説明したように、第９実施形態によれ
ば、パッシブマトリクスアレーとその周辺回路やＳＲＡ
Ｍとを独立して製造できるので、パッシブマトリクスア
レーを製造する際にその悪影響が周辺回路に及ばなくな
り、製造プロセスでの制約を小さくできる。また、第９
実施形態によれば、強誘電体メモリと同一機能または異
なる機能を有する所定の関連回路を備えるようにしたの
で、付加価値のある強誘電体メモリを実現できる。
ば、パッシブマトリクスアレーとその周辺回路やＳＲＡ
Ｍとを独立して製造できるので、パッシブマトリクスア
レーを製造する際にその悪影響が周辺回路に及ばなくな
り、製造プロセスでの制約を小さくできる。また、第９
実施形態によれば、強誘電体メモリと同一機能または異
なる機能を有する所定の関連回路を備えるようにしたの
で、付加価値のある強誘電体メモリを実現できる。
【００６９】次に、本発明の強誘電体メモリの第１０実
施形態について、図１８を参照して説明する。この第１
０実施形態に係る強誘電体メモリは、図１８に示すよう
に、パッシブマトリクスアレー８２、ワードライン駆動
回路８３、及びビットライン駆動回路８４を、マイクロ
チップ８１で一体に集積化するようにしたものである。
ワードライン駆動回路８３とビットライン駆動回路８４
とは、パッシブマトリクスアレー８２のメモリセルに対
するデータの読み書きを行う周辺回路である。
施形態について、図１８を参照して説明する。この第１
０実施形態に係る強誘電体メモリは、図１８に示すよう
に、パッシブマトリクスアレー８２、ワードライン駆動
回路８３、及びビットライン駆動回路８４を、マイクロ
チップ８１で一体に集積化するようにしたものである。
ワードライン駆動回路８３とビットライン駆動回路８４
とは、パッシブマトリクスアレー８２のメモリセルに対
するデータの読み書きを行う周辺回路である。
【００７０】以上説明したように、第１０実施形態によ
れば、パッシブマトリクスアレーと周辺回路とを、マイ
クロチップ８１で一体に集積化するようにしたので、パ
ッシブマトリクスアレーと周辺回路との間の配線に段差
がなくなり、そのために配線が短くなって高速書き込み
・読み出し可能な強誘電体メモリを実現できる。次に、
本発明の強誘電体メモリの第１１実施形態について、図
１９を参照して説明する。
れば、パッシブマトリクスアレーと周辺回路とを、マイ
クロチップ８１で一体に集積化するようにしたので、パ
ッシブマトリクスアレーと周辺回路との間の配線に段差
がなくなり、そのために配線が短くなって高速書き込み
・読み出し可能な強誘電体メモリを実現できる。次に、
本発明の強誘電体メモリの第１１実施形態について、図
１９を参照して説明する。
【００７１】この第１１実施形態に係る強誘電体メモリ
は、図１８に示す第１０実施形態のマイクロチップ８１
を複数（この場合には４個）備え、この複数のマイクロ
チップ８１と制御回路マイクロチップ８６とを、実装基
板８７上に集積化したものである。制御回路マイクロチ
ップ８６は、マイクロチップ８１内のパッシブマトリク
スアレーのメモリセル等を制御する制御回路をマイクロ
チップ化したものである。実装基板８７には、複数のマ
イクロチップ８１と制御回路マイクロチップ８６を収容
する凹部（図示せず）が形成され、この各凹部に複数の
マイクロチップ８１と制御回路マイクロチップ８６が収
容されて、各マイクロチップが実装基板８７上に集積化
されている。
は、図１８に示す第１０実施形態のマイクロチップ８１
を複数（この場合には４個）備え、この複数のマイクロ
チップ８１と制御回路マイクロチップ８６とを、実装基
板８７上に集積化したものである。制御回路マイクロチ
ップ８６は、マイクロチップ８１内のパッシブマトリク
スアレーのメモリセル等を制御する制御回路をマイクロ
チップ化したものである。実装基板８７には、複数のマ
イクロチップ８１と制御回路マイクロチップ８６を収容
する凹部（図示せず）が形成され、この各凹部に複数の
マイクロチップ８１と制御回路マイクロチップ８６が収
容されて、各マイクロチップが実装基板８７上に集積化
されている。
【００７２】次に、このような構成の第１１実施形態に
係る強誘電体メモリの製造方法の一例について説明す
る。まず、複数のマイクロチップ８１と制御回路マイク
ロチップ８６をそれぞれ作成しておく。一方、実装基板
８７には、そのマイクロチップ８１、８６を収容する凹
部（図示せず）を作成しておく。次に、その実装基板８
７の対応する各凹部に、マイクロチップ８１、８６を収
容する。その後、マイクロチップ８１、８６の間で所定
の電気的な接続をするなどの所定の処理をし、これらを
実装基板８７上に集積化する。
係る強誘電体メモリの製造方法の一例について説明す
る。まず、複数のマイクロチップ８１と制御回路マイク
ロチップ８６をそれぞれ作成しておく。一方、実装基板
８７には、そのマイクロチップ８１、８６を収容する凹
部（図示せず）を作成しておく。次に、その実装基板８
７の対応する各凹部に、マイクロチップ８１、８６を収
容する。その後、マイクロチップ８１、８６の間で所定
の電気的な接続をするなどの所定の処理をし、これらを
実装基板８７上に集積化する。
【００７３】以上説明したように、第１１実施形態によ
れば、複数のマイクロチップ８１を実装基板８７上に集
積化するようにしたので、高速動作可能で大規模、大容
量の強誘電体メモリを実現できる。次に、本発明の強誘
電体メモリの第１２実施形態について、図２０及び図２
１を参照して説明する。
れば、複数のマイクロチップ８１を実装基板８７上に集
積化するようにしたので、高速動作可能で大規模、大容
量の強誘電体メモリを実現できる。次に、本発明の強誘
電体メモリの第１２実施形態について、図２０及び図２
１を参照して説明する。
【００７４】この第１２実施形態に係る強誘電体メモリ
は、図２０及び図２１に示すように、パッシブマトリク
スアレー・マイクロチップ９１を、周辺回路マイクロチ
ップ９２に集積化したものである。パッシブマトリクス
アレー・マイクロチップ９１は、パッシブマトリクスア
レーを、マイクロチップ化したものである。周辺回路マ
イクロチップ９２は、そのほぼ中央に設けた凹部９５に
パッシブマトリクスアレー・マイクロチップ９１が収容
されて集積化されるとともに、そのパッシブマトリクス
アレー・マイクロチップ９１の周囲に、ワードライン駆
動回路９３とビットライン駆動回路（センスアンプを含
む）９４が形成されている。
は、図２０及び図２１に示すように、パッシブマトリク
スアレー・マイクロチップ９１を、周辺回路マイクロチ
ップ９２に集積化したものである。パッシブマトリクス
アレー・マイクロチップ９１は、パッシブマトリクスア
レーを、マイクロチップ化したものである。周辺回路マ
イクロチップ９２は、そのほぼ中央に設けた凹部９５に
パッシブマトリクスアレー・マイクロチップ９１が収容
されて集積化されるとともに、そのパッシブマトリクス
アレー・マイクロチップ９１の周囲に、ワードライン駆
動回路９３とビットライン駆動回路（センスアンプを含
む）９４が形成されている。
【００７５】次に、このような構成の第１２実施形態に
係る強誘電体メモリの製造方法の一例について説明す
る。まず、パッシブマトリクスアレーをパッシブマトリ
クスアレー・マイクロチップ９１により作成しておく。
一方、周辺回路マイクロチップ９２は、そのほぼ中央に
パッシブマトリクスアレー・マイクロチップ９１を収容
すべき凹部９５を作成しておくとともに、その凹部９５
の周囲に、ワードライン駆動回路９３、ビットライン駆
動回路９４を作成しておく。次に、周辺回路マイクロチ
ップ９２の凹部９５にパッシブマトリクスアレー・マイ
クロチップ９１を収容する。その後、パッシブマトリク
スアレー・マイクロチップ９１は、ワードライン駆動回
路９３等と電気的に接続するなど所定の処理を行い、周
辺回路マイクロチップ９２上に集積化する。
係る強誘電体メモリの製造方法の一例について説明す
る。まず、パッシブマトリクスアレーをパッシブマトリ
クスアレー・マイクロチップ９１により作成しておく。
一方、周辺回路マイクロチップ９２は、そのほぼ中央に
パッシブマトリクスアレー・マイクロチップ９１を収容
すべき凹部９５を作成しておくとともに、その凹部９５
の周囲に、ワードライン駆動回路９３、ビットライン駆
動回路９４を作成しておく。次に、周辺回路マイクロチ
ップ９２の凹部９５にパッシブマトリクスアレー・マイ
クロチップ９１を収容する。その後、パッシブマトリク
スアレー・マイクロチップ９１は、ワードライン駆動回
路９３等と電気的に接続するなど所定の処理を行い、周
辺回路マイクロチップ９２上に集積化する。
【００７６】以上説明したように、第１２実施形態によ
れば、パッシブマトリクスアレーとその周辺回路とを独
立して製造できるので、パッシブマトリクスアレーを製
造する際にその悪影響が周辺回路に及ばなくなり、製造
プロセスでの制約を小さくできる。また、第１２実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ９１を、周辺回路マイクロチップ９２の一部に収容し
て集積化したので、小型化が実現できる。また、このパ
ッシブマトリクスアレー・マイクロチップ９１を周辺回
路マイクロチップ９２の一部に収容したものを複数個実
装基板上に集積し、大容量強誘電体メモリを形成するこ
とも可能である。
れば、パッシブマトリクスアレーとその周辺回路とを独
立して製造できるので、パッシブマトリクスアレーを製
造する際にその悪影響が周辺回路に及ばなくなり、製造
プロセスでの制約を小さくできる。また、第１２実施形
態によれば、パッシブマトリクスアレー・マイクロチッ
プ９１を、周辺回路マイクロチップ９２の一部に収容し
て集積化したので、小型化が実現できる。また、このパ
ッシブマトリクスアレー・マイクロチップ９１を周辺回
路マイクロチップ９２の一部に収容したものを複数個実
装基板上に集積し、大容量強誘電体メモリを形成するこ
とも可能である。
【００７７】次に、本発明の強誘電体メモリの第１３実
施形態について、図２２を参照して説明する。この第１
３実施形態に係る強誘電体メモリは、図２２に示すよう
に、複数（この例では２個）のパッシブマトリクスアレ
ー・マイクロチップ１０１、１０２を、実装基板１０３
内に積み重ねて集積化するようにしたものである。
施形態について、図２２を参照して説明する。この第１
３実施形態に係る強誘電体メモリは、図２２に示すよう
に、複数（この例では２個）のパッシブマトリクスアレ
ー・マイクロチップ１０１、１０２を、実装基板１０３
内に積み重ねて集積化するようにしたものである。
【００７８】実装基板１０３にはテーパを有する凹部１
０４が形成され、その凹部１０４の底部にパッシブマト
リクスアレー・マイクロチップ１０１が収容されてい
る。パッシブマトリクスアレー・マイクロチップ１０１
の上には取り出し配線１０５が設けられ、その取り出し
配線１０５の上にパッシブマトリクスアレー・マイクロ
チップ１０２が設けられている。パッシブマトリクスア
レー・マイクロチップ１０２の上には封止用絶縁膜１０
６が設けられ、その封止用絶縁膜１０６の上にパッシブ
マトリクスアレー・マイクロチップ１０２と接続する取
り出し配線１０７が設けられている。
０４が形成され、その凹部１０４の底部にパッシブマト
リクスアレー・マイクロチップ１０１が収容されてい
る。パッシブマトリクスアレー・マイクロチップ１０１
の上には取り出し配線１０５が設けられ、その取り出し
配線１０５の上にパッシブマトリクスアレー・マイクロ
チップ１０２が設けられている。パッシブマトリクスア
レー・マイクロチップ１０２の上には封止用絶縁膜１０
６が設けられ、その封止用絶縁膜１０６の上にパッシブ
マトリクスアレー・マイクロチップ１０２と接続する取
り出し配線１０７が設けられている。
【００７９】なお、取り出し配線１０５、１０７は、パ
ッシブマトリクスアレー・マイクロチップ１０１、１０
２の所定の周辺回路（図示せず）に接続されるようにな
っている。次に、このような構成の第１３実施形態に係
る強誘電体メモリの製造方法の一例について説明するま
ず、複数のパッシブマトリクスアレー・マイクロチップ
１０１、１０２を作成しておく。次に、実装基板１０３
に凹部１０４を形成したのち、その凹部１０４内にパッ
シブマトリクスアレー・マイクロチップ１０１を収容す
る。その後、パッシブマトリクスアレー・マイクロチッ
プ１０１の上に取り出し配線１０５を形成し、その取り
出し配線１０５の上にパッシブマトリクスアレー・マイ
クロチップ１０２を配置する。さらに、パッシブマトリ
クスアレー・マイクロチップ１０２の上に封止用絶縁膜
１０６を形成したのち、パッシブマトリクスアレー・マ
イクロチップ１０２を取り出し配線１０７と接続する。
ッシブマトリクスアレー・マイクロチップ１０１、１０
２の所定の周辺回路（図示せず）に接続されるようにな
っている。次に、このような構成の第１３実施形態に係
る強誘電体メモリの製造方法の一例について説明するま
ず、複数のパッシブマトリクスアレー・マイクロチップ
１０１、１０２を作成しておく。次に、実装基板１０３
に凹部１０４を形成したのち、その凹部１０４内にパッ
シブマトリクスアレー・マイクロチップ１０１を収容す
る。その後、パッシブマトリクスアレー・マイクロチッ
プ１０１の上に取り出し配線１０５を形成し、その取り
出し配線１０５の上にパッシブマトリクスアレー・マイ
クロチップ１０２を配置する。さらに、パッシブマトリ
クスアレー・マイクロチップ１０２の上に封止用絶縁膜
１０６を形成したのち、パッシブマトリクスアレー・マ
イクロチップ１０２を取り出し配線１０７と接続する。
【００８０】以上説明したように、第１３実施形態によ
れば、パッシブマトリクスアレー・マイクロチップ１０
１、１０２を、実装基板１０３内に積み重ねて集積化す
るようにしたので、高集積化が実現できる。次に、本発
明の強誘電体メモリの第１４実施形態について、図２３
を参照して説明する。
れば、パッシブマトリクスアレー・マイクロチップ１０
１、１０２を、実装基板１０３内に積み重ねて集積化す
るようにしたので、高集積化が実現できる。次に、本発
明の強誘電体メモリの第１４実施形態について、図２３
を参照して説明する。
【００８１】この第１４実施形態に係る強誘電体メモリ
は、図２２の第１３実施形態と同様に、複数のパッシブ
マトリクスアレー・マイクロチップ１０１、１０２を、
実装基板１０３内に積み重ねて集積化するようにしたも
のであるが、その内部構成を図２３のようにしたもので
ある。すなわち、実装基板１０３にはテーパを有する凹
部１０４が形成され、その凹部１０４の底部にパッシブ
マトリクスアレー・マイクロチップ１０１が収容されて
いる。パッシブマトリクスアレー・マイクロチップ１０
１は取り出し配線１０５と接続され、パッシブマトリク
スアレー・マイクロチップ１０１の上には絶縁膜１０８
が設けられている。絶縁膜１０８の上には平坦化膜１０
９が設けられ、その平坦化膜１０９の上にパッシブマト
リクスアレー・マイクロチップ１０２が設けられてい
る。パッシブマトリクスアレー・マイクロチップ１０２
の上には絶縁膜１１０が設けられ、パッシブマトリクス
アレー・マイクロチップ１０２は取り出し配線１０７と
接続されている。
は、図２２の第１３実施形態と同様に、複数のパッシブ
マトリクスアレー・マイクロチップ１０１、１０２を、
実装基板１０３内に積み重ねて集積化するようにしたも
のであるが、その内部構成を図２３のようにしたもので
ある。すなわち、実装基板１０３にはテーパを有する凹
部１０４が形成され、その凹部１０４の底部にパッシブ
マトリクスアレー・マイクロチップ１０１が収容されて
いる。パッシブマトリクスアレー・マイクロチップ１０
１は取り出し配線１０５と接続され、パッシブマトリク
スアレー・マイクロチップ１０１の上には絶縁膜１０８
が設けられている。絶縁膜１０８の上には平坦化膜１０
９が設けられ、その平坦化膜１０９の上にパッシブマト
リクスアレー・マイクロチップ１０２が設けられてい
る。パッシブマトリクスアレー・マイクロチップ１０２
の上には絶縁膜１１０が設けられ、パッシブマトリクス
アレー・マイクロチップ１０２は取り出し配線１０７と
接続されている。
【００８２】次に、このような構成の第１４実施形態に
係る強誘電体メモリの製造方法の一例について説明する
まず、複数のパッシブマトリクスアレー・マイクロチッ
プ１０１、１０２を作成しておく。スルーホールの形成
された絶縁膜１０８、１１０はこの時点で形成されてい
る。次に、実装基板１０３に凹部１０４を形成したの
ち、その凹部１０４内にパッシブマトリクスアレー・マ
イクロチップ１０１を収容する。その後、取り出し配線
１０５を形成する。
係る強誘電体メモリの製造方法の一例について説明する
まず、複数のパッシブマトリクスアレー・マイクロチッ
プ１０１、１０２を作成しておく。スルーホールの形成
された絶縁膜１０８、１１０はこの時点で形成されてい
る。次に、実装基板１０３に凹部１０４を形成したの
ち、その凹部１０４内にパッシブマトリクスアレー・マ
イクロチップ１０１を収容する。その後、取り出し配線
１０５を形成する。
【００８３】さらに、平坦化膜１０９を形成した後、そ
の平坦化膜１０９の上にパッシブマトリクスアレー・マ
イクロチップ１０２を配置する。さらに、パッシブマト
リクスアレー・マイクロチップ１０２に取り出し配線１
０７を接続する。以上説明したように、第１４実施形態
によれば、パッシブマトリクスアレー・マイクロチップ
１０１、１０２を、実装基板１０３内に積み重ねて集積
化するようにしたので、高集積化が実現できる。
の平坦化膜１０９の上にパッシブマトリクスアレー・マ
イクロチップ１０２を配置する。さらに、パッシブマト
リクスアレー・マイクロチップ１０２に取り出し配線１
０７を接続する。以上説明したように、第１４実施形態
によれば、パッシブマトリクスアレー・マイクロチップ
１０１、１０２を、実装基板１０３内に積み重ねて集積
化するようにしたので、高集積化が実現できる。
【００８４】
【発明の効果】以上述べたように、請求項１〜請求項３
に係る各発明によれば、パッシブマトリクスアレーとそ
の周辺回路とを独立して製造できるので、パッシブマト
リクスアレーを製造する際にその悪影響が周辺回路に及
ばなくなり、製造プロセスでの制約を小さくできる。
に係る各発明によれば、パッシブマトリクスアレーとそ
の周辺回路とを独立して製造できるので、パッシブマト
リクスアレーを製造する際にその悪影響が周辺回路に及
ばなくなり、製造プロセスでの制約を小さくできる。
【００８５】請求項４に係る発明によれば、パッシブマ
トリクスアレー等を複数の微小構造体から形成するよう
にしたので、製造プロセスでの制約を小さくできること
に加えて、大規模な強誘電体メモリを実現できる。請求
項５に係る発明によれば、パッシブマトリクスアレー等
を微小構造体で形成し、その微小構造体を基板の凹部に
収容するようにした。このため、製造プロセスでの制約
を小さくできることに加えて、その複数の微小構造体を
基板上に同時にマウントすることが可能となる。
トリクスアレー等を複数の微小構造体から形成するよう
にしたので、製造プロセスでの制約を小さくできること
に加えて、大規模な強誘電体メモリを実現できる。請求
項５に係る発明によれば、パッシブマトリクスアレー等
を微小構造体で形成し、その微小構造体を基板の凹部に
収容するようにした。このため、製造プロセスでの制約
を小さくできることに加えて、その複数の微小構造体を
基板上に同時にマウントすることが可能となる。
【００８６】請求項６に係る発明によれば、基板を光硬
化樹脂による金型転写により作成するので、基板が安価
となる。請求項７に係る発明によれば、パッシブマトリ
クスアレー等をそれぞれ微小構造体で形成するととも
に、その各微小構造体を実装基板の表裏に配置するよう
にしたので、製造プロセスでの制約を小さくできること
に加えて、大容量、大規模な強誘電体メモリを実現でき
る。
化樹脂による金型転写により作成するので、基板が安価
となる。請求項７に係る発明によれば、パッシブマトリ
クスアレー等をそれぞれ微小構造体で形成するととも
に、その各微小構造体を実装基板の表裏に配置するよう
にしたので、製造プロセスでの制約を小さくできること
に加えて、大容量、大規模な強誘電体メモリを実現でき
る。
【００８７】請求項８に係る発明によれば、強誘電体メ
モリと異なる機能または同一機能を有する所定の関連回
路を備えるようにしたので、付加価値のある強誘電体メ
モリを実現できる。また、パッシブマトリクスアレーと
その周辺回路等を独立して製造できるので、パッシブマ
トリクスアレーを製造する際にその悪影響が周辺回路等
に及ばなくなり、製造プロセスでの制約を小さくでき
る。
モリと異なる機能または同一機能を有する所定の関連回
路を備えるようにしたので、付加価値のある強誘電体メ
モリを実現できる。また、パッシブマトリクスアレーと
その周辺回路等を独立して製造できるので、パッシブマ
トリクスアレーを製造する際にその悪影響が周辺回路等
に及ばなくなり、製造プロセスでの制約を小さくでき
る。
【００８８】請求項９に係る発明によれば、パッシブマ
トリクスアレーと周辺回路とを、微小構造体で一体に集
積化するようにしたので、パッシブマトリクスアレーと
周辺回路との間の配線に段差がなくなり、そのために配
線が短くなって高速書き込み・読み出し可能な強誘電体
メモリを実現できる。請求項１０に係る発明によれば、
パッシブマトリクスアレーと周辺回路とを第１と第２の
微小構造体で形成し、第１の微小構造体を第２の微小構
造体の一部に収納したので、製造プロセスでの制約を小
さくできることに加えて、小型化が実現できる。
トリクスアレーと周辺回路とを、微小構造体で一体に集
積化するようにしたので、パッシブマトリクスアレーと
周辺回路との間の配線に段差がなくなり、そのために配
線が短くなって高速書き込み・読み出し可能な強誘電体
メモリを実現できる。請求項１０に係る発明によれば、
パッシブマトリクスアレーと周辺回路とを第１と第２の
微小構造体で形成し、第１の微小構造体を第２の微小構
造体の一部に収納したので、製造プロセスでの制約を小
さくできることに加えて、小型化が実現できる。
【００８９】請求項１１に係る発明によれば、パッシブ
マトリクスアレーを複数の微小構造体から構成し、その
複数の微小構造体を実装基板内に積み重ねて集積化する
ようにしたので、パッシブマトリクスアレーの高集積
化、高密度化を実現することができる。請求項１２〜請
求項１４に係る各発明によれば、パッシブマトリクスア
レーとその周辺回路とを別個に作成しておくので、パッ
シブマトリクスアレーを作成する際にその悪影響が周辺
回路に及ばなくなり、製造プロセスでの制約を小さくで
きる。
マトリクスアレーを複数の微小構造体から構成し、その
複数の微小構造体を実装基板内に積み重ねて集積化する
ようにしたので、パッシブマトリクスアレーの高集積
化、高密度化を実現することができる。請求項１２〜請
求項１４に係る各発明によれば、パッシブマトリクスア
レーとその周辺回路とを別個に作成しておくので、パッ
シブマトリクスアレーを作成する際にその悪影響が周辺
回路に及ばなくなり、製造プロセスでの制約を小さくで
きる。
【００９０】請求項１５に係る発明によれば、パッシブ
マトリクスアレー等を微小構造体で作成しておき、その
微小構造体を基板の凹部に収容するようにした。このた
め、製造プロセスでの制約を小さくできることに加え
て、その複数の微小構造体を基板上に同時にマウントす
ることが可能となる。請求項１６に係る発明によれば、
複数の微小構造体を基板上に同時にマウントできる。
請求項１７に係る発明によれば、パッシブマトリクスア
レー等をそれぞれ微小構造体で作成しておき、その各微
小構造体を実装基板の表裏に配置するようにしたので、
製造プロセスでの制約を小さくできることに加えて、大
容量、大規模な強誘電体メモリを実現できる。
マトリクスアレー等を微小構造体で作成しておき、その
微小構造体を基板の凹部に収容するようにした。このた
め、製造プロセスでの制約を小さくできることに加え
て、その複数の微小構造体を基板上に同時にマウントす
ることが可能となる。請求項１６に係る発明によれば、
複数の微小構造体を基板上に同時にマウントできる。
請求項１７に係る発明によれば、パッシブマトリクスア
レー等をそれぞれ微小構造体で作成しておき、その各微
小構造体を実装基板の表裏に配置するようにしたので、
製造プロセスでの制約を小さくできることに加えて、大
容量、大規模な強誘電体メモリを実現できる。
【００９１】請求項１８に係る発明によれば、パッシブ
マトリクスアレーと周辺回路とを第１と第２の微小構造
体で形成し、第１の微小構造体を第２の微小構造体の一
部に収納するので、製造プロセスでの制約を小さくでき
ることに加えて、強誘電体メモリの小型化が実現でき
る。請求項１９に係る発明によれば、パッシブマトリク
スアレーを複数の微小構造体から作成しておき、その複
数の微小構造体を基板内に積み重ねて集積化するように
したので、パッシブマトリクスアレーの高集積化、高密
度化を実現することができる。
マトリクスアレーと周辺回路とを第１と第２の微小構造
体で形成し、第１の微小構造体を第２の微小構造体の一
部に収納するので、製造プロセスでの制約を小さくでき
ることに加えて、強誘電体メモリの小型化が実現でき
る。請求項１９に係る発明によれば、パッシブマトリク
スアレーを複数の微小構造体から作成しておき、その複
数の微小構造体を基板内に積み重ねて集積化するように
したので、パッシブマトリクスアレーの高集積化、高密
度化を実現することができる。
【図１】本発明の強誘電体メモリの第１実施形態の平面
図である。
図である。
【図２】図１のＡ−Ａ線の断面図であり、パッシブマト
リクスアレー・マイクロチップの断面のみを示し、他は
省略されている。
リクスアレー・マイクロチップの断面のみを示し、他は
省略されている。
【図３】第１実施形態の変形例の平面図である。
【図４】本発明の強誘電体メモリの第２実施形態の平面
図である。
図である。
【図５】図４のＢ−Ｂ線の断面図であり、パッシブマト
リクスアレー・マイクロチップの断面のみを示し、他は
省略されている。
リクスアレー・マイクロチップの断面のみを示し、他は
省略されている。
【図６】第２実施形態の変形例の平面図である。
【図７】本発明の強誘電体メモリの第３実施形態の平面
図である。
図である。
【図８】図７のＣ−Ｃ線の断面図であり、ワードライン
駆動回路マイクロチップのみの断面を示し、他は省略さ
れている。
駆動回路マイクロチップのみの断面を示し、他は省略さ
れている。
【図９】本発明の強誘電体メモリの第４実施形態の平面
図である。
図である。
【図１０】本発明の強誘電体メモリの第５実施形態の平
面図である。
面図である。
【図１１】図１０のＤ−Ｄ線の断面図である。
【図１２】本発明の強誘電体メモリの第６実施形態の平
面図である。
面図である。
【図１３】第６実施形態の変形例の平面図である。
【図１４】本発明の強誘電体メモリの第７実施形態の平
面図である。
面図である。
【図１５】図１４のＥ−Ｅ線の断面図である。
【図１６】本発明の強誘電体メモリの第８実施形態の概
略断面図である。
略断面図である。
【図１７】本発明の強誘電体メモリの第９実施形態の平
面図である。
面図である。
【図１８】本発明の強誘電体メモリの第１０実施形態の
平面図である。
平面図である。
【図１９】本発明の強誘電体メモリの第１１実施形態の
平面図である。
平面図である。
【図２０】本発明の強誘電体メモリの第１２実施形態の
平面図である。
平面図である。
【図２１】図２０のＦ−Ｆ線の断面図であり、パッシブ
マトリクスアレー・マイクロチップの断面のみを示し、
他は省略されている。
マトリクスアレー・マイクロチップの断面のみを示し、
他は省略されている。
【図２２】本発明の強誘電体メモリの第１３実施形態の
断面図である。
断面図である。
【図２３】本発明の強誘電体メモリの第１４実施形態の
断面図である。
断面図である。
【図２４】パッシブマトリクスアレーの構成を示す平面
図である。
図である。
【図２５】図２４のＧ−Ｇ線の断面図である。
【図２６】従来の強誘電体メモリの製造工程を説明する
図である。
図である。
４１ パッシブマトリクスアレーマイクロチップ ４２ 周辺回路基板 ４３ ワードライン駆動回路 ４４ ビットライン駆動回路 ４５ 制御回路 ４６ 凹部 ５１ パッシブマトリクスアレー基板 ５２ ワードライン駆動回路マイクロチップ ５３ ビットライン駆動回路マイクロチップ ５４ パッシブマトリクスアレー ６１ 実装基板 ６２ パッシブマトリクスアレーマイクロチップ ６３ ワードライン駆動回路マイクロチップ ６４ ビットライン駆動回路マイクロチップ ６５ 凹部 ７１ 実装基板 ７２ パッシブマトリクスアレーマイクロチップ ７３ ワードライン駆動回路マイクロチップ ７４ ビットライン駆動回路マイクロチップ ７５ 制御回路マイクロチップ ７６ ＳＲＡＭマイクロチップ ８１ マイクロチップ ８２ パッシプマトリクスアレー ８３ ワードライン駆動回路 ８４ ビットライン駆動回路 ９１ パッシブマトリクスアレーマイクロチップ ９２ マイクロチップ ９３ ワードライン駆動回路 ９４ ビットライン駆動回路 ９５ 凹部 １０１、１０２ パッシブマトリクスアレーマイクロチ
ップ １０３ 実装基板 １０４ 凹部 １０５、１０７ 取り出し配線 １０６ 封止用絶縁膜 １０８、１１０ 絶縁膜 １０９ 平坦化膜
ップ １０３ 実装基板 １０４ 凹部 １０５、１０７ 取り出し配線 １０６ 封止用絶縁膜 １０８、１１０ 絶縁膜 １０９ 平坦化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/786 ６２７Ｄ 21/336 (72)発明者 名取 栄治 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 長谷川 和正 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 高桑 敦司 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 BS00 FR01 GA21 HA02 JA15 JA17 LA04 LA05 LA10 ZA14 5F110 BB07 BB08 DD01 DD02 DD03 DD05 DD21 QQ16
Claims (19)
- 【請求項１】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記パッシブマトリクスアレーを微小構造体上に形成す
るとともに、前記周辺回路を基板上に形成し、前記微小
構造体を前記基板上に集積化したことを特徴とする強誘
電体メモリ。 - 【請求項２】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記パッシブマトリクスアレーを基板上に形成するとと
もに、前記周辺回路を微小構造体上に形成し、前記微小
構造体を前記基板上に集積化したことを特徴とする強誘
電体メモリ。 - 【請求項３】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記パッシブマトリクスアレーを第１の微小構造体上に
形成するとともに、前記周辺回路を第２の微小構造体上
に形成し、前記第１の微小構造体と第２の微小構造体と
を基板上に集積化したことを特徴とする強誘電体メモ
リ。 - 【請求項４】 前記パッシブマトリクスアレーが微小構
造体上に形成された場合には複数の微小構造体を集積化
し、前記周辺回路が微小構造体上に形成された場合は複
数の微小構造体を集積化したことを特徴とする請求項
１、請求項２、または請求項３に記載の強誘電体メモ
リ。 - 【請求項５】 前記基板には前記両微小構造体が収容さ
れる凹部をそれぞれ設け、前記微小構造体を前記各凹部
に収容して前記基板上に集積化したことを特徴とする請
求項１乃至４のいずれかに記載の強誘電体メモリ。 - 【請求項６】 前記基板は、光硬化樹脂による金型転写
により作成したことを特徴とする請求項５に記載の強誘
電体メモリ。 - 【請求項７】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記パッシブマトリクスアレーを第１の微小構造体上に
形成するとともに前記周辺回路を第２の微小構造体上に
形成して１つの組とし、この組を複数有し、前記各組の
各微小構造体を基板の表裏に配置したことを特徴とする
強誘電体メモリ。 - 【請求項８】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記強誘電体メモリとは異なる機能または同一機能を有
する所定の関連回路を備え、前記パッシブマトリクスア
レー、前記周辺回路及び前記関連回路を複数の微小構造
体上にそれぞれ形成するとともに、前記複数の微小構造
体を同一基板上に集積化したことを特徴とする強誘電体
メモリ。 - 【請求項９】 強誘電体キャパシタからなるメモリセル
を配置させたパッシブマトリクスアレーと、このパッシ
ブマトリクスアレーの周辺回路とを備えた強誘電体メモ
リであって、 前記パッシブマトリクスアレーと前記周辺回路とを、微
小構造体上に一体に集積化したことを特徴とする強誘電
体メモリ。 - 【請求項１０】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、 前記パッシブマトリクスアレーを第１の微小構造体上に
形成するとともに、前記周辺回路を前記第１の微小構造
体よりもサイズが大きな第２の微小構造体上に形成し、
前記第１の微小構造体を前記第２の微小構造体の一部に
収納して集積化したことを特徴とする強誘電体メモリ。 - 【請求項１１】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリであって、 前記パッシブマトリクスアレーを複数の微小構造体上に
形成し、その複数の微小構造体を基板内に積み重ねて集
積化したことを特徴とする強誘電体メモリ。 - 【請求項１２】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーを微少構造体上に作成し
ておくとともに、前記周辺回路を基板上に作成してお
き、前記微少構造体を前記基板上に集積化するようにし
たことを特徴とする強誘電体メモリの製造方法。 - 【請求項１３】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーを基板上に作成しておく
とともに、前記周辺回路を微少構造体上に作成してお
き、前記微少構造体を前記基板上に集積化するようにし
たことを特徴とする強誘電体メモリの製造方法。 - 【請求項１４】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーを第１の微少構造体上に
作成しておくとともに、前記周辺回路を第２の微少構造
体上に作成しておき、前記第１の微少構造体と前記第２
の微少構造体とを基板上に集積化するようにしたことを
特徴とする強誘電体メモリの製造方法。 - 【請求項１５】 前記各微小構造体の各形状に対応する
凹部を設けた基板を用意し、前記基板の各凹部に前記対
応する微小構造体を収容し、集積化するようにしたこと
を特徴とする請求項１２乃至１４のいずれかに記載の強
誘電体メモリの製造方法。 - 【請求項１６】 前記基板の各凹部に対応する前記微小
構造体を収容するには、前記微小構造体を含む流体を前
記基板の表面に供給することにより行うようにしたこと
を特徴とする請求項１５に記載の強誘電体メモリの製造
方法。 - 【請求項１７】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーを第１の微小構造体上に
作成するとともに前記周辺回路を第２の微小構造体上に
作成しておきこれを１つの組とし、この組を複数用意
し、前記各組の各微小構造体を基板の表裏に集積化する
ようにしたことを特徴とする強誘電体メモリの製造方
法。 - 【請求項１８】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーを第１の微小構造体上に
作成するとともに、前記周辺回路を前記第１の微小構造
体よりもサイズが大きな第２の微小構造体上に作成して
おき、前記第２の微小構造体の一部に前記第１の微小構
造体を収納して集積化するようにしたことを特徴とする
強誘電体メモリの製造方法。 - 【請求項１９】 強誘電体キャパシタからなるメモリセ
ルを配置させたパッシブマトリクスアレーと、このパッ
シブマトリクスアレーの周辺回路とを備えた強誘電体メ
モリの製造方法であって、 前記パッシブマトリクスアレーは複数の微小構造体上に
作成しておき、その複数の微小構造体を基板内に積み重
ねて集積化するようにしたことを特徴とする強誘電体メ
モリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199987A JP2002026280A (ja) | 2000-06-30 | 2000-06-30 | 強誘電体メモリ及びその製造方法 |
| US09/892,872 US20020017667A1 (en) | 2000-06-30 | 2001-06-28 | Ferroelectric memory and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199987A JP2002026280A (ja) | 2000-06-30 | 2000-06-30 | 強誘電体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026280A true JP2002026280A (ja) | 2002-01-25 |
Family
ID=18697927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000199987A Pending JP2002026280A (ja) | 2000-06-30 | 2000-06-30 | 強誘電体メモリ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020017667A1 (ja) |
| JP (1) | JP2002026280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006524905A (ja) * | 2003-04-29 | 2006-11-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリ回路構造およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3915868B2 (ja) * | 2000-07-07 | 2007-05-16 | セイコーエプソン株式会社 | 強誘電体メモリ装置およびその製造方法 |
| JP3940883B2 (ja) | 2000-09-18 | 2007-07-04 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
| US7323757B2 (en) * | 2002-01-24 | 2008-01-29 | Massachusetts Institute Of Technology | System for field assisted statistical assembly of wafers |
| JP5819682B2 (ja) | 2011-09-05 | 2015-11-24 | 株式会社フジクラ | 通信用マルチコアファイバ |
| US10504575B2 (en) | 2016-10-10 | 2019-12-10 | Kai-Uwe Demasius | Capacitive matrix arrangement and method for actuation thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725160A (en) * | 1970-12-30 | 1973-04-03 | Texas Instruments Inc | High density integrated circuits |
| JPS49131863U (ja) * | 1973-03-10 | 1974-11-13 | ||
| JPS6281745A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ウエハ−規模のｌｓｉ半導体装置とその製造方法 |
-
2000
- 2000-06-30 JP JP2000199987A patent/JP2002026280A/ja active Pending
-
2001
- 2001-06-28 US US09/892,872 patent/US20020017667A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006524905A (ja) * | 2003-04-29 | 2006-11-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリ回路構造およびその製造方法 |
| US7460385B2 (en) | 2003-04-29 | 2008-12-02 | Infineon Technologies Ag | Memory circuit arrangement with a cell array substrate and a logic circuit substrate and method for the production thereof |
| US7764530B2 (en) | 2003-04-29 | 2010-07-27 | Infineon Technologies Ag | Memory circuit arrangement and method for the production thereof |
| US8105874B2 (en) | 2003-04-29 | 2012-01-31 | Infineon Technologies Ag | Memory circuit arrangement and method for the production thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020017667A1 (en) | 2002-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101138577B1 (ko) | 반도체 구조, 커패시터 형성 방법, 및 ｄｒａｍ 어레이 형성 방법 | |
| KR100639752B1 (ko) | 3차원구조 메모리 | |
| US5101251A (en) | Semiconductor memory device with improved stacked capacitor structure | |
| JP2002026285A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JPH0412564A (ja) | 半導体記憶装置およびその製造方法 | |
| KR19980079735A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| US7687343B2 (en) | Storage capacitor, a memory device and a method of manufacturing the same | |
| JP2002026280A (ja) | 強誘電体メモリ及びその製造方法 | |
| CN114203656A (zh) | 半导体装置及其制造方法 | |
| JP3622598B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| JP2748050B2 (ja) | 半導体装置およびその製造方法 | |
| KR100492440B1 (ko) | 메모리 영역과 주변 영역을 갖는 반도체 기억 장치, 및 그제조 방법 | |
| JPH0529573A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20070029542A (ko) | 반도체 메모리의 제조방법 | |
| KR20020086823A (ko) | 반도체장치 및 그 제조방법 | |
| US7005329B2 (en) | Method for manufacturing semiconductor device | |
| US20200303347A1 (en) | Semiconductor storage device and method of manufacturing the same | |
| US6930340B2 (en) | Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device | |
| US5940701A (en) | Method for forming a DRAM capacitor with four polysilicon pillars | |
| CN100456476C (zh) | 强介电存储器及其制造方法 | |
| JP2001351992A (ja) | 半導体装置の製造方法 | |
| JP2003068880A (ja) | 半導体集積回路装置 | |
| CN101459175A (zh) | 半导体器件及其制造方法 | |
| JP2004140133A (ja) | 半導体集積回路及びその製造方法 | |
| JP3047870B2 (ja) | Ｎａｎｄ型ｒｏｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040909 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051108 |