KR20100082388A - 반도체 구조, 커패시터 형성 방법, 및 ｄｒａｍ 어레이 형성 방법 - Google Patents

반도체 구조, 커패시터 형성 방법, 및 ｄｒａｍ 어레이 형성 방법 Download PDF

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Abstract

일부 실시예는 커패시터들을 형성하는 방법들을 포함한다. 커패시터의 제1 섹션은 제1 저장 노드, 제1 유전 물질 및 제1 플레이트 물질을 포함하도록 형성될 수 있다. 커패시터의 제2 섹션은 제2 저장 노드, 제2 유전 물질 및 제2 플레이트 물질을 포함하도록 형성될 수 있다. 상기 제1 및 제2 섹션은 메모리 어레이 영역에 형성될 수 있고, 상기 제1 및 제2 플레이트 물질은 상기 메모리 어레이 영역의 주변 영역으로 각각 연장하는 제1 및 제2 상호접속에 전기적으로 접속될 수 있다. 상기 제1 및 제2 상호접속은 상기 제1 및 제2 플레이트 물질을 서로 결합하기 위하여 서로 전기적으로 접속될 수 있다. 일부 실시예는 커패시터 구조체들을 포함하고, 일부 실시예는 DRAM 어레이들을 형성하는 방법들을 포함한다.

Description

반도체 구조, 커패시터 형성 방법, 및 ＤＲＡＭ 어레이 형성 방법{SEMICONDUCTOR CONSTRUCTIONS, METHODS OF FORMING CAPACITORS, AND METHODS OF FORMING DRAM ARRAYS}
본 발명은 반도체 구조, 커패시터들의 형성 방법들, 및 DRAM 어레이들의 형성 방법들에 관한 것이다.
반도체 장치들은 데이터 저장(storage) 및 프로세싱에 흔히 사용된다. 데이터 저장은 메모리 장치들의 어레이를 사용할 수 있다. 일부 메모리 장치들은 데이터의 장기 저장에 특히 적당한 반면, 다른 메모리 장치들은 신속한 판독 및 기입 (즉, 신속한 액세스(access))에 더 적합하다. 메모리 장치들 중에서 신속한 액세스에 특히 적당한 메모리 장치들은 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM)이다. DRAM 유닛 셀은 커패시터 결합한 트랜지스터를 포함할 수 있다.
반도체 제조(fabrication)의 계속적인 목표는 다양한 소자들이 소비하는 반도체 공간(real estate)을 감소시키고, 이에 따라 집적도(integration)를 증가시키는 것이다. 그러나, 커패시턴스(capacitance)의 바람직한 수준을 계속해서 유지하면서, 커패시터가 소비하는 반도체 공간을 감소시키는 것은 어렵다. 커패시턴스의 바람직한 수준을 유지하면서, 커패시터가 소비하는 공간을 감소시키기 위한 일부 방법들은 커패시터들을 더 가늘고(thinner) 더 길게(taller) 형성하는 단계를 포함한다.
커패시터는 템플릿 물질 내에 개구(opening)를 패터닝(patterning)하고, 그 개구를 저장 노드 물질로 충전하고(filling), 그 후에 저장 노드 물질을 포함하는 커패시터 저장 노드를 남기기 위하여 템플릿 물질을 제거함으로써 형성될 수 있다. 커패시터 저장 노드는 반도체 기판으로부터 위쪽으로 돌출된(projecting) 필러(pillar)와 같은 형상일 수 있다. 따라서, 커패시터 유전 물질은 필러에 걸쳐 형성될 수 있고, 커패시터 플레이트(plate) 물질은 커패시터 유전 물질에 걸쳐 형성될 수 있다. 커패시터 플레이트 물질, 커패시터 유전 물질, 및 저장 노드는 함께 커패시터를 형성할 수 있다.
커패시터가 더 가늘고 더 길어짐에 따라, 템플릿 물질 내에 개구를 패터닝하는 것이 점점 어렵게 되고 개구를 커패시터 저장 노드 물질로 충전하는 것이 점점 어렵게 된다는 점에서, 어려움이 발생한다. 또한, 커패시터 유전 물질 및 커패시터 플레이트 물질이 길고 가는 커패시터 저장 노드들을 지지하도록 형성될 수 있기 이전에, 길고 가는 커패시터 저장 노드들이 기울어지고(tip) 아마 넘어질(topple) 위험이 증가한다.
본 발명은 길고 가는 커패시터를 형성하기 위한 개선된 방법을 제공하고, 개선된 커패시터 구조들(constructions)을 제공한다.
도 1은 본 발명의 일 실시예의 프로세싱 단계에서 반도체 구조의 한 쌍의 프래그먼트(fragments)의 개략적(diagrammatic) 단면도이다.
도 2 내지 도 22는 본 발명의 일 실시예의 다양한 프로세싱 단계들에서 도시된 도 1의 프래그먼트를 도시한다.
도 23은 도 22의 선 23-23에 따른 도면이고, 도 22의 도면은 도 23의 선 22-22에 따른 도면이다.
도 24는 컴퓨터 실시예의 개략도이다.
도 25는 도 24 컴퓨터 실시예의 마더보드(motherboard)의 특정 특징들을 도시한 블록도이다.
도 26은 전자 시스템 실시예의 높은 수준의 블록도이다.
도 27은 메모리 장치 실시예의 단순화된 블록도이다.
일부 실시예는 매우 높은 종횡비(aspect ratio) 커패시터들을 달성하기 위하여 필러 커패시터들이 서로의 상부(top)에 커패시터들의 섹션들(sections)을 (또는 세그먼트들(segments)을) 적층(stacking)함으로써 형성되는 방법들을 포함한다. 일부 실시예에서, 필러 커패시터들은, 모듈의 제조 프로세스가 반복될 때마다, 커패시터가 더 넓어지지 않고 더 길어지도록 설계되는 모듈들을 포함하는 것으로 간주될 수 있다. 그 실시예들은 극히 밀도가 높은(dense) 커패시터 어레이들을 형성하는데 사용될 수 있고, 그러한 커패시터 어레이들은 높은 집적 DRAM 어레이들로 통합될 수 있다. 첨부된 도면에 도시된 예시적인 실시예들은 필러형 커패시터 모듈들을 사용하지만, 다른 실시예들에서, 커패시터의 적어도 일부분은 용기형 커패시터 세그먼트를 포함하도록, 하나 또는 그 이상의 모듈은 용기(container)처럼 구성된 커패시터 저장 노드 유닛을 포함할 수 있다.
도 1 내지 도 27을 참조하여 예시적인 실시예들을 설명한다.
도 1을 참조하면, 반도체 구조(10)는 메모리 어레이 영역에 대응하는 제1 소정의(defined) 세그먼트(5)와 메모리 어레이 영역의 주변 영역에 대응하는 제2 소정의 세그먼트(7)로 나뉘는 것으로 도시었다. 영역(7)은 주변 영역으로 언급될 수 있다.
반도체 구조(10)는 복수의 트랜지스터 구조(14,16,18)를 지지하는 베이스(base; 12)를 포함한다.
베이스(12)는 임의의 적당한 반도체 물질을 포함할 수 있고, 일부 실시예들은 적절한 도펀트로 약하게 백그라운드-도핑된(lightly background-doped) 단결정(monocrystalline) 실리콘을 포함하거나, 상기 실리콘으로 반드시 구성되거나, 또는 상기 실리콘으로 구성될 수 있다. 용어 '반도체성 기판', '반도체 구조' 및 '반도체 기판'은 이에 제한되는 것은 아니나, 반도체성 웨이퍼(단독 또는 다른 물질들을 포함하는 어셈블리들로), 및 반도체성 물질 층들(layers)(단독 또는 다른 물질들을 포함하는 어셈블리들로)과 같은 벌크 반도체성 물질들을 포함하는 반도체성 물질을 포함하는 임의의 구조를 의미한다. 용어 '기판'은 이에 제한되는 것은 아니나, 전술한 반도체성 기판을 포함하는 임의의 지지 구조체를 의미한다. 베이스(12)는 동질(homogenous)로 도시되었으나, 베이스는 일부 실시예들에서 다수의 층들을 포함할 수 있다. 예를 들어, 베이스(12)는 집적 회로 제조와 연관된 하나 이상의 층들을 포함하는 반도체 기판에 대응할 수 있다. 그러한 실시예들에서, 그러한 층들은 금속 상호접속(interconnect) 층들, 장벽층들(barrier layers), 분산층들(diffusion layers), 절연체 층들 등 중 하나 또는 그 이상에 대응할 수 있다.
트랜지스터 구조(14,16,18)는 각각 게이트 유전 물질(20)에 의해 기판(12)으로부터 이격된 트랜지스터 게이트들(15,17,19)을 포함한다. 게이트 유전 물질은 임의의 적당한 물질을 포함할 수 있고, 예를 들어 이산화규소를 포함하거나, 이산화 규소로 반드시 구성되거나, 또는 이산화 규소로 구성될 수 있다. 게이트들(15,17,19)은 임의의 적당한 조성물(composition) 또는 조성물의 배합을 포함할 수 있고, 예를 들어 전기적 절연 물질에 의해 캡된(capped) 전기적 도전성 물질을 포함한 수 있다. 예를 들어, 게이트들은 다양한 금속 (예를 들어, 텅스텐, 탄탈룸(tantalum), 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속(metal nitride), 규화 금속(metal silicides) 등) 및 질화 금속에 의해 캡된 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다.
트랜지스터 구조들은 또한 게이트들의 반대 측벽들을 따르는(along) 전기적 절연 스페이서들(22)을 포함한다. 스페이서들(22)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 질화 규소를 포함할 수 있다.
트랜지스터 구조들은 소스/드레인 영역들(24,26,28,30,32)을 더 포함한다. 소스/드레인 영역(24)은 트랜지스터(14)의 일부이고, 소스/드레인 영역(28)은 트랜지스터(16)의 일부이고, 소스/드레인 영역들(30,32)은 트랜지스터(18)의 일부이다. 소스/드레인 영역(26)은 트랜지스터들(14,16)에 의해 공유된다.
트랜지스터(18)는 주변 영역(7)에 형성될 수 있는 전기 소자의 예이다. 그러한 전기 소자들은 데이터의 메모리 어레이 영역(5)에 궁극적으로 형성되는 메모리 회로로의 데이터의 판독 및 기입을 제어하기 위한 논리 또는 다른 회로에서 사용될 수 있다. 트랜지스터들(14, 16)은 고-밀도 DRAM 어레이에서의 사용을 위하여 구성된 한 쌍의 트랜지스터의 예시이고, NMOS 트랜지스터들에 대응할 수 있다. 궁극적으로, 커패시터들은 소스/드레인 영역들(24,28)과 전기적 접속되어 형성되고, 비트라인(bitline)(디지트 라인으로 언급될 수도 있음)은 소스/드레인 영역(26)과 전기적 접속되어 형성되고, 게이트들(15,17)은 도 1에 도시된 단면도에 대한 페이지 안으로 그리고 그 페이지로부터 연장하는 워드라인들(wordlines)의 일부이다. 비트라인은 또한 소스/드레인 영역(32)과 전기적 접속될 수 있다.
분리(isolation) 영역들(34,36,38)은 구조(10)와 연관될 수 있는 다른 회로(도시 안 됨)로부터 트랜지스터들(14,16,18)을 전기적으로 분리하기 위하여 베이스(12)로 연장되는 것으로 도시되었다.
전기적 도전성 필러들 (또는 페데스탈들(pedestals))(40,42,44,46,48)은 소스/드레인 영역들(24,26,28,30,32)과 전기적 접속된다. 필러들은 선택적이고, 따라서 하나 또는 그 이상의 필러는 일부 실시예로부터 생략될 수 있다. 그러나, 필러들은 소스/드레인 영역들 위에 형성되는 다른 회로로의 소스/드레인 영역들의 전기적 접속을 단순화할 수 있다. 필러들(40,42,44,46,48)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 다양한 금속들 (예를 들어, 텅스텐, 탄탈룸, 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속, 규화 금속 등) 및 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다.
필러들(40,42,44,46,48)은 전기적 절연 물질(50)에 의해 서로 이격된다. 물질(50)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 이산화 규소 및 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG) 중 하나 또는 모두를 포함할 수 있다.
커패시터 저장 노드들은 궁긍적으로 필러들(40,44)의 상부 표면들과 전기적 접촉되도록 형성된다는 점에서, 필러들(40,44)의 상부 표면은 저장 노드 접촉 위치들(contact locations)이 되는 것으로 간주될 수 있다. 만일, 필러들(40,44)이 생략된다면, 소스/드레인 영역들(24,26)의 상부 표면들은 저장 노드 접촉 위치들이 될 수 있다.
평탄화(planarized) 표면(51)은 물질(50) 및 필러들(40,42,44,46,48)에 걸쳐 연장한다. 그러한 평탄화 표면은 예를 들어, 화학적-기계적 연마(chemical-mechanical polishing, CMP)에 의해 형성될 수 있다. 평탄화 표면(51)은 그 위에 제공되는 다른 평탄화 표면들로부터 그 평탄화 표면(51)을 구별하기 위하여, 제1 평탄화 상부 표면으로 언급될 수 있다.
보호층(52)은 평탄화 표면(51) 위에 형성된다. 보호층(52)은 물질(54)을 포함한다. 그러한 물질은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 질화 규소를 포함하거나, 질화 규소로 반드시 구성되거나, 또는 질화 규소로 구성될 수 있다.
일부 실시예에서, 그러한 상부 표면들이 접촉층(52)보다는 전기적 도전성 비트라인 (도시 안 됨)에 접촉하도록, 위에서 언급된 비트라인은 필러들(42,48)의 상부 표면들에 걸쳐 그와 직접 접촉하여 연장할 수 있다. 다른 실시예들에서, 비트라인 (도시 안 됨)은 소스/드레인 영역들(26,32) 아래로 또는 소스/드레인 영역을 통하여 연장할 수 있다.
물질(56)은 보호층(52) 위에 형성된다. 물질(56)은 개구들이 궁극적으로 커패시터 저장 노드들의 제조를 위한 템플릿을 생성하기 위하여 물질(56) 내에 형성된다는 점에서, 템플릿 물질로 언급될 수 있다. 대안적으로, 물질(56)은 물질(56) 위에 연속하여(subsequently) 형성되는 다른 템플릿 물질들로부터 물질(56)을 구별하기 위하여 제1 물질로 언급될 수 있다. 물질(56)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 이산화 규소 및 BPSG 중 하나 또는 양자를 포함하거나 이들로 반드시 구성되거나 또는 이들로 구성될 수 있다. 일부 실시예들에서, 다른 도핑된 산화물들은 포스포실리케이트 글래스(PSG) 및 플루오르실리케이트 글래스(fluorosilicate glass, FSG)를 포함하는 다른 도핑된 산화물의 예들에 추가로, 또는 BPSG에 대안적으로 사용될 수 있다.
물질(56)은 평탄화 상부 표면(57)을 포함한다. 그러한 평탄화 상부 표면은, 물질(56)을 이의 증착 동안 리플로우(reflowing) 함으로써, 보호층(52)의 상부 표면을 컨포멀하게(conformally) 형성하는 층(56)으로부터 및/또는 물질(56)의 상부 표면의 CMP로부터 발생할 수 있다. 평탄화 상부 표면(57)은 이를 평탄화 상부 표면(51)으로부터 구별하기 위하여 제2 평탄화 상부 표면으로 언급될 수 있다.
물질(56)의 두께는 메모리 어레이 영역(5)에 형성되는 커패시터들의 제1 모듈들, 또는 세그먼트들의 두께를 결정한다.
식각 정지층(etch stop layer, 58)이 물질(56) 위에 형성된다. 식각 정지층(58)은 물질(60)을 포함한다. 물질(60)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 질화 규소를 포함하거나, 질화 규소로 반드시 구성되거나, 또는 질화 규소로 구성될 수 있다.
도 2를 참조하면, 개구들(62,64)은 주변 영역(7)에 형성된다. 특히, 그 개구들은 물질들(54,56,60)을 통해 식각된다. 개구(64)는 페데스탈(46)의 상부 표면으로 연장하고, 따라서 주변 회로에 대한 접촉 개구이다. 개구(62)는 궁극적으로 커패시터 구조 형성에 있어서 커패시터 플레이트들을 연결하는데 사용될 수 있는 상호접속의 형성을 위해 사용된다(그러한 상호접속은 도 22에 도시됨). 따라서, 개구(62)는 후술하는 바와 같이, 궁극적으로 메모리 어레이 영역(5)에 걸쳐 형성되는 커패시터 구조들과 상호접속되는 회로를 형성하는데 사용된다.
개구들(62,64)은 임의의 적당한 방법을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래픽-패터닝된 포토레지스트(도시 안 됨)가 개구들(62,64)의 위치를 정의하기 위하여 물질(60) 위에 제공될 수 있고; 하나 또는 그 이상의 적당한 식각들을 가지고 그 포토레지스트로부터 하부(underlying) 물질들(54,56,60)로 패턴이 트랜스퍼될 수 있고; 그 후에 도 2에 도시된 구조를 남기기 위하여 그 포토레지스트가 제거될 수 있다. 식각들은 매우 이방성(anisotropic)일 수 있고, 개구(64) 내에 후속하여 형성되는 전기적 도전성 물질을 가지고 도전성 페데스탈에의 양호한 전기적 접속을 보장하기 위해서 약간 과-식각(over-etch)하는데 사용될 수 있다.
도 3을 참조하면, 전기적 도전성 물질(66)이 층(58) 위에 그리고, 개구들(62,64) 내에 형성된다. 전기적 도전 물질(66)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 다양한 금속들 (예를 들어, 텅스텐, 탄탈룸, 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속, 규화 금속 등) 및 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다. 개구(62)내의 전기적 도전 물질(66)은 궁극적으로 둘 이상의 커패시터 플레이트를 서로 전기적으로 결합하기 위한 상호접속을 형성하는데 사용된다는 점에서, 개구(62)내의 전기적 도전 물질(66)은 상호접속 물질로 언급될 수 있다.
물질(66)은 예를 들어, 하나 또는 그 이상의 ALD(atomic layer deposition), CVD(chemical vapor deposition), 및 PVD(physical vapor deposition))를 포함하는 임의의 적당한 방법으로 형성될 수 있다. 물질(66)을 증착하는데 사용되는 방법은 개구들 내에 보이드들(voids)을 형성하지 않고 개구들(62,64)을 충전하는 물질을 형성할 수 있다.
도 4를 참조하면, 물질(66)이 층(58) 위로부터 제거되고, 각각 전기적 도전성 컬럼(68,70)으로서 개구들(62,64) 내에 남는다. 전기적 도전성 컬럼들(68,79)은 주변 구조체로 언급될 수 있다.
물질(66)은 예를 들어, CMP를 포함하는 임의의 적당한 프로세싱에 의해 층(58) 위로부터 제거될 수 있다. 층(58)은 CMP 이후에 컬럼들(68,70)의 최상부의 남은 표면들의 위치들을 정의하기 위해 그 CMP 동안 식각 정지(etch stop)로서 기능할 수 있다.
컬럼(68)은 상호접속으로 언급될 수 있고, 도 2 내지 도 4의 프로세싱을 사용하여 동시에 형성되는 복수의 동일한(identical) 상호접속들 중의 하나일 수 있다.
도 5를 참조하면, 개구(72,74)들 메모리 어레이 영역(5)에 형성된다. 특히, 개구들은 물질들(54,56,60)을 통해 식각된다. 개구들(72,74)은 각각 페데스탈(40,44)로 연장한다(즉, 저장 노드 접촉들로 연장한다). 주변 영역(7)에 형성되는 제1 개구들(62,64)(도 2)로부터 개구들(72,74)을 구별하기 위하여, 개구들(72,74)은 제2 개구들로 언급될 수 있다.
개구들(72,74)은 임의의 적당한 방법을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래픽-패터닝된 포토레지스트(도시 안 됨)가 개구들(72,74)의 위치를 정의하기 위하여 물질(60) 위에 제공될 수 있고; 하나 또는 그 이상의 적당한 식각들을 가지고 그 포토레지스트로부터 하부 물질들(54,56,60)로 패턴이 트랜스퍼될 수 있고; 그 후에 도 5에 도시된 구조를 남기기 위하여 그 포토레지스트가 제거될 수 있다. 식각들은 매우 이방성일 수 있다. 개구들(72,74)은 일부 실시예(도시 안 됨)에서, 페데스탈들(40,44)보다 약간 더 넓게 형성되어 가능한 마스크 오정렬(possible mask misalignment)을 보상할 수 있다. 개구들(72,74)의 식각은 페데스탈들(40,44)의 도전성 물질 안으로 약간 과식각하여 페데스탈들과 개구들 내에 형성된 도전 물질 사이의 양호한 전기적 접촉을 보증할 수 있다.
도 6을 참조하면, 전기적 도전성 물질(76)이 층(58) 위에 그리고 개구(72,74) 내에 형성된다. 전기적 도전 물질(76)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 다양한 금속들 (예를 들어, 텅스텐, 탄탈룸, 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속, 규화 금속 등) 및 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다. 개구들(72,74)내의 전기적 도전성 물질(76)은 커패시터 저장 노드 물질로 언급될 수 있다.
도 7을 참조하면, 물질(76)은 층(58) 위로부터 제거되고, 각각 커패시터 저장 노드 필러(78,80)로서 개구들(62,64) 내에 남는다. 물질(76)은 예를 들어, CMP를 포함하는 임의의 적당한 프로세싱에 의해 층(58) 위로부터 제거될 수 있다. 저장 노드 필러들(78,80,68)은 도 5 내지 도 7의 프로세싱을 사용하여 동시에 형성된 복수의 동일한 저장 노드 필러를 대표(representative)할 수 있다.
도 2 내지 도 7의 실시예는 메모리 어레이 영역(5)의 개구들(개구들(72,74)) 에 대하여 후속하여 주변 영역(7)에 개구들(도 2의 개구들(62,64))을 형성하고; 메모리 어레이 영역의 개구들 내의 도전성 물질(76)의 형성에 대하여 후속하여 주변 영역의 개구들 내에 도전성 물질(66)을 형성한다. 메모리 어레이 영역(저장 노드 필러들(78,80))의 저장 노드 필러들과 상이한 조성물을 포함하기 위하여 주변 영역(컬럼들(68,70))에 도전성 컬럼들을 형성하는 것이 바람직하다면, 그러한 실시예가 유용할 수 있다. 다른 실시예들에서, 주변 영역의 개구들은 메모리 어레이 영역의 개구들과 동시에 형성될 수 있고; 공통(common) 도전성 물질이 메모리 어레이 영역의 개구들과 주변 영역의 개구들 내에서 동시에 형성될 수 있다. 그러한 다른 실시예들에서, 저장 노드 필러들(78,80)은 주변 영역에 형성된 컬럼들(68,70)과 동일한 조성물을 포함할 것이다. 주변 영역에 형성된 컬럼들이 메모리 어레이 영역에 형성된 저장 노드 필러들에 대하여 후속하여 형성되는 실시예들에서 조차, 주변 영역의 컬럼들은 메모리 어레이 영역의 저장 노드 필러들과 조성물에 있어 동일할 수 있다.
도 2 내지 도 7의 실시예는 메모리 어레이 영역(5)의 저장 노드 필러들(78,80)의 형성 이전에 주변 영역(7)에 컬럼들(68,70)을 형성한다. 다른 실시예들에서, 저장 노드 필러들은 주변 영역의 컬럼들의 형성 이전에 형성될 수 있다.
도 8을 참조하면, 물질들(56,60)의 일부들이 제거되어 커패시터 저장 노드 필러들(78,80)의 표면들이 노출되게 하고, 주변 구조체(68)의 표면들이 노출되게 한다. 물질들(56,60)은 주변 구조체(70)를 따라서 남는다.
물질들(56,60)은 임의의 적당한 방법을 사용하여 패터닝되고 제거될 수 있다. 예를 들어, 포토리소그래픽-패터닝된 포토레지스트(도시 안 됨)가 물질(60) 위에 제공될 수 있고; 하나 또는 그 이상의 적당한 식각들을 가지고 그 포토레지스트로부터 하부 물질들(56,60)로 패턴이 트랜스퍼될 수 있고; 그 후에 도 8에 도시된 구조를 남기기 위하여 그 포토레지스트가 제거될 수 있다.
필러들(78,80)은 자체-지지형(self-supporting)(도시 안 됨)일 수 있거나, 예를 들어, 미국 특허번호 제 7,271,051호에 개시된 것과 유사한 격자들과 같은 하나 이상의 격자에 의해 지지될 수 있다.
보호 물질(54)은 물질(56)의 제거 동안 식각 정지로서 사용될 수 있다. 특히, 물질(54)에 비하여 물질(56)에 대해 선택적인 식각 조건들이 선택될 수 있다.
물질들(56,60)의 제거 이후에, 저장 노드 필러들(78,80)은 각각 노출된 상부 표면들(81,85)을 갖고; 각각 노출된 측벽 표면들(83,87)을 갖는다. 또한, 주변 구조체(68)는 노출된 상부 표면(91) 및 노출된 측벽 표면(93)을 갖는다.
도 9를 참조하면, 유전 물질(82)이 저장 노드 필러들(78,80)의 상부 표면들(81,85) 위 에, 그리고 저장 노드 필러들의 측벽 표면들(83,87)을 따라 형성된다. 유전 물질(82)은 주변 영역(7)으로 연장하고, 주변 구조체(68)의 상부 표면(91) 및 측벽 표면들(93)을 따라 연장하도록 형성된다. 유전 물질은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 이산화 규소, 질화 규소 및 다양한 고-유전상수(high-k) 조성물(이산화 규소의 유전상수보다 큰 유전상수를 갖는 조성물인 고-유전상수 조성물을 갖는)을 포함할 수 있다.
유전 물질(82)은 예를 들어 ALD, CVD 및 PVD 중 하나 또는 그 이상을 포함하는 임의의 적당한 방법으로 형성될 수 있다.
커패시터 플레이트 물질(84)(외부 전극 물질로 언급될 수도 있음)은 유전 물질(82) 위에 형성된다. 커패시터 플레이트 물질은 상부 표면들(81,85,91)에 걸쳐, 그리고 측벽 표면들(83,87,93)을 따라 연장하고; 유전 물질(82)에 의해 상부 및 측벽 표면들로부터 이격된다.
커패시터 플레이트 물질(84)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고; 예를 들어, 다양한 금속들 (예를 들어, 텅스텐, 탄탈룸, 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속, 규화 금속 등) 및 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다.
커패시터 플레이트 물질(84)은 예를 들어 ALD, CVD 및 PVD 중 하나 또는 그 이상을 포함하는 임의의 적당한 방법으로 형성될 수 있다.
식각 정지 물질(86)은 커패시터 플레이트 물질(84) 위에 형성된다. 식각 정지 물질(86)은 예를 들어 질화 규소를 포함할 수 있고, ALD 및/또는 저압(low pressure) CVD에 의해 형성될 수 있다.
필러들(78,80,68)은 필러들에 걸쳐 컨포멀하게 연장하는 물질들(82,84,86)과 함께 그들 사이의 공간들(75)을 갖는 일련의 프로젝션들(projections, 73)을 형성한다. 프로젝션들 및 공간들은 반도체 베이스(또는, 기판)(12)에 걸쳐 평평하지 않은(uneven) 지형(topography)을 형성한다.
도 10을 참조하면, 물질(88)은 식각 정지 물질(86) 위에 형성된다. 물질(88)은 이를 제1 물질(56)로부터 구별하기 위하여 제2 물질로 언급될 수 있고, 물질(56)과 동일한 조성물, 또는 조성물의 배합을 포함할 수 있다. 물질(88)은 도 9의 프로젝션들 및 공간들의 평평하지 않은 지형에 걸쳐 형성된다.
평탄화 표면(89)이 물질들(88,86) 위에 연장하는 것으로 도시되었다. 그러한 평탄화 표면은 초기에(initially) 물질(88)이 물질(86) 위로 연장하도록 형성함으로써, 그 후에 식각 정지 물질(86) 위로부터 물질(88)을 제거하기 위해 CMP를 사용함으로써 형성될 수 있다. 평탄화 표면(89)은 이를 제2 평탄화 상부 표면(57)(도 1)으로부터 구별하기 위하여 제3 평탄화 상부 표면으로 언급될 수 있다. 평탄화 상부 표면(89)은 물질(88) 및 프로젝션들(73)(도 9)에 걸쳐 연장하는 평평한 지형을 정의한다.
도 11을 참조하면, 식각 정지 물질(90)의 층은 평탄화 상부 표면(89) 위에 형성된다. 식각 정지 물질(90)은 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있고, 예를 들어 질화 규소를 포함하거나, 질화 규소로 반드시 구성되거나, 또는 질화 규소로 구성될 수 있다. 식각 정지 물질(90)은 식각 정지 물질(86)보다 더 두껍게 도시되었으나; 다른 실시예들에서는, 식각 정지 물질(86)과 거의 동일한 두께이거나, 식각 정지 물질(86)보더 더 얇을 수 있다.
도 12를 참조하면, 구멍들(apertures)(또는 개구들)(92,94)은 물질들(82,84,86,90)을 통해 형성된다. 구멍들은 커패시터 저장 노드 필러들(78,80)로 연장하고, 도시된 실시예에서, 커패시터 저장 노드 필러들의 도전성 물질(76) 내로 부분적으로 식각된다. 저장 노드 필러들(78,80)은 폭들(widths, 95)을 포함하도록 도시되고, 개구들(92,94)은 필러들의 폭들(95)보다 더 좁은 폭들(97)을 포함하도록 도시된다. 저장 노드 필러들의 폭들에 대한 개구들(92,94)의 더 좁은 폭들은 저장 노드 필러들 위의 개구들의 형성 동안 가능한 마스크 오정렬을 보상할 수 있다.
개구들(92,94)은 임의의 적당한 프로세싱에 의해 형성될 수 있다. 예를 들어, 포토리소그래픽-패터닝된 포토레지스트(도시 안 됨)가 물질(60) 위에 제공될 수 있고; 하나 또는 그 이상의 적당한 식각들을 가지고 그 포토레지스트로부터 하부 물질들(82,84,86,90)로 패턴이 트랜스퍼될 수 있고; 그 후에 도 12에 도시된 구조를 남기기 위하여 그 포토레지스트가 제거될 수 있다.
도 13을 참조하면, 전기적 절연 물질(96)은 물질(90) 위에, 그리고 구멍들(92,94) 내에 형성된다. 절연 물질(96)은 구멍들을 부분적으로 충전하여 그 구멍들을 좁힌다. 물질(96)은 예를 들어, 질화 규소를 포함하거나, 질화 규소로 반드시 구성되거나, 또는 질화 규소로 구성될 수 있다. 물질(96)은 예를 들어 CVD, ALD 및 PVD 중 하나 또는 그 이상을 포함하는 임의의 적당한 방법을 사용하여 형성될 수 있다.
도 14를 참조하면, 물질(96)은 이방성으로 식각되어 구멍(92,94) 내에 스페이서들(98)을 형성한다. 스페이서들은 구멍들의 측벽들을 따라 정렬하고, 커패시터 저장 노드 필러들(78,80)을 그 구멍들의 바닥에 노출되게 한다. 도전성 물질이 후속적인 프로세싱에서 구멍(92,94) 내에 제공될 때, 그러한 플레이트 물질이 커패시터 저장 노드 필러들(70,80)에 단락되지(shorted) 않도록, 스페이서들은 커패시터 플레이트 물질(84)을 따라서 전기적 분리를 형성하는 것으로 간주될 수 있다.
도 15를 참조하면, 노드 상호접속 물질(100)은 물질(90) 위에, 그리고 구멍들(92,94) 내에 형성된다. 노드 상호접속 물질은 전기적으로 도전성이고, 임의의 적당한 조성물 또는 조성물의 배합을 포함할 수 있다. 예를 들어, 노드 상호접속 물질은 다양한 금속들 (예를 들어, 텅스텐, 탄탈룸, 티타늄 등), 금속-포함 조성물들 (예를 들어, 질화 금속, 규화 금속 등) 및 도전성-도핑된 반도체 물질들 (예를 들어, 도전성-도핑된 실리콘)중 하나 또는 그 이상을 포함할 수 있다. 노드 상호접속 물질(100)은 예를 들어, ALD, CVD 및 PVD 중 하나 또는 그 이상을 포함하는 임의의 적당한 프로세싱을 사용하여 형성될 수 있다.
도 16을 참조하면, 노드 상호접속 물질(100)은, 구멍들(92,94) 내에 노드 상호접속 물질을 남기면서, 식각 정지 물질(90) 위로부터 제거된다. 그 노드 상호접속 물질의 제거는 CMP를 포함할 수 있고, 노드 상호접속 물질(100) 및 식각 정지 물질(90)에 걸쳐 연장하는 평탄화 상부 표면(101)을 형성할 수 있다. 평탄화 표면(101)은 이를 제3 평탄화 상부 표면(89)(도 10)으로부터 구별하기 위하여 제4 평탄화 상부 표면으로 언급될 수 있다.
도 17을 참조하면, 물질들(82,84,86,90)의 부분들이 주변 영역(7)에 걸친 식각 정지(60) 위로부터 제거되어 도전성 컬럼(70)으로 연장하는 인셋(inset), 또는 스텝(step)(102) 형성한다. 그러한 것은 컬럼(70) 위에 형성된 다른 회로에의 후속적인 부착(attachment)을 위해 컬럼(70)을 노출시킨다. 스텝(102)은 임의의 적당한 프로세싱을 이용하여 패터닝될 수 있다. 예를 들어, 포토리소그래픽-패터닝된 포토레지스트(도시 안 됨)가 물질(90) 위에 제공될 수 있고; 하나 또는 그 이상의 적당한 식각들을 가지고 그 포토레지스트로부터 하부 물질들(82,84,86,90)로 패턴이 트랜스퍼될 수 있고; 그 후에 도 17에 도시된 구조를 남기기 위하여 그 포토레지스트가 제거될 수 있다. 일부 실시예(도시 안 됨)에서, 도 17의 식각은 식각 정지(60)를 통해 연장할 수 있다.
도 18을 참조하면, 물질(104)은 평탄화 표면(101) 위에, 그리고 스텝(102) 내에 형성된다. 물질(104)은 이를 제2 물질(88)로부터 구별하기 위하여 제3 물질로 언급될 수 있고, 물질(88)과 동일한 조성물 또는 조성물의 배합을 포함할 수 있다.
물질(104)은 그 위에 평탄화 상부 표면(105)을 포함한다. 그러한 평탄화 표면은 그 물질의 형성 동안 물질(104)을 리플로우함으로써 및/또는 CMP를 사용함으로써 형성될 수 있다. 평탄화 표면(105)은 이를 제4 평탄화 상부 표면(101)(도 16)으로부터 구별하기 위하여 제5 평탄화 상부 표면으로 언급될 수 있다. 개구들이 궁극적으로 커패시터 저장 노드들의 제2 모듈들 또는 세그먼트들의 제조를 위한 템플릿을 생성하기 위하여 물질(104) 내에 형성된다는 점에서, 물질(104)은 제2 템플릿 물질로 언급될 수 있다. 물질(104)의 두께는 커패시터들의 제2 모듈들의 두께를 결정한다.
식각 정지 층(106)은 물질(104) 위에 형성된다. 식각 정지 층(106)은 물질(108)을 포함한다. 물질(108)은 임의의 적당한 조성물 또는 조성물의 배합을 질화 규소를 포함하거나, 질화 규소로 반드시 구성되거나, 또는 질화 규소로 구성될 수 있다.
식각 정지 층(106) 및 제3 물질(104)은 식각 정지 층(60) 및 제1 물질(56)을 형성하기 위하여 도 1에 개시된 것과 유사한 프로세싱을 사용하여 형성될 수 있다.
개구들(110,112)은 주변 영역(7)의 물질들(104,108)을 통하여 형성되고, 도전성 물질(114)로 충전된다. 개구들(110,112)은 그러한 개구들을 도 2의 제1 개구들(62,64)과 도 5의 제2 개구들(72,74)로부터 구별하기 위하여 제3 개구들로 언급될 수 있다. 도전 물질(114)은 이를 도 3의 제1 상호접속 물질(66)로부터 구별하기 위하여 제2 상호접속 물질로 언급될 수 있다.
개구들(110,112)은 제1 주변 구조체(68) 및 도전성 컬럼(70)으로 각각 연장한다. 개구(110)내의 도전성 물질(114)은, 제1 주변 구조체(68) 위에서 그와 전기적 접속하고, 커패시터 플레이트 물질(84)과 또한 전기적 접속하는 제2 주변 구조체(118)를 형성한다. 개구(112) 내의 도전성 물질(114)은 도전성 컬럼(70)으로 연장하는 전기적 상호접속(120)을 형성한다.
물질들(104,108)을 통하여 연장하는 개구들(110,112)은 개구들(62,64)을 형성하기 위하여 도 2를 참조하여 설명된 것과 유사한 프로세싱을 사용하여 형성될 수 있다. 도전성 물질(114)은 개구들(62,64) 내에 도전성 물질(66)을 형성하기 위하여 도 3 및 도 4에서 설명된 것과 유사한 프로세싱을 사용하여 개구들(110,112) 내에 형성될 수 있다. 도전성 물질(114)은 일부 실시예에서 도전성 물질(66)과 조성물이 동일할 수 있고, 다른 실시예들에서 도전성 물질(66)과 조성물이 상이할 수 있다.
도 19를 참조하면, 개구들(122,124)은 메모리 어레이 영역(5)의 물질들(104,108)을 통하여 형성되고, 도전성 물질(126)로 충전된다. 개구들(122,124)은 그러한 개구들을 도 2의 제1 개구들(62,64), 도 5의 제2 개구들(72,74) 및 도 18의 제3 개구들(110,112)로부터 구별하기 위하여 제4 개구들로 언급될 수 있다. 도전성 물질(126)은 이를 도 6의 제1 커패시터 저장 노드 물질로부터 구별하기 위하여 제2 커패시터 저장 노드 물질로 언급될 수 있다.
개구들(122,124)은 각각 커패시터 저장 노드 필러들(78,80) 위의 노드 상호접속 물질(100)로 연장한다. 개구들(122,124)내의 도전성 물질(126)은 제1 커패시터 저장 노드 필러들(78,80) 위에서 그와 전기적 접속하는 제2 커패시터 저장 노드 필러들(128,130)을 형성한다. 일부 실시예에서, 저장 노드 필러들(78,80)은 커패시터 저장 노드의 제1 세그먼트들로서 간주될 수 있고; 상호접속 물질(100)은 저장 노드 필러들(128,130)과 함께, 커패시터 저장 노드의 제2 세그먼트들로서 간주될 수 있다.
물질들(104,108)을 통하여 연장하는 개구들(122,124)은 개구들(72,74)을 형성하기 위하여 도 5를 참조하여 설명된 것과 유사한 프로세싱을 사용하여 형성될 수 있다. 도전성 물질(126)은 개구들(72,74) 내에 도전성 물질(76)을 형성하기 위하여 도 6 및 도 7에서 설명된 것과 유사한 프로세싱을 사용하여 개구들(122,124) 내에 형성될 수 있다. 제2 커패시터 저장 노드 필러들(128,130)을 위해 사용된 도전성 물질(126)은 일부 실시예에서 제1 커패시터 저장 노드 필러들(78,80)을 위해 사용된 도전성 물질(76)과 조성물이 동일할 수 있고, 다른 실시예들에서 도전성 물질(76)과 조성물이 상이할 수 있다.
도 18 및 도 19의 실시예는 메모리 어레이 영역(5)(개구들(122,124))의 개구들에 대하여 후속적으로 주변 영역(7)(도 18의 개구들(110,112))의 개구들을 형성하고; 메모리 어레이 영역의 개구들 내의 도전성 물질(126)의 형성에 대하여 후속적으로 주변 영역의 개구들 내에 도전성 물질(114)을 형성한다. 메모리 어레이 영역(저장 노드 필러들(128,130))의 저장 노드 필러들과 상이한 조성물을 포함하기 위하여 주변 영역(컬럼들(118,120))에 도전성 컬럼들을 형성하는 것이 바람직하다면, 그러한 실시예가 유용할 수 있다. 다른 실시예들에서, 주변 영역의 개구들은 메모리 어레이 영역의 개구들과 동시에 형성될 수 있고; 공통 도전성 물질은 메모리 어레이 영역의 개구들 및 주변 영역의 개구들 내에서 동시에 형성될 수 있다. 그러한 다른 실시예들에서, 저장 노드 필러들(128,130)은 주변 영역에 형성되는 컬럼들(118,120)과 동일한 조성물을 포함할 것이다. 주변 영역에 형성되는 컬럼들이 메모리 어레이 영역에 형성되는 저장 노드 필러들에 대하여 후속적으로 형성되는 실시예들에서조차, 주변 영역의 컬럼들은 메모리 어레이 영역의 저장 노드 필러들과 조성물이 동일할 수 있다.
도 18 및 도 19의 실시예는 메모리 어레이 영역(5)의 저장 노드 필러들(128,130)의 형성 이전에 주변 영역(7)에 컬럼들(118,120)을 형성한다. 다른 실시예들에서, 저장 노드 필러들은 주변 영역의 컬럼들의 형성 이전에 형성될 수 있다.
도 20을 참조하면, 물질들(104,108)은 도 8을 참조하여 설명된 물질들(56,60)의 패터닝과 유사하게 패터닝된다. 물질들(104,108)의 패터닝은 펄러들(78,80), 및 주변 구조체(68)와 관련하여 도 8에 도시된 노출된 표면들과 유사하게, 커패시터 저장 노드 필러들(128,130)의 표면들이 노출되게 하고, 주변 구조체(118)의 표면들이 노출되게 한다. 특히, 저장 노드 필러들(128,130)은 각각 노출된 상부 표면들(111,121)을 가질 것이고; 각각 노출된 측벽 표면들(123,125)을 가질 것이다. 또한, 주변 구조체(118)는 노출된 상부 표면(131) 및 노출된 측벽 표면들(133)을 가질 것이다.
유전 물질(132)은 저장 노드 필러들(128,130)의 상부 표면들(111,121) 위에, 그리고 저장 노드 필러들의 측벽 표면들(123,125)을 따라서 형성된다. 유전 물질(132)은 주변 영역(7)으로 연장하고, 주변 구조체(118)의 상부 표면(131) 및 측벽 표면들(133)을 따라 연장하도록 형성된다. 유전 물질(132)은 도 9를 참조하여 설명된 유전 물질(82)과 동일할 수 있다. 유전 물질(132)은 이를 도 9의 제1 유전 물질(82)로부터 구별하기 위하여 제2 유전 물질로 언급될 수 있다.
커패시터 플레이트 물질(외부 전극 물질로서 언급될 수도 있음)(134)은 유전 물질(132) 위에 형성되고, 식각 정지 물질(136)은 커패시터 플레이트 물질(134) 위에 형성된다. 커패시터 플레이트 물질(134) 및 식각 정지 물질(136)은 각각 도 9의 커패시터 플레이트 물질(84) 및 식각 정지 물질(86)과 동일할 수 있다. 커패시터 플레이트 물질(134) 및 식각 정지 물질(136)은 이들을 도 9의 제1 커패시터 플레이트 물질(84) 및 제1 식각 정지 물질(86)과 구별하기 위하여 제2 커패시터 플레이트 물질 및 제2 식각 정지 물질로 언급될 수 있다.
도 21을 참조하면, 물질(138)은 식각 정지 물질(136) 위에 형성된다. 물질(138)은 이를 제1, 제2 및 제3 물질(56,88,104)로부터 구별하기 위하여 제4 물질로 언급될 수 있고; 물질들(56,88,104)의 하나 또는 그 이상과 같이, 동일한 조성물 또는 조성물의 배합을 포함할 수 있다.
평탄화 표면(135)은 물질(138) 위로 연장하도록 도시되었다. 그러한 평탄화 표면은 물질(138)의 리플로우를 이용함으로써 및/또는 CMP를 이용함으로써 형성될 수 있다.
도 22를 참조하면, 개구(140)는 물질(138) 및 층들(132,134,136)을 통하여 연장하도록 형성된다. 개구(140)는 주변 구조체(118)로 연장한다. 도전성 물질(142)은 개구(140) 내에 형성되어 주변 구조체(118)로 연장하는 상호접속 (또는, 주변구조체)(144)을 형성한다. 또한, 전기적 상호접속(201)은 물질(138)을 통하여 연장하여 상호접속(120)과 전기적으로 접속하도록 형성된다. 상호접속(201)은 상호접속(120)을 형성하기 위하여 전술한 것과 유사한 프로세싱으로 형성될 수 있고; 주변 구조체(144)와 동시에 형성될 수 있다.
주변 구조체들(144,118,68)은 서로 전기적으로 접속하고, 커패시터 플레이트들(134,84)에 전기적으로 접속한다. 따라서, 주변 구조체들은 커패시터 플레이트들(134,84)에 서로 상호접속한다. 주변 구조체(144)는, 커패시터 플레이트들에 전압을 제공하고 및/또는 그 전압을 제어하는데 사용되는 다른 회로(도시 안 함)에 커패시터 플레이트들을 전기적으로 접속하도록 사용될 수 있다. 주변 구조체들이 동일한 포토마스크를 사용하여 모두 패터닝되는 경우에 발생하는 바와 같이, 주변 구조체들(144,118,68)은 서로 횡방향(lateral) 두께가 동일하다. 다른 실시예들에서, 주변 구조체들(144,118,68) 중 하나 또는 그 이상은 주변 구조체들 중 다른 것과 횡방향 두께가 상이할 수 있다.
도 23은 선 23-23을 따르는 도 22의 구조를 도시한다. 커패시터 플레이트 물질이 커패시터 저장 노드 필러들(78,80) 주위에 연속적이도록, 도 23의 단면은 커패시터 플레이트 물질(84)이 스페이서들(98)을 둘러싸는(encircle) 것으로 도시하였다.
저장 노드 필러들(78,80)은 제1 저장 노드 세그먼트들 또는 섹션들이 될 것으로 간주될 수 있다. 그러한 저장 노드 세그먼트들은, 그 세그먼트들을 둘러싸는(surrounding) 커패시터 유전 물질(82) 및 커패시터 플레이트 물질(84)과 함께, 제1 커패시터 모듈들을 형성하는 것으로 간주될 수 있다. 저장 노드 필러들(128,130)은 상호접속 물질(100)을 통하여 제1 저장 노드 세그먼트들에 전기적으로 접속되는 제2 저장 노드 세그먼트들 (또는 섹션들)이 될 것으로 간주될 수 있다. 제2 저장 노드 세그먼트들은, 그러한 세그먼트들을 둘러싸는 유전 물질(132) 및 커패시터 플레이트 물질(134)과 함께, 제2 커패시터 모듈들을 형성하는 것으로 간주될 수 있다.
개별 제1 커패시터 모듈은, 제1 커패시터 모듈 바로 위의 개별 제2 커패시터 모듈과 함께, 커패시터 구조를 형성한다. 따라서, 저장 노드 필러(78)를 포함하는 제1 커패시터 모듈은, 저장 노드 필러(128)를 포함하는 제2 커패시터 모듈과 함께, 커패시터 구조(150)를 형성하고; 저장 노드 필러(80)를 포함하는 커패시터 모듈은, 저장 노드 필러(130)를 포함하는 제2 커패시터 모듈과 함께, 커패시터 구조(152)를 형성한다. 커패시터 구조들은 주변 구조체들(68,118,144)을 통하여 주변 영역(70)에서 서로 상호접속하는 커패시터 플레이트 물질들(84,134)을 포함한다.
도시된 실시예에서, 제1 커패시터 저장 노드 필러들은 폭들(즉, 횡방향 두께들)(95)을 포함하고, 제2 커패시터 저장 노드 필러들은 폭들(95)과 거의 동일한 폭들(155)를 포함하고, 제1 및 제2 커패시터 저장 노드 필러 사이의 상호접속하는 영역들(즉, 상호접속 물질(100)을 포함하는 영역들)은 폭들(95,155)보다 더 작은 폭들(97)을 포함한다. 따라서 커패시터들은 좁은 넥(neck) 영역 (예를 들어, 두꺼운 저장 노드 필러들(78,128) 사이의 넥 영역(160))을 통하여 서로 접속되는 두 개의 두꺼운 저장 노드 필러들(예를 들어, 두꺼운 저장 노드 필러들(78,128))을 포함하는 것으로 간주될 수 있다. 도시된 실시예에서, 유전 물질(82) 및 커패시터 플레이트 물질(84)은 제1 두꺼운 저장 노드 필러(78)를 따라서 연장하나, 제2 두꺼운 저장 노드 필러(128)를 따라서는 연장하지 않고; 유사하게 유전 물질(132) 및 커패시터 플레이트 물질(134)은 제2 두꺼운 저장 노드 필러(128)를 따라서 연장하나, 제1 두꺼운 저장 노드 필러(78)를 따라서는 연장하지 않는다.
커패시터 구조의 제1 및 제2 두꺼운 필러는 일부 실시예에서 서로 조성물이 동일할 수 있고; 다른 실시예들에서 서로 조성물이 상이할 수 있다. 또한, 두꺼운 필러들 사이의 좁은 넥 영역은 두꺼운 필러들 중 하나 또는 모두와 조성물이 동일할 수 있거나, 두꺼운 필러들 모두와 조성물이 상이할 수 있다. 일부 실시예에서, 제1 및 제2 두꺼운 필러는, 그들과 상호접속하는 좁은 넥 영역과 함께, 커패시터 저장 노드가 될 것으로 간주될 수 있다.
커패시터 플레이트 물질들(84,134)은 주변 영역(7)의 상호접속 영역에서 서로 상호접속하는 것으로 간주될 수 있다. 도시된 실시예에서, 상호접속 영역은 제1 필러 바로 위 제2 필러(114)와 전기적으로 접속되는 제1 필러(68)를 포함한다. 제1 필러는 측벽(93)을 갖고, 유전 물질(82)은 그러한 측벽을 따라서 연장한다. 제2 필러는 측벽(133)을 갖고, 유전 물질(132)은 그러한 측벽을 따라서 연장한다. 커패시터 플레이트 물질(84)은 유전 물질(82)에 의해 제1 필러의 측벽(93)으로부터 분리되고, 유사하게 커패시터 플레이트 물질(134)은 유전 물질(132)에 의해 필러(118)의 측벽(133)으로부터 분리된다.
일부 실시예에서, 필러들(68,118)은 주변 영역의 도전성 상호접속인 것으로 간주될 수 있고, 커패시터 플레이트 물질들(84,134)은 메모리 어레이 영역으로부터 주변 영역의 도전성 상호접속들로 연장하는 선들(lines)을 포함하는 것으로 간주될 수 있다. 도시된 실시예에서, 커패시터 유전 물질들(82,132)은 메모리 어레이 영역으로부터 주변 영역으로 또한 연장하고, 필러들(68,118)에 물리적으로 접촉한다.
제2 필러(114)의 일부에 대응하는 전기적 상호접속은 유전 물질(82)에 걸쳐 브리치하여(breach) 제1 필러(68)와 커패시터 플레이트 물질(142) 사이에 접속을 제공하고; 유사하게 도전성 물질(142)에 대응하는 전기적 접속은 유전 물질(132)에 걸쳐 브리치하여 커패시터 플레이트 물질(134)과 제2 필러(118) 사이에 전기적 접속을 제공한다.
도시된 실시예에서, 커패시터 구조들은 서로의 상부에 두 개의 커패시터 모듈들을 적층함으로써 형성된다. 다른 실시예들에서, 두 개 이상의 커패시터 모듈들이 적층되어 커패시터 구조들을 형성할 수 있다. 또한, 도시된 실시예에서, 커패시터 모듈들은 필러-형상 저장 노드들을 포함한다. 다른 실시예들에서, 하나 또는 그 이상의 커패시터 모듈들은 용기-형상일 수 있거나, 최종 커패시터 구조가 필러형 커패시터라기보다는 용기형 커패시터가 되도록 구성될 수 있다. 일부 실시예에서, 모든 커패시터 모듈들은, 용량 면적(capacitive area)을 증가시키기 위하여 저장 노드들의 더 복잡한 형상들을 사용하는 상부 커패시터 모듈들을 제외하고, 필러-형상 저장 노드들을 사용한다.
다수의 이점들이 다양한 실시예들을 사용하여 달성될 수 있다. 예를 들어, 일부 실시예는 더 큰 종횡비가 달성되어, 종래의 커패시터들보다 더 길고 더 가는 커패시터들을 가지고, 커패시터당 비슷한 커패시턴스를 유지하면서, 종래의 방법들에 의해 달성될 수 있는 것보다 더 밀도 높은 어레이들의 생성을 가능하게 할 수 있다. 종래-형성된 높은 종횡비 커패시터들은 기계적 안정성 문제들 때문에 기울거나(lean) 파손될 수 있다. 그러나, 일부 실시예는, 다음 섹션의 시작 이전에 각 섹션이 기계적으로 안정되는 섹션들로 커패시터들을 수직 제조함으로써, 종래 방법들의 기계적 안정성 문제들을 피할 수 있다. 따라서, 3 미크론(micron) 길이의 단일 구조체로서 커패시터를 제조(종래 방법들을 사용하여 형성되는 것처럼)하는 대신에, 커패시터는 서로의 상부에 적층되는 두 개의 1.5 미크론 길이의 모듈들로서 대신 제조되어, 3 미크론 길이인 최종 커패시터 구조체를 형성할 수 있다. 일부 실시예의 추가적 이점은 섹션들로의 커패시터의 생성(building)은 간헐적(intermittent) 프로세싱이 커패시터 섹센들 사이에서 수행되게 할 수 있다는 점이다. 예를 들어, 금속/도전성 층들은 하나의 커패시터 섹션의 형성과 다음 커패시터 섹션의 형성 사이의 중간 단계에서 회로의 다른 부분들에 접촉들을 생성하도록 형성될 수 있다.
도 1 내지 도 23의 도시된 실시예는 커패시터 모듈들의 형성 동안 주변 회로에의 접촉들을 형성한다 (특히, 필러(46)에 연관된 주변 회로에 접속하는 컬럼들(70,120,201)을 형성). 커패시터들이 너무 길어서 주변 회로에의 접촉들이 커패시터들과 다수의 단계들에서 생성되어야 한다면, 이 실시예가 사용될 수 있다. 다른 실시예들에서, 주변 회로에의 접촉들은 커패시터 모듈들을 형성하는데 사용되는 것으로부터 별개 프로세싱에서 형성될 수 있다.
일부 실시예는 전술한 DRAM 어레이들 중 하나 또는 그 이상을 사용하는 전자적 시스템들을 포함한다. 전자적 시스템들은 컴퓨터 시스템들, 자동차들, 휴대전화들, 텔레비전들, 카메라들 등을 포함할 수 있다.
도 24는 컴퓨터 시스템(400)의 일 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 프로세싱 유닛, 및 적어도 하나의 메모리 장치(408)를 가질 수 있다. 메모리 장치(408)는 메모리 셀들의 어레이를 포함할 수 있고, 그러한 어레이는 어레이 내의 개별 메모리 셀들에 액세스하기 위한 어드레싱 회로와 결합될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀들로부터의 데이터를 판독하기 위한 판독 회로에 결합될 수 있다. 어드레싱 및 판독 회로는 메모리 장치(408)와 프로세서(406) 사이의 정보를 운반하는데 사용될 수 있다. 이는 도 25에 도시된 마더보드(404)의 블록도에 도시되었다. 그러한 블록도에서, 어드레싱 회로는 410으로 도시되고, 판독 회로는 412로 도시되었다.
프로세서 장치(406)는 프로세서 모듈에 대응할 수 있고, 모듈과 함께 사용되는 연관된 메모리는 DRAM을 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있고, DRAM을 포함할 수 있다.
도 26은 전자 시스템(700)의 높은 수준의 구성(organization)의 단순하된 블록도를 도시한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 연관된 메모리를 채용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 장치 유닛(706) 및 입력/출력(I/O) 장치(708)를 포함하는 기능적 소자들을 갖는다 (다양한 실시예에서, 그 시스템은 복수의 프로세서들, 제어 유닛들, 메모리 장치 유닛들 및/또는 I/O 장치들을 가질 수 있다는 것을 이해하여야 한다). 일반적으로, 전자 시스템(700)은 프로세서(702)와, 그 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치(708) 사이의 다른 상호작용들에 의하여 데이터 상에 수행되는 동작들을 특정하는 명령들의 원(native) 세트를 가질 것이다. 제어 유닛(704)은, 메모리 장치로부터 페치되어(fetched) 실행될 명령들을 야기하는 동작들의 세트를 통하여 계속적인 순환(cycling)에 의해 프로세서(702), 메모리 장치(706) 및 I/O 장치(708)의 모든 동작들을 조정한다. 메모리 장치(706)는 DRAM을 포함할 수 있다.
도 27은 전자 시스템(800)의 단순화된 블록도이다. 시스템(800)은 메모리 셀들(804)의 어레이, 어드레스 디코더(806), 로우(row) 액세스 회로(808), 컬럼 액세스 회로(810), 동작들 제어용 판독/기입 제어 회로(812), 및 입력/출력 회로(814)를 갖는 메모리 장치(802)를 포함한다. 메모리 장치(802)는 전원 회로(816) 및, 메모리 셀이 저-임계(low threshold) 컨덕팅 상태(conducting state)에 있는지 또는 고-임계 논-컨덕팅 상태에 있는지를 결정하기 위한 전류 센서들과 같은 센서들(820)을 더 포함한다. 도시된 전력 회로(816)는 전원 공급 회로(880), 기준 전압을 제공하기 위한 회로(882), 펄스들을 갖는 제1 워드라인을 제공하기 위한 회로(884), 펄스들을 갖는 제2 워드라인을 제공하기 위한 회로(886) 및 펄스들을 갖는 비트라인을 제공하기 위한 회로(888)를 포함한다. 또한, 시스템(800)은 프로세서(822), 또는 메모리 액세스를 위한 메모리 제어기를 또한 포함한다.
메모리 장치(802)는 배선(wiring) 또는 금속 선들(metallization lines)을 통하여 프로세서(822)로부터 제어 신호들을 수신한다. 메모리 장치(802)는 I/O 라인들을 통해 액세스되는 데이터를 저장하는데 사용된다. 프로세서(822) 또는 메모리 장치(802) 중 적어도 하나는 DRAM을 포함할 수 있다.
다양한 전자 시스템은 단일-패키지 프로세싱 유닛들로, 또는 프로세서와 메모리 장치(들) 사이의 통신 시간을 감소시키기 위하여 단일 반도체 칩 상으로도 제조될 수 있다.
전자 시스템들은 메모리 모듈들, 장치 드라이버들, 전원 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 어플리케이션-특정 모듈들에서 사용될 수 있고, 다중층(multilayer), 다중칩 모듈들을 포함할 수 있다.
전자 시스템들은 클럭들, 텔레비전들, 셀룰러 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은 임의의 광범위한 시스템들 중 하나일 수 있다.
10: 반도체 구조 12: 베이스
14,16,18: 트랜지스터 구조 15,17,19: 트랜지스터 게이트
24,26,28,30,32: 소스/드레인 영역 34,36,38: 분리영역
40,42,44,46,48: 전기적 도전성 필러 51, 57: 평탄화 상부 표면

Claims (25)

  1. 반도체 기판의 메모리 어레이 영역에 커패시터의 제1 섹션을 형성하는 단계로서, 상기 제1 섹션은 제1 커패시터 저장 노드, 상기 제1 커패시터 저장 노드 위의 제1 유전 물질 및 상기 제1 유전 물질 위의 제1 커패시터 외부 전극 물질을 포함하는, 상기 제1 섹션의 형성 단계;
    상기 메모리 어레이 영역의 주변인 상기 반도체 기판의 일 영역위에 있는 제1 도전성 상호접속에 상기 제1 커패시터 외부 전극 물질을 전기적으로 접속하는 단계;
    상기 커패시터의 상기 제1 섹션 위에 상기 커패시터의 제2 섹션을 형성하는 단계로서, 상기 제2 섹션은 상기 제1 커패시터 저장 노드와 전기적 접속하는 제2 커패시터 저장 노드, 상기 제2 커패시터 저장 노드 위의 제2 유전 물질 및 상기 제2 유전 물질 위의 제2 커패시터 외부 전극 물질을 포함하는, 상기 제2 섹션의 형성 단계;
    상기 메모리 어레이 영역의 주변인 상기 반도체 기판의 상기 영역위에 있는 제2 도전성 상호접속에 상기 제2 커패시터 외부 전극 물질을 전기적으로 접속하는 단계; 및
    상기 제1 및 제2 커패시터 외부 전극 물질들을 서로 전기적으로 결합하도록 상기 제1 및 제2 도전성 상호접속을 서로 전기적으로 접속하는 단계를 포함하는 커패시터 형성 방법.
  2. 청구항 1에 있어서, 상기 제1 및 제2 커패시터 저장 노드는 제1 횡방향 폭(lateral width)을 갖는 필러들을 포함하고, 상기 제2 커패시터 저장 노드는 상기 제1 및 제2 커패시터 저장 노드 사이에 전기적 도전성 넥(neck)을 형성함으로써 상기 제1 커패시터 저장 노드와 전기적 접촉되도록 형성되고, 상기 전기적 도전성 넥은 상기 제1 횡방향 폭보다 작은 제2 횡방향 폭을 갖는 커패시터 형성 방법.
  3. 청구항 1에 있어서, 상기 제1 및 제2 커패시터 저장 노드는 서로 동일한 조성물이고, 상기 제1 및 제2 도전성 상호접속은 상기 제1 및 제2 커패시터 저장 노드와 동일한 조성물인 커패시터 형성 방법.
  4. 청구항 1에 있어서, 상기 제1 및 제2 커패시터 저장 노드는 서로 동일한 조성물이고, 상기 제1 및 제2 도전성 상호접속은 상기 제1 및 제2 커패시터 저장 노드와 상이한 조성물인 커패시터 형성 방법.
  5. 청구항 1에 있어서, 상기 제1 및 제2 커패시터 유전 물질은 상기 커패시터의 상기 제1 및 제2 섹션으로부터 연장하여 상기 제1 및 제2 도전성 상호접속에 물리적으로 접촉하는 커패시터 형성 방법.
  6. 반도체 기판 위에 커패시터 저장 노드의 제1 세그먼트를 형성하는 단계로서, 상기 제1 세그먼트는 상부 표면을 갖고 상기 상부 표면으로부터 아래로 연장하는 측벽 표면들을 갖는 상기 제1 세그먼트의 형성 단계;
    상기 상부 표면 위에 그리고 상기 측벽 표면들을 따라서 제1 유전 물질을 형성하는 단계;
    상기 제1 유전 물질 위에 제1 커패시터 플레이트 물질을 형성하는 단계;
    상기 제1 커패시터 플레이트 물질에 걸쳐 전기적 절연층을 형성하는 단계;
    상기 전기적 절연층, 커패시터 플레이트 물질 및 제1 유전 물질을 통하여 식각하여 상기 커패시터 저장 노드의 상기 제1 세그먼트로 연장하는 개구를 형성하는 단계;
    상기 커패시터 저장 노드의 상기 제1 세그먼트를 상기 개구의 바닥에 노출시키면서 전기적 절연 스페이서를 가지고 상기 개구의 측벽들을 정렬하는(lining) 단계;
    상기 커패시터 저장 노드의 상기 제1 세그먼트 위에 상기 커패시터 저장 노드의 제2 세그먼트를 형성하는 단계로서, 상기 제2 세그먼트는 상기 개구 내에서 연장하여 상기 제1 세그먼트에 직접 접촉하는 상기 제2 세그먼트의 형성 단계;
    상기 제2 세그먼트 위에 제2 유전 물질을 형성하는 단계;
    상기 제2 유전 물질 위에 제2 커패시터 플레이트 물질을 형성하는 단계; 및
    상기 제1 및 제2 커패시터 플레이트 물질을 서로 전기적으로 결합하는 단계를 포함하는 커패시터 형성 방법.
  7. 청구항 6에 있어서, 상기 제1 커패시터 플레이트 물질은 상기 제2 커패시터 플레이트 물질과 동일한 조성물인 커패시터 형성 방법.
  8. 청구항 6에 있어서, 상기 개구의 상기 측벽들을 정렬하는 단계는:
    상기 개구의 상기 측벽들 및 바닥을 따라서 전기적 절연 스페이서 물질의 층을 형성하는 단계; 및
    상기 개구의 상기 측벽들을 따르는 상기 전기적 절연 스페이서 물질을 상기 전기적 절연 스페이서로서 남기면서 상기 개구의 상기 바닥으로부터 상기 전기적 절연 스페이서 물질을 제거하기 위하여 전기적 절연 스페이서 물질의 상기 층을 이방적으로 식각하는 단계를 포함하는 커패시터 형성 방법.
  9. 청구항 8에 있어서, 상기 전기적 절연 스페이서 물질은 질화 규소(silicon nitride)로 구성되는 커패시터 형성 방법.
  10. 청구항 6에 있어서, 상기 커패시터 저장 노드의 상기 제1 및 제2 세그먼트는 필러(pillar)인 커패시터 형성 방법.
  11. 반도체 기판 위에 제1 커패시터 저장 노드 필러들을 형성하는 단계로서, 상기 제1 커패시터 저장 노드 필러들은 상부 표면들을 갖고 상기 상부 표면들로부터 아래로 연장하는 측벽 표면들을 갖는, 상기 제1 커패시터 저장 노드 필러들의 형성 단계;
    상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서 제1 유전 물질을 형성하는 단계;
    상기 제1 유전 물질 위에 제1 커패시터 플레이트 물질을 형성하는 단계로서, 상기 제1 커패시터 플레이트 물질은 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서 연장하며; 상기 필러들, 제1 유전 물질 및 제1 커패시터 플레이트 물질은 상기 기판 위에 복수의 프로젝션들을 형성하고, 상기 프로젝션들은 그들 사이에 공간들을 가지며, 상기 프로젝션들 및 공간들은 함께 상기 기판에 걸쳐 평평하지 않은 지형을 형성하는 상기 제1 커패시터 플레이트 물질의 형성 단계;
    상기 평평하지 않은 지형에 걸쳐 제1 전기적 절연 물질을 형성하는 단계;
    상기 제1 전기적 절연 물질 및 상기 프로젝션들에 걸쳐 연장하는 평평한 지형을 형성하기 위하여 상기 제1 전기적 절연 물질의 상부 표면을 평탄화하는 단계;
    상기 평평한 지형 위에 식각 정지층을 형성하는 단계;
    상기 제1 커패시터 저장 노드 필러들로 연장하는 개구들을 형성하기 위하여 상기 식각 정지층, 제1 커패시터 플레이트 물질 및 제1 유전 물질을 통하여 식각하는 단계;
    상기 제1 커패시터 저장 노드 필러들을 상기 개구들의 바닥들에 노출시키면서 전기적 절연 스페이서들을 가지고 상기 개구들의 측벽들을 정렬하는 단계;
    상기 식각 정지층 위에 그리고 상기 정렬된 개구들 내에 전기적 상호접속 물질을 형성하는 단계;
    상기 정렬된 개구들 내에 상기 전기적 상호접속 물질을 남기면서 상기 식각 정지층 위로부터 상기 전기적 상호접속 물질을 제거하는 단계;
    상기 제1 커패시터 저장 노드 필러들 위에 제2 커패시터 저장 노드 필러들을 형성하는 단계로서, 상기 제2 커패시터 저장 노드 필러들은 상기 정렬된 개구들 내에 있는 상기 전기적 상호접속 물질을 통하여 상기 제1 커패시터 저장 노드 필러들과 접속되는 상기 제2 커패시터 저장 노드 필러들의 형성 단계;
    상기 제2 커패시터 저장 노드 필러들 위에 제2 유전 물질을 형성하는 단계;
    상기 제2 유전 물질 위에 제2 커패시터 플레이트 물질을 형성하는 단계; 및
    상기 제1 및 제2 커패시터 플레이트 물질을 서로 전기적으로 결합하는 단계를 포함하는 복수의 커패시터 형성 방법.
  12. 청구항 11에 있어서, 상기 반도체 기판은 소정의(defined) 메모리 어레이 영역 및 상기 메모리 어레이 영역에 인접한 소정의 주변 영역을 포함하고; 상기 커패시터 저장 노드들은 상기 메모리 어레이 영역에 형성되며; 상기 제1 및 제2 커패시터 플레이트 물질은 각각 상기 주변 영역으로 연장하는 제1 및 제2 라인과 전기적으로 접속하고; 상기 제1 및 제2 커패시터 플레이트 물질을 서로 전기적으로 결합하는 상기 단계는 상기 제1 및 제2 라인을 상기 주변 영역에서 서로 접속하는 단계를 포함하는 복수의 커패시터 형성 방법.
  13. 청구항 11에 있어서, 상기 제1 전기적 절연 물질은 이산화 규소(silicon dioxide)를 포함하고, 상기 식각 정지층은 질화 규소를 포함하는 복수의 커패시터 형성 방법.
  14. 청구항 11에 있어서, 상기 제1 커패시터 저장 노드 필러들, 상기 제2 커패시터 저장 노드 필러들 및 상기 전기적 상호접속 물질은 서로 공통 조성물인 복수의 커패시터 형성 방법.
  15. 청구항 14에 있어서, 상기 전기적 절연 스페이서들은 질화 규소로 구성되는 복수의 커패시터 형성 방법.
  16. 소정의 메모리 어레이 영역, 및 상기 메모리 어레이 영역의 주변인 소정의 주변 영역을 갖는 기판을 제공하는 단계로서, 상기 기판은 상기 메모리 어레이 영역에 복수의 저장 노드 접촉 위치들을 갖고; 상기 저장 노드 접촉 위치들은 트랜지스터들의 소스/드레인 영역들에 전기적으로 결합되고; 상기 기판은 상기 메모리 어레이 및 주변 영역에 걸쳐 연장하는 제1 평탄화 상부 표면을 포함하는 상기 기판의 제공 단계;
    상기 제1 평탄화 상부 표면 위에 제1 물질을 형성하는 단계로서, 상기 제1 물질은 제2 평탄화 상부 표면을 갖는, 상기 제1 물질의 형성 단계;
    상기 기판의 상기 주변 영역에 제1 개구를 식각하는 단계로서, 상기 제1 개구는 상기 제1 물질을 통하여 연장하는, 상기 제1 개구의 식각 단계;
    상기 기판의 상기 메모리 어레이 영역위에 제2 개구들을 식각하는 단계로서, 상기 제2 개구들은 상기 제1 물질을 통하여 상기 저장 노드 접촉 위치들로 연장하는, 상기 제2 개구들의 식각 단계;
    상기 제1 개구 내에 제1 상호접속 물질을 형성하는 단계;
    상기 제2 개구들 내에 제1 커패시터 저장 노드 필러들을 형성하는 단계;
    상기 제1 물질의 적어도 일부를 제거하는 단계로서, 상기 제1 커패시터 저장 노드 필러들이 노출된 측벽 및 상부 표면들을 갖도록 하고 또한 상기 제1 상호접속 물질의 제1 주변 구조체를 남기며, 상기 제1 주변 구조체는 노출된 상부 표면 및 노출된 측벽 표면들을 갖는, 상기 제1 물질의 적어도 일부의 제거 단계;
    상기 제1 커패시터 저장 노드 필러들의 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서, 그리고 상기 제1 주변 구조체의 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서 제1 유전 물질을 형성하는 단계;
    상기 제1 유전 물질 위에 제1 커패시터 플레이트 물질을 형성하는 단계로서, 상기 제1 커패시터 플레이트 물질은 상기 제1 커패시터 저장 노드 필러들의 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서, 그리고 상기 제1 주변 구조체의 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서 연장하는, 상기 제1 커패시터 플레이트 물질의 형성 단계;
    상기 제1 커패시터 플레이트 물질에 걸쳐 제2 물질을 형성하는 단계로서, 상기 제2 물질은 제3 평탄화 상부 표면을 갖는, 상기 제2 물질의 형성 단계;
    상기 제3 평탄화 상부 표면 위에 식각 정지층을 형성하는 단계;
    상기 제1 커패시터 저장 노드 필러들로 연장하는 구멍들을 형성하기 위하여 상기 식각 정지층, 제1 커패시터 플레이트 물질 및 제1 유전 물질을 통하여 식각하는 단계;
    상기 제1 커패시터 저장 노드 필러들을 상기 구멍들의 바닥들에 노출시키면서 전기적 절연 스페이서들을 가지고 상기 구멍들의 측벽들을 정렬하는 단계;
    상기 구멍들 내에 노드 상호접속 물질을 형성하는 단계; 및 상기 구멍들내의 상기 노드 상호접속 물질에 걸쳐, 그리고 상기 식각 정치층을 걸쳐 연장하는 제4 평탄화 상부 표면을 형성하는 단계;
    상기 제4 평탄화 상부 표면에 걸쳐 제3 물질을 형성하는 단계로서, 상기 제3 물질은 제5 평탄화 상부 표면을 갖는, 상기 제3 물질의 형성 단계;
    상기 기판의 상기 주변 영역에 제3 개구를 식각하는 단계로서, 상기 제3 개구는 상기 제3 물질을 통하여 그리고 상기 제1 주변 구조체로 연장하는, 상기 제3 개구의 식각 단계;
    상기 기판의 상기 메모리 어레이 영역에 제4 개구들을 식각하는 단계로서, 상기 제4 개구들은 상기 제3 물질을 통하여 그리고 상기 노드 상호접속 물질로 연장하는, 상기 제4 개구들의 형성 단계;
    상기 제3 개구 내에 제2 상호접속 물질을 형성하는 단계;
    상기 제4 개구들 내에 제2 커패시터 저장 노드 필러들을 형성하는 단계;
    상기 제3 물질의 적어도 일부를 제거하는 단계로서, 상기 제2 커패시터 저장 노드 필러들이 노출된 측벽 및 상부 표면들을 갖도록 하고 또한 상기 제2 상호접속 물질의 제2 주변 구조체를 남기며, 상기 제2 주변 구조체는 상기 제1 주변 구조체와 직접 접촉하고 그리고 노출된 상부 표면 및 노출된 측벽 표면들을 갖는, 상기 제3 물질의 적어도 일부의 제거 단계;
    상기 제2 커패시터 저장 노드 필러들의 상기 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서 그리고, 상기 제2 주변 구조체의 상기 상부 표면 위에 그리고 상기 측벽 표면들을 따라서 제2 유전 물질을 형성하는 단계; 및
    상기 제2 유전 물질 위에 제2 커패시터 플레이트 물질을 형성하는 단계로서, 상기 제2 커패시터 플레이트 물질은 상기 제2 커패시터 저장 노드 필러들의 상부 표면들 위에 그리고 상기 측벽 표면들을 따라서, 그리고 상기 제2 주변 구조체의 상기 상부 표면 위에 그리고 상기 측벽 표면들을 따라서 연장하는, 상기 제2 커패시터 플레이트 물질의 형성 단계를 포함하는 DRAM 어레이 형성 방법.
  17. 청구항 16에 있어서, 상기 제1 및 제2 개구는 서로 동시에 형성되고, 상기 제1 커패시터 저장 노드들은 상기 제1 개구 내에서, 상기 제2 개구 내에 상기 제1 상호접속 물질을 형성함과 동시에 형성되는 DRAM 어레이 형성 방법.
  18. 청구항 16에 있어서, 상기 제1 개구들 및 제2 개구는 서로 순차적으로 형성되고, 상기 제1 커패시터 저장 노드들은 상기 제1 개구들 내에서, 상기 제2 개구 내의 상기 제1 상호접속 물질의 형성에 대하여 순차적으로 형성되는 DRAM 어레이 형성 방법.
  19. 청구항 18에 있어서, 상기 제1 커패시터 저장 노드들은 상기 제1 상호접속 물질과 상이한 조성물을 포함하는 DRAM 어레이 형성 방법.
  20. 청구항 16에 있어서,
    상기 제2 커패시터 플레이트 물질 위에 제4 물질을 형성하는 단계; 및
    상기 제4 물질을 통하여 연장하여 상기 기판의 상기 주변 영역위의 상기 제2 커패시터 플레이트 물질과 전기적으로 접속하는 전기 상호접속을 형성하는 단계를 더 포함하는 DRAM 어레이 형성 방법.
  21. 반도체 기판 위의 커패시터 저장 노드로서, 상기 커패시터 저장 노드는 제1 두꺼운 필러(pillar), 상기 제1 두꺼운 필러 위의 제2 두꺼운 필러, 및 상기 제2 두꺼운 필러를 상기 제1 두꺼운 필러에 접속하는 좁은 넥을 포함하는, 상기 커패시터 저장 노드;
    상기 제1 두꺼운 필러를 따르고 상기 제2 두꺼운 필러를 따르지 않는 제1 유전 물질;
    상기 제2 두꺼운 필러를 따르고 상기 제1 두꺼운 필러를 따르지 않는 제2 유전 물질;
    상기 제1 두꺼운 필러를 따르고 상기 제2 두꺼운 필러를 따르지 않는 제1 커패시터 외부 전극 물질;
    상기 제2 두꺼운 필러를 따르고 상기 제1 두꺼운 필러를 따르지 않는 제2 커패시터 외부 전극 물질; 및
    상기 커패시터 저장 노드로부터 측면으로 오프셋된(offset) 상호접속 영역으로서, 상기 제1 및 제2 커패시터 외부 전극 물질이 상기 상호접속 영역 내에서 서로 전기적으로 결합되는 상기 상호접속 영역을 포함하는 반도체 구조.
  22. 청구항 21에 있어서, 상기 제1 및 제2 두꺼운 필러 및 상기 좁은 넥 영역 모두는 서로 동일한 조성물을 포함하는 반도체 구조.
  23. 청구항 21에 있어서, 상기 제1 및 제2 두꺼운 필러는 서로 상이한 조성물인 반도체 구조.
  24. 청구항 21에 있어서, 상기 상호접속 영역은:
    제1 측벽을 갖고, 상기 제1 측벽을 따라 연장하는 상기 제1 유전 물질을 갖는 제1 필러;
    상기 제1 필러 위에 그리고 상기 제1 필러와 전기적 접속되는 제2 필러로서, 상기 제2 필러는 제2 측벽을 갖고 상기 제2 측벽을 따라서 연장하는 상기 제2 유전 물질을 갖는 상기 제2 필러;
    상기 제1 측벽을 따라 연장하고, 상기 제1 유전 물질에 걸쳐 연장하는 도전성 브리치에 의해 상기 제1 측벽과 전기적으로 접속되는 상기 제1 커패시터 외부 전극 물질; 및
    상기 제2 측벽을 따라 연장하고, 상기 제2 유전 물질에 걸쳐 연장하는 도전성 브리치에 의해 상기 제2 측벽과 전기적으로 접속되는 상기 제2 커패시터 외부 전극 물질을 포함하는 반도체 구조.
  25. 청구항 24에 있어서, 상기 상호접속의 상기 제1 및 제2 필러는 서로 동일한 조성물이고 상기 커패시터 스토리지 노드의 상기 제1 및 제2 두꺼운 필러와 동일한 조성물인 반도체 구조.
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