JPS6281745A - ウエハ−規模のｌｓｉ半導体装置とその製造方法 - Google Patents

ウエハ−規模のｌｓｉ半導体装置とその製造方法

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JPS6281745A
JPS6281745A JP60222593A JP22259385A JPS6281745A JP S6281745 A JPS6281745 A JP S6281745A JP 60222593 A JP60222593 A JP 60222593A JP 22259385 A JP22259385 A JP 22259385A JP S6281745 A JPS6281745 A JP S6281745A
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JP
Japan
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chips
wafer
chip
substrate
wiring
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JP60222593A
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English (en)
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Toshitaka Fukushima
福島　敏高
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 半導体集積回路の集積度を大とするため種々の方法が提
案されているが、従来の手法をそのまま延長して、一つ
のウェハー上に大規模なる集積回路を形成する手段は、
歩留りが悪くマスク等の開発コストも大となり現時点で
は実用的でない。
本発明では従来の手法により製作される複数のＩＣチッ
プを用い、低コストでウェハー規模のしｓｒ半導体装置
を製作するための構造、及びその製造方法を述べる。
〔産業上の利用分野〕
本発明は、集積度の極めて高い、ウェハー規模の集積回
路の構造及びその製造方法に関する。
通常、装置の回路設計に当たっては、標準的なセラミッ
クあるいはプラスチックのＤＩＰ型パッケージに収めら
れたＩＣをプリント基板に搭載して相互配線されて用い
られる。
一方、装置の小型化の要望にたいしては、複数個のＩＣ
及びその他の受動部品を一つの基板上に収容してパッケ
ージ化するハイブリッドＩＣ技術は古くより知られてい
る。
また、Ｌ　ＣＣ（Ｌｅｅｄｌｅｓｓ　Ｃｈｉｐ　Ｃａｒ
ｒｉｅｒ）をセラミックよりなるマザーボード上に複数
個配設してモジュール化する方法も実用化している。
更に、高速性能、高密度実装を実現するため、ＩＣを製
作するのに適用されているウェハー・プロセス技術を、
そのままウェハー規模の大きさに迄拡大して大規模集積
回路を製作するには、技術的に余りにも問題が多く、未
だ実現していないのでこれに対する改善が要望されてい
る。
Ｃ従来の技術〕 ウェハー上に、通常のＩＣチップに構成されている回路
の数１０倍から数１００倍の大規模の回路を同様な手段
で構成するには、技術的あるいはコスト的に限界を生ず
る。
歩留りは、集積規模が大きくなると共に急速に低下する
。通常、ＩＣの製作ではチップの寸法が小さいので発生
した不良チップを取り除くことにより逃げられるが、集
積規模が大きいウェハー規模ＬＳＩでは、１チツプ内に
含まれる欠陥の確率は急増する。
また、このようなウェハー規模ＬＳＩのマスク・プロセ
スで使用されるマスクの製作コストも極めて大となり、
製作されるＬＳＩの数が比較的に少量の時、■チップ当
たりのコストは極めて高価なものになる。
上記のような問題に対して、コストを出来るだけ抑えて
、高速性能、高密度実装を実現するため計算機のＣＰＵ
等ではマルチ・チップ・モジュール技術が実用化してい
る。
この技術は、ＩＣチップを小さいセラミック積層に搭載
してパッケージとしたもので、外部に突出したリード線
がなく、セラミックには配線が施され、セラミックの側
壁面の配線部を直接接続用に使用するもので、チップ・
キャリヤ・パッケージと呼ばれている。
このようなチップ・キャリヤ・パッケージを複数個、一
旦セラミックのマザーボードに搭載してモジュールとし
て使用するマルチ・チップ・モジュール技術が実用化し
ている。
〔発明が解決しようとする問題点〕
上記に述べた、従来の技術によるマルチ・チップ・モジ
ュール技術による方法では、千ノブの冷却方法とか、セ
ラミックのマザーボード内のチップ間の配線方法等が問
題を生ずる。
ＩＣチップの冷却はマザーボード及びチップ・キャリヤ
・パッケージのセラミックを通して、空冷あるいは液冷
されることになる。従って、セラミックでの熱抵抗を無
視することが出来ない。
また、配線としては、Ｍｏ、Ｗ等の金属粉末を用いたプ
リント配線法によっているので、配、Ｗ抵抗は通常のボ
ンディング・ワイヤに比して大であり、また配線密度も
大きく出来ないのでセラミックは層数の多い多層セラミ
ック板を必要とする。
上記のごとき問題点を解決すると共に、低コストの大規
模集積回路を実現することが必要となっている。
〔問題点を解決するための手段〕
上記問題点は、複数個のＩＣチップが基板上に配設され
、該基板上に該チップと膨張係数をほぼ同じくする材料
によりチップの間隙をチップ上面とほぼ同じ高さまで埋
込まれ、更に基板とには、上記ＩＣチップ間を相互に接
続する配線層が形成されたことよりなる本発明のウェハ
ー規模のＬＳＩ半導体装置によって解決される。
上記ＩＣチップと膨張係数を同じくする材料として、該
ＩＣチップと同じ材料を埋込むことが好都合である。
また、前記基板として、３１１　Ｃチップの同じ材料の
ウェハーを用いることが出来る。
上記ウェハー規模のＬＳＩ半導体装置の製造方法として
は、配線工程の終了したウェハー上に窒化膜を積層し、
スクライブを行ったＩＣチップを複数個基板上に配設し
、該基板上に該チップと膨張係数をほぼ同じくする材料
を全面被覆した後、研磨を行って該ＩＣチップの窒化膜
を露出せしめ、次いで該窒化膜を除去し、ＩＣチソ１間
、入出力回路等の配線工程を行う本発明の製造方法によ
って解決される。
〔作用〕
本発明によるウェハー規模のＬＳＩ半導体装置の構造、
及び製造方法は、高度なる技術レベルにある現在のウェ
ハー・プロセスの技術を最大限に利用せんとするもので
ある。
ＩＣチップを搭載する基手反として、シリコン・ウェハ
ーを用いることによりセラミックよりも熱伝導に対する
抵抗を著しく低下させることが可能となり、ＩＣチップ
の温度上昇を緩和することが可能となる。
また、基板上の配線は通常のウェハー・プロセスに用い
るアルミニウム膜を蒸着し、パターンニングを行うこと
により形成出来るので、配線密度を高めることが可能で
あり、必要な場合は多層配線を行うことも容易である。
〔実施例〕
本発明の一実施例を図面により詳細説明する。
第１図〜第５図は本発明のウェハー規模のＬＳＩ半導体
装置の製造方法を工程順に模式的に説明するものである
。
第１図では通常の方法で製作されたＬＳＩのウェハー１
を用いる。本実施例ではＬＳＩ（１）、ＬＳＩ　ｆ２１
．　　Ｌ　Ｓ　Ｉ　（ｎ）とｎ種類のＩＣチップ２を使
用する場合を説明する。
これらのウェハーは、通常のウェハー・プロセスを終了
し、パシベーション工程前のウェハーを用い、Ｐ　ＰＴ
　（ＰｒｉｍａｒｙＰｒｏｂｅＴｅｓｔ　）は完了して
良品チップを選択出来る状態とする。
ＰＰＴはウェハー状態のまま、ウェハー・プローバー　
（ＷａｆｅｒＰｒｏｂｅｒ　）を用いて、各チップの良
否を判定する方法で、不良チップはスクライブ後廃棄さ
れる。
次に、上記ウェハー上に５ｉｆｆＮ４膜３をプラズ７Ｃ
ＶＤ法により成長させる。このとき基板上のＩＣチップ
の温度は約３５０°Ｃに抑えられてチップに悪影響を与
えない。膜厚は約２０００人とする。このＳｉ３Ｎ、膜
は後のポリンシング工程でのストップ層としての機能を
果たす。
上記、５ｉ３Ｎａ膜３を積層せるウェハーにスクライブ
を行って、個々の必要なるＩＣチップとして卓備する。
本実施例ではＩＣチップを搭載する基板４としては、シ
リコン・ウェハーをそのまま用いる。
シリコン・ウェハー４上に回路を構成するのに必要なる
ＩＣチップをｍ個（ｎ種類のＩＣチップよりなる）を第
２図（ａｌにごとく配設する。ＩＣチップの配設位置は
、後の配線工程でチップ間の相互配線が出来るだけ短く
、且つクロス配線の少なくなるごとく選定される。
ＩＣチップの配設に際して、仮に固定するのに接着剤を
用いてもよいが、第２図（ｂ）に示すごとくシリコン・
ウェハー４にフォト・リングラフィ手法で溝５をエツチ
ングにより形成して、各ＩＣチップ２を溝５にはめこむ
方法を用いることが出来る。
次いで、シリコンをＩＣチップ２の間に埋込みウェハー
４上に全面成長させる。通常シリコンの気相成長では、
ポリシリコン成長の場合でも６００°Ｃ以上の基板温度
を必要とし、この場合、ＩＣチツブ自体の配線工程を終
わっているので、ＩＣチップを高温に上げることは好ま
しくない。
基板の温度を低く抑え、シリコンを成長させる方法とし
て、ＰＶＤ法を用いて陰極に置かれたシリコン・ターゲ
ットにアルゴン・イオンを衝突、スパッタさせることに
よるスパッタ法が用いられる。その他、低圧シランガス
を用いてプラズマＣＶＤ法によりシリコンを成長させる
方法も適用できる。
以上の方法によりポリシリコン、あるいはアモルファス
・シリコン層６を数μｍ成長させる。この時の断面を第
３図に示す。
次いで、シリコンＮ６をポリッシング工程により表面を
平坦化して、ＩＣチップ上のＳｉ３Ｎ４膜３を露出せし
める。このポリッシング工程は、機械化学的（メカノケ
ミカル）なる研摩方法であって、Ｓ　ｉ３　Ｎ　ａ膜３
はこの時研磨のストッパの役を果たす。これを第４図に
示す。
また、ウェハー４にＩＣチップを搭載する方法として、
ＩＣチップのＳｉ３Ｎ４膜３面をウェハー４側にする方
法を第７図に示す。この場合第８図に示すように、ウェ
ハーがポリッシングされる。
５ｉｓＮｓ膜３が研磨のストッパの役を果たすことは前
記方法と同様である。
本方法の利点は、チップ厚さの異なるＩＣチップ２につ
いても、同一の工程で平坦化を図ることが出来る。
次いで、一旦Ｓｉ、Ｎ、膜３をエツチング除去した後、
全面に絶縁膜７を成長させる。絶縁膜としてはＳ　ｉ　
Ｏ２膜、Ｓｉ３Ｎ４膜、ＰＳＧ膜等の通常のウェハー・
プロセスで使用される配線層の層間絶縁膜の何れかが使
用される。
次いで、ホトリソグラフィの手法を用い、各ＩＣチップ
に最初のウェハー・プロセスで設けられているバット部
８を開口する。
次いでＡβ配線層９を全面蒸着し、各ＩＣチップ間の接
続する配線のパターンニングを行う。このとき本半導体
装置と外部回路との入出力接続に必要なる入出力用パッ
ド１０も同時に形成される。
更に保護膜１１を積層して内部配線を終わる。これを第
５図に示す。
上記説明ではＡ／配線層は１層としたが、ＩＣチップ間
配線にクロス配線を必要とするときは２層配線、更に多
層配線とすることは、通常のＩＣプロセスと同様である
。
以上でウェハー規模の１、Ｓｌ半導体装置の機能素子部
の形成を完了するが、このままでは機械的に脆弱である
のでこれを補強するため、金属ベース１２上にシリコン
・ウェハーを接着し、更にコネクター１３を設け、コネ
クターとバッド１０との外部の配線接続を行って装置と
しての実装を容易とする。これを第６図に示す。
第６図で示す構造は、１実施例を示したものであってこ
の他にも種々のパンケージ構造が考えられるが、本発明
はこれらの構造に制約されるものでない。
以上の本発明の実施例の要点を纏めると、良品として選
択された各ＩＣチップを組み合わせで使用するので、ウ
ェハー規模のＬＳＩを形成した場合もその歩留りは著し
く高い。
また、ＩＣチップの組み合わせで使用するので、回路、
システムの設計の自由度は極めて高い。
ＩＣチップ間の配線は平坦化された後、行うので配線の
自由度が増加し、多層化が容易である。
上記の製造方法は、既に完成されたウェハー・プロセス
の技術をそのまま適用しているので、既存の製造設備が
使用可能である。
更に、多層セラミック板を用いていないので、材料コス
トの節減に役立つと共に、シリコン・ウェハーをそのま
ま基板として用いるので冷却効率が良い。
〔発明の効果〕
・以上に説明せるごとく本発明の半導体装置と製造方法
を適用することにより、ウェハー規模のＬｓｒ半導体装
置を極めて歩留り良く、然も比較的低コストで製作可能
となる。
【図面の簡単な説明】
第１図〜第８図は本発明にかかわるウェハー規模のＬＳ
Ｉ半導体装置の製造工程を工程順に説明する模式図、 を示す。 図面において、 １はＬＳＩウェハー、 ２はＩＣチップ、 ３はＳｉ：＋Ｎ４膜、 ４ハ基＋ｆｆ１（シリコン・ウェハー）、５は溝、 ６はシリコン層、 ７は絶縁膜、 ８はパッド部、 ９はＡ！配線層、 １０はパッド部（入出力用）、 １１は保護膜、 １２は金属ベース、 ｓ　１　図 岬社２） ｓ　２　図 （工社幻 １１３　　図 （工科４） ＠　４　図 ＠　５　図 １１６１！１ （エネｆ３′） １８７図 （Ｔ裡４′） 第　８　図

Claims (4)

    【特許請求の範囲】
  1. （１）複数個のＩＣチップ（２）が基板（４）上に配設
    され、該基板上には該チップと膨張係数をほぼ同じくす
    る材料（６）にて該チップの間隙をチップ上面とほぼ同
    じ高さまで埋込まれ、 更に上記基板上に絶縁膜（７）が積層され、該絶縁膜上
    に、ＩＣチップのパッド（８）間を相互に接続する配線
    層（９）と入出力用パッド（１０）が形成されたことを
    特徴とするウェハー規模のＬＳＩ半導体装置。
  2. （２）前記、ＩＣチップと膨張係数を同じくする材料（
    ６）として、該ＩＣチップと同じ材料を用いることを特
    徴とする特許請求範囲第（１）項記載のウェハー規模の
    ＬＳＩ半導体装置。
  3. （３）前記、基板（４）の材料として、該ＩＣチップの
    同じ材料のウェハーよりなることを特徴とする特許請求
    範囲第（１）項記載のウェハー規模のＬＳＩ半導体装置
    。
  4. （４）配線工程を終了したウェハー上に窒化膜（３）を
    積層し、スクライブを行ったＩＣチップ（２）を複数個
    基板（４）上に配設し、 該基板上に該チップと膨張係数をほぼ同じくする材料（
    ６）を全面被覆した後、研磨を行って該ＩＣチップの該
    窒化膜を露出せしめ、 次いで、該窒化膜を除去した後、全面に絶縁膜（７）を
    積層し、各ＩＣチップのパッド（８）を露出せしめた後
    、配線層（９）と入出力用パッド（１０）を形成する工
    程を含むことを特徴とするウェハー規模のＬＳＩ半導体
    装置の製造方法。
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