JPS58145175A - 集積回路チップ搭載用基板及びその製造方法 - Google Patents
集積回路チップ搭載用基板及びその製造方法Info
- Publication number
- JPS58145175A JPS58145175A JP57027119A JP2711982A JPS58145175A JP S58145175 A JPS58145175 A JP S58145175A JP 57027119 A JP57027119 A JP 57027119A JP 2711982 A JP2711982 A JP 2711982A JP S58145175 A JPS58145175 A JP S58145175A
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- Japan
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- chip
- integrated circuit
- silicon wafer
- wafer
- anisotropic etching
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はジョセフソンＩ Ｃ（Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ集積回路）等の高速で動作するＩＣチッ
プの製造方法に関するものである。高速ＩＣ例えばジョ
セフソンＩＣはシリコンウェーハ上に真空蒸着技術、フ
ォ） ＩＪソグラフイ技術等を用いてパターン形成され
た超伝導金属層・絶縁体層を配して形成される。ＩＣが
形成されたウェーハは切（１） 断分離されてＩＣチップとされる。
Ｃｉｒｃｕｉｔ集積回路）等の高速で動作するＩＣチッ
プの製造方法に関するものである。高速ＩＣ例えばジョ
セフソンＩＣはシリコンウェーハ上に真空蒸着技術、フ
ォ） ＩＪソグラフイ技術等を用いてパターン形成され
た超伝導金属層・絶縁体層を配して形成される。ＩＣが
形成されたウェーハは切（１） 断分離されてＩＣチップとされる。
ＩＣチップは配線パターン化された一層又は多層の金属
層が形成された、ＩＣチップ搭載用基板に搭載される。
層が形成された、ＩＣチップ搭載用基板に搭載される。
従来例を第１図（ａ）、 （ｂ）に示す。従来ＩＣチッ
プ搭載用基板としては平面状のシリコンウェーハ等１１
に一層又は多層の配線用金属層１２を施したものが用い
られていた。この場合ＩＣチップ１３の搭載方法として
は第１図（ａ）に示すフリップチップ法又は第１図（ｂ
）に示すボンディング法が用いられていた。しかしフリ
ップチップ法においては、予めチップ上にハンダバンプ
を形成しておく必要があり、チップの製造プロセスが複
雑となる欠点があり、又ボンディング法ではボンディン
グワイヤ１５の長さは、少なくともＩＣチンこの発明目
的は上記の欠点を解決せしめたジョセフソン集積回路チ
ップの製造方法を提供することにある。この発明によれ
ば面方位が（１００）であるシリコンウェーハの一面に
ジョセフソン集積回路を形成し、他方の面より異方性エ
ツチングにより分離・チップ化する事を特徴とするジョ
セフソン集積回路チップの製造方法が得られる。
プ搭載用基板としては平面状のシリコンウェーハ等１１
に一層又は多層の配線用金属層１２を施したものが用い
られていた。この場合ＩＣチップ１３の搭載方法として
は第１図（ａ）に示すフリップチップ法又は第１図（ｂ
）に示すボンディング法が用いられていた。しかしフリ
ップチップ法においては、予めチップ上にハンダバンプ
を形成しておく必要があり、チップの製造プロセスが複
雑となる欠点があり、又ボンディング法ではボンディン
グワイヤ１５の長さは、少なくともＩＣチンこの発明目
的は上記の欠点を解決せしめたジョセフソン集積回路チ
ップの製造方法を提供することにある。この発明によれ
ば面方位が（１００）であるシリコンウェーハの一面に
ジョセフソン集積回路を形成し、他方の面より異方性エ
ツチングにより分離・チップ化する事を特徴とするジョ
セフソン集積回路チップの製造方法が得られる。
前記この発明によればｉＣチップ製造プロセスヲ複雑化
する事なく低インダクタンスのＩＣチップ・搭載用基板
間の接続が可能となる。
する事なく低インダクタンスのＩＣチップ・搭載用基板
間の接続が可能となる。
以下この発明につき図面を用いて詳細に説明する。
第２図はこの発明の一実施例であるジョセフソン集積回
路チップの製造方法を説明するための図面である。
路チップの製造方法を説明するための図面である。
第２図（ａ）は面方位（１００）であるシリコンウェー
ハの第一の而のＷ、ＸＷ、の領域にジョセフソン集積回
路を形成し、第二の而のＷ２ ’ Ｘ Ｗｌ ’の領域
をＡ−ｕ、 ＳｔＯ，、５１３Ｎ４等のマスク材２２で
被覆したものである。集積回路が形成された第１の面を
ワックス等で保護し第二の面より水酸化カリウム水溶液
等の異方性エツチング液でエツチングし、分離し第２図
（ｂ）で示ずようなＩＣチップ２５とする。異方性エツ
チングの結果第二の面と側面のなず角θは５４．７４°
となる次段のマウント工程の必要に応じて、マスク材２
６を除去せず、そのまま使用する事もある。この場合シ
リコンウェーハの厚さをｔとして、Ｗ、 、 Ｗ２とＷ
Ｉ ’ ＋ Ｗ２ ’の間には次のような関係がなけれ
ばならない。
ハの第一の而のＷ、ＸＷ、の領域にジョセフソン集積回
路を形成し、第二の而のＷ２ ’ Ｘ Ｗｌ ’の領域
をＡ−ｕ、 ＳｔＯ，、５１３Ｎ４等のマスク材２２で
被覆したものである。集積回路が形成された第１の面を
ワックス等で保護し第二の面より水酸化カリウム水溶液
等の異方性エツチング液でエツチングし、分離し第２図
（ｂ）で示ずようなＩＣチップ２５とする。異方性エツ
チングの結果第二の面と側面のなず角θは５４．７４°
となる次段のマウント工程の必要に応じて、マスク材２
６を除去せず、そのまま使用する事もある。この場合シ
リコンウェーハの厚さをｔとして、Ｗ、 、 Ｗ２とＷ
Ｉ ’ ＋ Ｗ２ ’の間には次のような関係がなけれ
ばならない。
ｗ、 ＝ ｗ、 ’＋４ｔ
Ｗ２＝Ｗ２′＋Ｖ因ｔ
この実施例によって得られるジョセフソン集積回路チッ
プを搭載して、低インダクタンス接続するチップ搭載用
基板は少なくとも、配線パターン化された、一層又は多
層の金属層が形成された、面方位が（１００）である、
シリコンウェーハを含み、搭載されるべきＩＣチップの
形状に略々等しい四部を有するＩＣチップ搭載用基板で
ある。
プを搭載して、低インダクタンス接続するチップ搭載用
基板は少なくとも、配線パターン化された、一層又は多
層の金属層が形成された、面方位が（１００）である、
シリコンウェーハを含み、搭載されるべきＩＣチップの
形状に略々等しい四部を有するＩＣチップ搭載用基板で
ある。
第３図は上記のようなＩＣ搭載用基板を示す図面である
。この基板はシリコンウェーハ２４を少なくとも−の構
成要素として含み、ＩＣチップが搭載されるべき位置に
はＩＣチップの形状に略々等しい形状の四部２１がシリ
コン異方性エツチングによって形成されている。シリコ
ンウェーハ上には配線パターン化された一層（又は多層
の）の金属層２２が形成されている。搭載用基板と外部
の接続は例えば、接続用パッド２３を用いて、なす事が
できる。
。この基板はシリコンウェーハ２４を少なくとも−の構
成要素として含み、ＩＣチップが搭載されるべき位置に
はＩＣチップの形状に略々等しい形状の四部２１がシリ
コン異方性エツチングによって形成されている。シリコ
ンウェーハ上には配線パターン化された一層（又は多層
の）の金属層２２が形成されている。搭載用基板と外部
の接続は例えば、接続用パッド２３を用いて、なす事が
できる。
第４図（ａ）及び（ｂ）は四部のより詳細な形状を示す
平面図及び断面図である。シリコンウェーハ・３１には
開孔部がＷ、ＸＷ、、底部がｗ、’ｘｗ、’なる大きさ
を持ち壁面の傾しゃ角θが５４．７４°である貫通部分
が形成されている。シリコンウェーハ３１上には配線パ
ターン化された、金属層３２が形成される。シリコンウ
ェーハ３１は支持用基板３３とはりあわされて、ＩＣチ
ップ搭載用基板となり、上記貫通部分はＩＣチップが嵌
入されるべき凹部を構成する。■逆部分を有するシリコ
ンウェーハを得るには、搭載されるべきシリコンＩＣチ
ップの厚さに等しい厚さｔをもつ面方位（ｉｏｏ）のシ
リコンウェーハの第二の面をＳｉＯ□Ｓ ｉ ３ Ｎ４
等のマスク材で被覆し、第一の面をＩＣチップの平面形
状Ｗ、 Ｘ＼Ｖ２に等しい部分を残して５ｉ０２．８ｉ
ｓＮ＜等のマスク材で被覆した後異方性エツチング液例
えば水酸化カリウム水溶液等でエツチングすれば可能で
ある。この場合Ｗ、、Ｗ、とＷｌ ’ 、 Ｗ２ ’の
間には次のよう々関係がなげればならない。
平面図及び断面図である。シリコンウェーハ・３１には
開孔部がＷ、ＸＷ、、底部がｗ、’ｘｗ、’なる大きさ
を持ち壁面の傾しゃ角θが５４．７４°である貫通部分
が形成されている。シリコンウェーハ３１上には配線パ
ターン化された、金属層３２が形成される。シリコンウ
ェーハ３１は支持用基板３３とはりあわされて、ＩＣチ
ップ搭載用基板となり、上記貫通部分はＩＣチップが嵌
入されるべき凹部を構成する。■逆部分を有するシリコ
ンウェーハを得るには、搭載されるべきシリコンＩＣチ
ップの厚さに等しい厚さｔをもつ面方位（ｉｏｏ）のシ
リコンウェーハの第二の面をＳｉＯ□Ｓ ｉ ３ Ｎ４
等のマスク材で被覆し、第一の面をＩＣチップの平面形
状Ｗ、 Ｘ＼Ｖ２に等しい部分を残して５ｉ０２．８ｉ
ｓＮ＜等のマスク材で被覆した後異方性エツチング液例
えば水酸化カリウム水溶液等でエツチングすれば可能で
ある。この場合Ｗ、、Ｗ、とＷｌ ’ 、 Ｗ２ ’の
間には次のよう々関係がなげればならない。
Ｗｌ ＝ＷＨ’ ＋ ２ Ｘ ｔ ／ ｔａｎθ＝ｗ、
’＋７２ ｔＷ２ ＝Ｗ２ ’ ＋ ２ ×ｔ ／
ｔａｎθ＝Ｗ、 ’十Ｊ２ を本発明の製造方法によっ
て得られるジョセフソン集積回路チップ４２を上記のよ
うなＩＯＩ載用載板基板４３部に嵌入せしめた状態を示
すのが第５図である。ＩＣチップ搭載用基板の四部はＩ
Ｃチップの形状と同一に形成されており、ＩＣチップは
この四部に間隙を残す事なくマウントする事ができる。
’＋７２ ｔＷ２ ＝Ｗ２ ’ ＋ ２ ×ｔ ／
ｔａｎθ＝Ｗ、 ’十Ｊ２ を本発明の製造方法によっ
て得られるジョセフソン集積回路チップ４２を上記のよ
うなＩＯＩ載用載板基板４３部に嵌入せしめた状態を示
すのが第５図である。ＩＣチップ搭載用基板の四部はＩ
Ｃチップの形状と同一に形成されており、ＩＣチップは
この四部に間隙を残す事なくマウントする事ができる。
ＩＣチップの裏面と搭載用基板の四部底面の少なくとも
一方に、ソルダ一層が形成され他の一方に、ソルダ一層
又は金属層が形成されている場合はソルダーのり７０つ
によりＩＣチップを搭載用基板に固定する事ができる。
一方に、ソルダ一層が形成され他の一方に、ソルダ一層
又は金属層が形成されている場合はソルダーのり７０つ
によりＩＣチップを搭載用基板に固定する事ができる。
さらに金属テープ４４によってＩＣチップ上のパッド４
５と搭載用基板上の配線パターン化された金属層４６を
接続する事により電気的接続を得る事ができる１以上の
説明では、チップ上のバンドと搭載用基板上の配線の間
の接続は金属テープによるものとしたが、あらかじめチ
ップ上のバッドに接続用ノビームリードを形成しておく
方法や、接続用金属パターンを印刷したテープを用いる
、いわゆるＴａｐｅＡｕｔｏｍａｔｉｃ Ｂｏｎｄｉｎ
ｇ法を用いる事も可能である。
５と搭載用基板上の配線パターン化された金属層４６を
接続する事により電気的接続を得る事ができる１以上の
説明では、チップ上のバンドと搭載用基板上の配線の間
の接続は金属テープによるものとしたが、あらかじめチ
ップ上のバッドに接続用ノビームリードを形成しておく
方法や、接続用金属パターンを印刷したテープを用いる
、いわゆるＴａｐｅＡｕｔｏｍａｔｉｃ Ｂｏｎｄｉｎ
ｇ法を用いる事も可能である。
液体ヘリウム温度において用いるジョセフソン■Ｃチッ
プを搭載する基板においては、搭載用基板上の配線パタ
ーン化された一層又は多層の金属層は、超伝導金属を用
いて形成する事が必要である。また、接続に用いられる
金属テープ、ビームリード、接続用金属テープ等も超伝
導体又は超伝導体で被覆した金属を用いる事ができる。
プを搭載する基板においては、搭載用基板上の配線パタ
ーン化された一層又は多層の金属層は、超伝導金属を用
いて形成する事が必要である。また、接続に用いられる
金属テープ、ビームリード、接続用金属テープ等も超伝
導体又は超伝導体で被覆した金属を用いる事ができる。
以上のべたように、本発明の製造方法によって得られる
ジョセフソン集積回路チップにおいては底面と側面のな
す角度を異方性エツチングによってきまる５４７４°と
する事ができ、同様に異方性エツチングによって形成さ
れるＩＣチップ搭載用基板の四部に間隙を残す事々く搭
載でき、同一平面上の極めて短い距離でＩＣチップ上の
バッドと搭載用基板上の配線を接続する事ができるので
、低インダクタンスの接続が可能となりその効果は犬で
ある。
ジョセフソン集積回路チップにおいては底面と側面のな
す角度を異方性エツチングによってきまる５４７４°と
する事ができ、同様に異方性エツチングによって形成さ
れるＩＣチップ搭載用基板の四部に間隙を残す事々く搭
載でき、同一平面上の極めて短い距離でＩＣチップ上の
バッドと搭載用基板上の配線を接続する事ができるので
、低インダクタンスの接続が可能となりその効果は犬で
ある。
第１図（ａ）、 （ｂ）ｉｄ従従来ＩＣチップ搭載用基
板及びチップ搭載方法を説明するだめの図面であり、１
１はＩＣチップ搭載用基板、１２は配線パターン化され
た金属層、１３は■ｃチンプ、１４目ソルダーバンブ、
１５はボンティングワイヤである。 第２図（ａ）、 （ｂ）はこの発明の一実施例を示すた
めの図面であり、２５ｄジヨセフソン集積回路チップ、
２６ｒ１マスク制である。 第３１シ１はジョセフソン集積ＬＩｊ路を搭載するＩ
（ｊチップ搭載用基板を示すための図面であり２１は凹
部、２２は配線パターン化されＺ−金属層、２３け接続
用バッド、２４は凹部２Ｊに対応する■通Ｓ分を有ｊる
シリコンウェーハである。 第４図（ａ） 、 ０））に凹部のより評卸１な形状を
示すための平面図及び断面図であり、３１けシリコンウ
ェーハ、３］７ｉ配線パターン化された金属層、３３は
支持用基板である。 第５図はジョセフソン集積Ｉｇｌ路チノンをＩＣ招−載
用基板上に搭載した状態を示ず図面てあり、４２はチッ
プ、４３は支持用基板、４４は金属テープ、４５はバッ
ド、４６は自己線パターン化された金属層である。 代ＩＩ￥１人プＩ理、ｌ 内 原 晋馬１図 （α） ＜ｂ＞ ノ３ 第２図 （２） ５ （シ） 発５図 第３ 図 亭４図 一−−−−−− 肩′、処
板及びチップ搭載方法を説明するだめの図面であり、１
１はＩＣチップ搭載用基板、１２は配線パターン化され
た金属層、１３は■ｃチンプ、１４目ソルダーバンブ、
１５はボンティングワイヤである。 第２図（ａ）、 （ｂ）はこの発明の一実施例を示すた
めの図面であり、２５ｄジヨセフソン集積回路チップ、
２６ｒ１マスク制である。 第３１シ１はジョセフソン集積ＬＩｊ路を搭載するＩ
（ｊチップ搭載用基板を示すための図面であり２１は凹
部、２２は配線パターン化されＺ−金属層、２３け接続
用バッド、２４は凹部２Ｊに対応する■通Ｓ分を有ｊる
シリコンウェーハである。 第４図（ａ） 、 ０））に凹部のより評卸１な形状を
示すための平面図及び断面図であり、３１けシリコンウ
ェーハ、３］７ｉ配線パターン化された金属層、３３は
支持用基板である。 第５図はジョセフソン集積Ｉｇｌ路チノンをＩＣ招−載
用基板上に搭載した状態を示ず図面てあり、４２はチッ
プ、４３は支持用基板、４４は金属テープ、４５はバッ
ド、４６は自己線パターン化された金属層である。 代ＩＩ￥１人プＩ理、ｌ 内 原 晋馬１図 （α） ＜ｂ＞ ノ３ 第２図 （２） ５ （シ） 発５図 第３ 図 亭４図 一−−−−−− 肩′、処
Claims (1)
- 面方位が（１００）であるシリコンウェーへの一面にジ
ョセフソン集積回路を形成した後、前記シリコンウェー
ハの他方の面よりの異方性エツチングにより分離・チッ
プ化する事を特徴とするジョセフソン集積回路チア・プ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027119A JP2727539B2 (ja) | 1982-02-22 | 1982-02-22 | 集積回路チップ搭載用基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027119A JP2727539B2 (ja) | 1982-02-22 | 1982-02-22 | 集積回路チップ搭載用基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58145175A true JPS58145175A (ja) | 1983-08-29 |
| JP2727539B2 JP2727539B2 (ja) | 1998-03-11 |
Family
ID=12212170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027119A Expired - Lifetime JP2727539B2 (ja) | 1982-02-22 | 1982-02-22 | 集積回路チップ搭載用基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727539B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298029B2 (en) | 1998-12-17 | 2007-11-20 | Hitachi, Ltd. | Semiconductor devices and manufacturing method therefor |
| JP2008097644A (ja) * | 1998-12-17 | 2008-04-24 | Hitachi Ltd | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086272A (ja) * | 1973-11-30 | 1975-07-11 | ||
| JPS52125272A (en) * | 1976-04-14 | 1977-10-20 | Nec Corp | Substrate to which semiconductor device is mounted |
| JPS5363866A (en) * | 1976-11-19 | 1978-06-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5542338U (ja) * | 1978-09-11 | 1980-03-18 |
-
1982
- 1982-02-22 JP JP57027119A patent/JP2727539B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086272A (ja) * | 1973-11-30 | 1975-07-11 | ||
| JPS52125272A (en) * | 1976-04-14 | 1977-10-20 | Nec Corp | Substrate to which semiconductor device is mounted |
| JPS5363866A (en) * | 1976-11-19 | 1978-06-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5542338U (ja) * | 1978-09-11 | 1980-03-18 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298029B2 (en) | 1998-12-17 | 2007-11-20 | Hitachi, Ltd. | Semiconductor devices and manufacturing method therefor |
| JP2008097644A (ja) * | 1998-12-17 | 2008-04-24 | Hitachi Ltd | 半導体装置 |
| JP4589375B2 (ja) * | 1998-12-17 | 2010-12-01 | 株式会社日立製作所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2727539B2 (ja) | 1998-03-11 |
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