JPH0198253A - 立体型半導体装置の製造方法 - Google Patents
立体型半導体装置の製造方法Info
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- JPH0198253A JPH0198253A JP62255585A JP25558587A JPH0198253A JP H0198253 A JPH0198253 A JP H0198253A JP 62255585 A JP62255585 A JP 62255585A JP 25558587 A JP25558587 A JP 25558587A JP H0198253 A JPH0198253 A JP H0198253A
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回路素子が形成された半導体単結晶層を多層
構造とした立体型半導体装置の製造方法に関するもので
ある。
構造とした立体型半導体装置の製造方法に関するもので
ある。
近年、電子機器の小型化、システム化、薄型化、軽量化
の指向が一段と増し、このため、機器を構成する電子部
品の高密度化の要請も一層強まっている。
の指向が一段と増し、このため、機器を構成する電子部
品の高密度化の要請も一層強まっている。
そこで、従来からこのような高密度化を図り得る有力な
電子部品として、ハイブリッドＩＣや立体型半導体装置
があった。
電子部品として、ハイブリッドＩＣや立体型半導体装置
があった。
通常ハイブリッドＩＣは、基板上に厚膜で基板配線と受
動素子とを形成した後に、能動素子を有するＩＣチップ
を実装することにより構成されている。例えば第２０図
に示すハイブリッドＩＣでは、基板９５上に基板配線９
４ａ〜９４１と受動素子としての抵抗Ｒ１・Ｒ２・Ｒ１
とが形成された後に、３個のＩＣチップ９１・９２・９
３が実装されている。基板９５は、セラミックベリリア
等が用いられる。基板配線９４ａ〜９４１は、Ａｇペー
スト等を基板９５上に印刷し焼成することにより形成さ
れる。また、抵抗Ｒ，−Ｒ１・Ｒ８は、ＡｇＰｄペース
ト等を基板９５上に印刷し焼成することにより形成され
る。ＩＣチップ９１・９２・９３は、それぞれ基板９５
の所定位置にダミボンドされた後に、各電極バンドと基
板配線９４８〜９４１とをワイヤボンドすることにより
実装される。
動素子とを形成した後に、能動素子を有するＩＣチップ
を実装することにより構成されている。例えば第２０図
に示すハイブリッドＩＣでは、基板９５上に基板配線９
４ａ〜９４１と受動素子としての抵抗Ｒ１・Ｒ２・Ｒ１
とが形成された後に、３個のＩＣチップ９１・９２・９
３が実装されている。基板９５は、セラミックベリリア
等が用いられる。基板配線９４ａ〜９４１は、Ａｇペー
スト等を基板９５上に印刷し焼成することにより形成さ
れる。また、抵抗Ｒ，−Ｒ１・Ｒ８は、ＡｇＰｄペース
ト等を基板９５上に印刷し焼成することにより形成され
る。ＩＣチップ９１・９２・９３は、それぞれ基板９５
の所定位置にダミボンドされた後に、各電極バンドと基
板配線９４８〜９４１とをワイヤボンドすることにより
実装される。
また、従来の立体型半導体装置は、回路素子を形成した
複数枚の半導体ウェハを多層状に接着し、その後切断に
よってそれぞれの立体型半導体チップに分割することに
より製造していた。
複数枚の半導体ウェハを多層状に接着し、その後切断に
よってそれぞれの立体型半導体チップに分割することに
より製造していた。
（発明が解決しようとする問題点〕
ところが、このようなハイブリッドＩＣは、以下のよう
な問題点を有していた。
な問題点を有していた。
■ 基板上にＩＣチップや受動素子を平面的に配置する
ため、素子の高密度化が困難となり、電子部品としての
小型化に限度がある。
ため、素子の高密度化が困難となり、電子部品としての
小型化に限度がある。
■ ＩＣチップ等に比較して大きな基板が必要となり、
かつ、高価なペーストを印刷して幅広に形成する厚膜に
よって基板配線等を形成しなければならないので、材料
コストが高くなる。
かつ、高価なペーストを印刷して幅広に形成する厚膜に
よって基板配線等を形成しなければならないので、材料
コストが高くなる。
■ 基板配線等の焼成工程に高温プロセスが必要となり
、多くの動力光熱費用が必要となる。
、多くの動力光熱費用が必要となる。
■ 基板上に厚膜の基板配線を形成するため、配線長が
長くなり素子の高速化の障害となる。
長くなり素子の高速化の障害となる。
■ 基板配線とＩＣチップの各電極パッドとをワイヤボ
ンドしなければならず、メカニカルな接続が多くなり、
信頬性に難点が生じるとともに、工数が多くなりコスト
が高くなる。
ンドしなければならず、メカニカルな接続が多くなり、
信頬性に難点が生じるとともに、工数が多くなりコスト
が高くなる。
また、立体型半導体装置は、多層状の半導体チップの一
層にでも不良があれば、その立体型半導体装置全体が不
良品となる。このため、製造された立体型半導体装置の
良品率は、各層の半導体ウェハにおける良品率を掛は合
わせた値となる。従って、従来の立体型半導体装置の製
造方法は、積み重ねる暦数が増すごとに歩留まりが著し
く低下するという問題点を有していた。
層にでも不良があれば、その立体型半導体装置全体が不
良品となる。このため、製造された立体型半導体装置の
良品率は、各層の半導体ウェハにおける良品率を掛は合
わせた値となる。従って、従来の立体型半導体装置の製
造方法は、積み重ねる暦数が増すごとに歩留まりが著し
く低下するという問題点を有していた。
本発明に係る立体型半導体装置は、上記問題点を解決す
るために、上層半導体に回路素子を形成する上層半導体
作製工程と、この上層半導体作製工程によって回路素子
が形成された上層半導体を所定形状に切断し、各上層半
導体チップに分割するチップ分割工程と、このチップ分
割工程によって分割された上層半導体チップを、回路素
子が形成された下層半導体上の所定位置に接着する接着
工程と、この接着工程で接着した上層半導体チップの回
路素子と下層半導体の回路素子とをスルーホールを介し
て接続するスルーホール接続工程とを有することを特徴
としている。
るために、上層半導体に回路素子を形成する上層半導体
作製工程と、この上層半導体作製工程によって回路素子
が形成された上層半導体を所定形状に切断し、各上層半
導体チップに分割するチップ分割工程と、このチップ分
割工程によって分割された上層半導体チップを、回路素
子が形成された下層半導体上の所定位置に接着する接着
工程と、この接着工程で接着した上層半導体チップの回
路素子と下層半導体の回路素子とをスルーホールを介し
て接続するスルーホール接続工程とを有することを特徴
としている。
上層半導体作製工程は、従来の半導体製造方法と同様の
工程を用いて、半導体ウェハ上に同じパターンの回路素
子を多数まとめて形成する。この工程によって形成され
る能動素子及び受動素子からなる回路素子は、それぞれ
必要箇所を配線で接続される。また、この回路素子上に
絶縁膜を介してさらに多層配線体や受動素子を形成する
こともできる。
工程を用いて、半導体ウェハ上に同じパターンの回路素
子を多数まとめて形成する。この工程によって形成され
る能動素子及び受動素子からなる回路素子は、それぞれ
必要箇所を配線で接続される。また、この回路素子上に
絶縁膜を介してさらに多層配線体や受動素子を形成する
こともできる。
チップ分割工程は、従来の半導体製造方法と同様の工程
を用いて、回路素子を形成した半導体ウェハを所定形状
に切断することにより、各上層半導体チップを分割する
。このようにして作製された各上層半導体チップは、個
々に検査を行うことによって、次工程までに不良品を排
除することができる。
を用いて、回路素子を形成した半導体ウェハを所定形状
に切断することにより、各上層半導体チップを分割する
。このようにして作製された各上層半導体チップは、個
々に検査を行うことによって、次工程までに不良品を排
除することができる。
接着工程は、上層半導体チップと下層半導体とを確実に
固定するためのものであり、例えばそれぞれの接着面に
接着層を形成しておき、これらを重ね合わせて所定の温
度で加圧することにより接着する。下層半導体は、個々
の半導体チップであってもよいが、半導体ウェハ上に多
数形成された分割前の各下層半導体チップ領域とすれば
、従来の半導体製造方法におけるウェハバッチ処理と同
様に以降の工程を効率的に進めることができる。
固定するためのものであり、例えばそれぞれの接着面に
接着層を形成しておき、これらを重ね合わせて所定の温
度で加圧することにより接着する。下層半導体は、個々
の半導体チップであってもよいが、半導体ウェハ上に多
数形成された分割前の各下層半導体チップ領域とすれば
、従来の半導体製造方法におけるウェハバッチ処理と同
様に以降の工程を効率的に進めることができる。
下層半導体は、個々の半導体チップの場合のみならず、
半導体ウェハ上の多数の半導体チップ領域の場合にも、
個々に検査することによって、不良品の下層半導体には
上層半導体チップを接着しないようにすることができる
。なお、１の下層半導体に複数の上層半導体チップを接
着してもよい。
半導体ウェハ上の多数の半導体チップ領域の場合にも、
個々に検査することによって、不良品の下層半導体には
上層半導体チップを接着しないようにすることができる
。なお、１の下層半導体に複数の上層半導体チップを接
着してもよい。
スルーホール接続工程は、下層半導体の回路素子と上層
半導体チップの回路素子とを上層半導体に貫通して形成
されたスルーホールを介して接続するものである。スル
ーホールは、上層半導体作製工程の際に同時に上層半導
体に形成しておいてもよく、接着工程終了後に上層半導
体チップに形成してもよい。
半導体チップの回路素子とを上層半導体に貫通して形成
されたスルーホールを介して接続するものである。スル
ーホールは、上層半導体作製工程の際に同時に上層半導
体に形成しておいてもよく、接着工程終了後に上層半導
体チップに形成してもよい。
このようにして下層半導体に接着接続された上層半導体
チップを新たな下層半導体として上記各工程を繰り返せ
ば、３層以上の立体型半導体装置を作製することができ
る。
チップを新たな下層半導体として上記各工程を繰り返せ
ば、３層以上の立体型半導体装置を作製することができ
る。
なお、このようにして製造される立体型半導体装置は、
従来のへイブリッドＩＣのみならず、プリント基板にＩ
Ｃ等を実装した回路とも等価なものとすることができる
。
従来のへイブリッドＩＣのみならず、プリント基板にＩ
Ｃ等を実装した回路とも等価なものとすることができる
。
上記工程によって製造される立体型半導体装置を第１図
及び第２図に模式的に示す。
及び第２図に模式的に示す。
この立体型半導体装置は、第２０図に示す従来のハイブ
リッドＩＣと等価な回路を有するものを例示している。
リッドＩＣと等価な回路を有するものを例示している。
下層半導体としての第１層半導体チップ１は、第２０図
のハイブリッドＩＣにおけるＩＣチップ９１に対応して
いる。また、この第１Ｊ１半導体チップ１には、第１図
に示すように、多層配線体とともに抵抗Ｒ２が形成され
ている。
のハイブリッドＩＣにおけるＩＣチップ９１に対応して
いる。また、この第１Ｊ１半導体チップ１には、第１図
に示すように、多層配線体とともに抵抗Ｒ２が形成され
ている。
まず、上層半導体作製工程及びチップ分割工程によって
、第２０図のハイブリッドＩＣにおけるＩＣチップ９２
に対応する第２層半導体チップ２が上層半導体チップと
して作製される。また、この第２層半導体チップ２には
、上層半導体作製工程によって、多層配線体とともに抵
抗Ｒ２・Ｒ５が形成されている。このようにして作製さ
れた第２層半導体チフプ２は、接着工程によって第１層
半導体チフブｌ上に接着される。そして、この第２層半
導体チップ２の配線と第１層半導体チフブ１の配線とが
スルーホールを介して第１図の２点鎖線に示すように接
続される。
、第２０図のハイブリッドＩＣにおけるＩＣチップ９２
に対応する第２層半導体チップ２が上層半導体チップと
して作製される。また、この第２層半導体チップ２には
、上層半導体作製工程によって、多層配線体とともに抵
抗Ｒ２・Ｒ５が形成されている。このようにして作製さ
れた第２層半導体チフプ２は、接着工程によって第１層
半導体チフブｌ上に接着される。そして、この第２層半
導体チップ２の配線と第１層半導体チフブ１の配線とが
スルーホールを介して第１図の２点鎖線に示すように接
続される。
次に、上層半導体作製工程及びチップ分割工程によって
、第２０図のハイブリッドＩＣにおけるＩＣチップ９３
に対応する第３層半導体チップ３が新たな上層半導体チ
ップとして作製される。また、この第３層半導体チップ
３の上面には、電極パッド４．〜４．が形成される。こ
のようにして作製された第３層半導体チップ３は、接着
工程によって下層半導体としての第２層半導体チップ２
上に接着される。そして、この第３Ｎ半導体チップ３の
配線と第２層半導体チップ２の配線及び第１層半導体チ
フプ１の配線とがスルーホールを介して第１図の２点鎖
線に示すように接続される。
、第２０図のハイブリッドＩＣにおけるＩＣチップ９３
に対応する第３層半導体チップ３が新たな上層半導体チ
ップとして作製される。また、この第３層半導体チップ
３の上面には、電極パッド４．〜４．が形成される。こ
のようにして作製された第３層半導体チップ３は、接着
工程によって下層半導体としての第２層半導体チップ２
上に接着される。そして、この第３Ｎ半導体チップ３の
配線と第２層半導体チップ２の配線及び第１層半導体チ
フプ１の配線とがスルーホールを介して第１図の２点鎖
線に示すように接続される。
すると、第２図に示すような３層の立体型半導体装置が
完成する。
完成する。
第３Ｎ半導体チップ３に形成された電極バッド４、〜４
ｇは、それぞれ第２０図のハイブリッドＩＣにおける各
基板配線９４１〜９４．に対応し、この立体型半導体装
置は、従来のハイブリッドＩＣと同一の機能を有するこ
とになる。
ｇは、それぞれ第２０図のハイブリッドＩＣにおける各
基板配線９４１〜９４．に対応し、この立体型半導体装
置は、従来のハイブリッドＩＣと同一の機能を有するこ
とになる。
〔実施例１〕
本発明の一実施例を第３図乃至第１３図に基づいて説明
すれば、以下の通りである。
すれば、以下の通りである。
本実施例は、第３図に示すように、単体チップ形状の第
１層半導体チップｌｌ上に第２層半導体チフプ１２及び
第３層半導体チップ１３を接着し、さらにその上に、２
個の第４層半導体チップ１４・１４を接着した４層構造
の立体型半導体装置の製造方法を示す。各層の半導体チ
ップ１１〜１４は、それぞれ（１００）シリコン単結晶
を用いている。
１層半導体チップｌｌ上に第２層半導体チフプ１２及び
第３層半導体チップ１３を接着し、さらにその上に、２
個の第４層半導体チップ１４・１４を接着した４層構造
の立体型半導体装置の製造方法を示す。各層の半導体チ
ップ１１〜１４は、それぞれ（１００）シリコン単結晶
を用いている。
（ａ）第１Ｎ半導体チップ１１
最下層の第１層半導体チップ１１は、第４図に示すよう
に、シリコン単結晶１５上に絶縁膜１６、第１層配線体
１７、絶縁膜１８、薄膜抵抗体１９、絶縁膜２０、第２
層配線体２１、絶縁膜２２及び多重配線膜２３を順次形
成した２次元半導体集積回路を構成している。
に、シリコン単結晶１５上に絶縁膜１６、第１層配線体
１７、絶縁膜１８、薄膜抵抗体１９、絶縁膜２０、第２
層配線体２１、絶縁膜２２及び多重配線膜２３を順次形
成した２次元半導体集積回路を構成している。
シリコン単結晶１５には、従来がらの公知の方法でＭＯ
Ｓ −ＦＥＴやバイポーラ素子が形成されている。絶縁
膜１６は、Ｓｉｎ、やＳｉＮ等の絶縁膜からなり、シリ
コン単結晶１５上を覆っている。この絶縁膜１６は、シ
リコン単結晶１５に素子を形成する際に、゛熱酸化等に
より、又は、必要に応じて低温気相成長若しくはプラズ
マＣＶＤ ［Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎコ等により形成される。第１層配線体１
７は、ＡＩ、Ｍｏ、Ｗ、ＷＳｉ２、ＴｉＳｉ、等の導電
膜からなり、絶縁膜１６上の所定位置に形成されている
。この第１層配線体１７は、必要に応じてホトエツチン
グ技術、選択エツチング技術により絶縁膜１６に窓開け
を行った後に、低圧ＣＶＤ、電子ビーム蒸着、スパッタ
等により一旦絶縁膜１６の上面全面を覆い、ホトエツチ
ング技術、選択エツチング技術により所定のパターンと
することにより形成される。絶縁膜１８は、Ｓｉｎ、や
ＳｉＮ等の絶縁膜からなり、低温気相成長、低圧ＣＶＤ
等によって一旦絶縁膜１６及び第１層配線体１７の上面
全面を覆って形成される。薄膜抵抗体１９は、Ｎ ｉ
Ｃｒ ｓ Ｃｒ Ｓｉ０等の抵抗膜からなり、絶縁膜工
８上の所定位置に形成されている。この薄膜抵抗体１９
は、スパッタ、電子ビーム蒸着等を用いて、所定の下地
温度の絶縁膜１８上全面に所定の膜厚で被覆後、ホトエ
ツチング技術、選択エツチング技術等により所定のパタ
ーンとすることによって形成される。また、この後、必
要に応じて所定の温度時間で安定化処理を行う。絶縁膜
２０は、５ｉＯｚやＳｉＮ等の絶縁膜からなり、低温気
相成長、低圧ＣＶＤ等によって一旦絶縁膜１８及び薄膜
抵抗体１９の上面全面を覆って形成される。この絶縁膜
２０は、薄膜抵抗体１９の保護及び多層配線体の眉間絶
縁のために形成される。
Ｓ −ＦＥＴやバイポーラ素子が形成されている。絶縁
膜１６は、Ｓｉｎ、やＳｉＮ等の絶縁膜からなり、シリ
コン単結晶１５上を覆っている。この絶縁膜１６は、シ
リコン単結晶１５に素子を形成する際に、゛熱酸化等に
より、又は、必要に応じて低温気相成長若しくはプラズ
マＣＶＤ ［Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎコ等により形成される。第１層配線体１
７は、ＡＩ、Ｍｏ、Ｗ、ＷＳｉ２、ＴｉＳｉ、等の導電
膜からなり、絶縁膜１６上の所定位置に形成されている
。この第１層配線体１７は、必要に応じてホトエツチン
グ技術、選択エツチング技術により絶縁膜１６に窓開け
を行った後に、低圧ＣＶＤ、電子ビーム蒸着、スパッタ
等により一旦絶縁膜１６の上面全面を覆い、ホトエツチ
ング技術、選択エツチング技術により所定のパターンと
することにより形成される。絶縁膜１８は、Ｓｉｎ、や
ＳｉＮ等の絶縁膜からなり、低温気相成長、低圧ＣＶＤ
等によって一旦絶縁膜１６及び第１層配線体１７の上面
全面を覆って形成される。薄膜抵抗体１９は、Ｎ ｉ
Ｃｒ ｓ Ｃｒ Ｓｉ０等の抵抗膜からなり、絶縁膜工
８上の所定位置に形成されている。この薄膜抵抗体１９
は、スパッタ、電子ビーム蒸着等を用いて、所定の下地
温度の絶縁膜１８上全面に所定の膜厚で被覆後、ホトエ
ツチング技術、選択エツチング技術等により所定のパタ
ーンとすることによって形成される。また、この後、必
要に応じて所定の温度時間で安定化処理を行う。絶縁膜
２０は、５ｉＯｚやＳｉＮ等の絶縁膜からなり、低温気
相成長、低圧ＣＶＤ等によって一旦絶縁膜１８及び薄膜
抵抗体１９の上面全面を覆って形成される。この絶縁膜
２０は、薄膜抵抗体１９の保護及び多層配線体の眉間絶
縁のために形成される。
第２層配線体２１は、Ａ １ ％ Ｍ ｏ、Ｗ ％ Ｗ
Ｓ １２、Ｔ ｉＳ ｉｚ等の導電膜からなり、絶縁
膜２０上の所定位置に形成されている。この第２層配線
体２１は、ホトエツチング技術、選択エツチング技術に
より絶縁膜１８・２０の所定位置に窓開けを行った後に
、第１層配線体１７と同様の工程により所定のパターン
とすることにより形成される。絶縁膜２２は、Ｓｉｎ、
やＳｉＮ等の絶縁膜からなり、絶縁膜１８と同様の工程
により一旦絶縁膜２０及び第２層配線体２１の上面全面
を覆って形成される。多重配線膜２３は、ＴｉＡｕ、Ｃ
ｒＡｕ、Ａ Ｉ Ｎ ｉＡ ｕ等の多重金属による導電
膜からなり、電極パッドとして絶縁膜２２上の所定位置
に形成されている。この多重配線膜２３は、ホトエツチ
ング技術、選択エツチング技術等により絶縁膜２２・２
０・１８を順次除去し窓を開口した後に、スパッタ、電
子ビーム蒸着等により上面全面をこの導電膜で覆い、ホ
トエツチング技術、選択エツチング技術等により所定の
パターンとすることにより形成される。
Ｓ １２、Ｔ ｉＳ ｉｚ等の導電膜からなり、絶縁
膜２０上の所定位置に形成されている。この第２層配線
体２１は、ホトエツチング技術、選択エツチング技術に
より絶縁膜１８・２０の所定位置に窓開けを行った後に
、第１層配線体１７と同様の工程により所定のパターン
とすることにより形成される。絶縁膜２２は、Ｓｉｎ、
やＳｉＮ等の絶縁膜からなり、絶縁膜１８と同様の工程
により一旦絶縁膜２０及び第２層配線体２１の上面全面
を覆って形成される。多重配線膜２３は、ＴｉＡｕ、Ｃ
ｒＡｕ、Ａ Ｉ Ｎ ｉＡ ｕ等の多重金属による導電
膜からなり、電極パッドとして絶縁膜２２上の所定位置
に形成されている。この多重配線膜２３は、ホトエツチ
ング技術、選択エツチング技術等により絶縁膜２２・２
０・１８を順次除去し窓を開口した後に、スパッタ、電
子ビーム蒸着等により上面全面をこの導電膜で覆い、ホ
トエツチング技術、選択エツチング技術等により所定の
パターンとすることにより形成される。
□ このようにして各素子及び多層配線体が形成された
シリコン単結晶１５は、スクライブラインに従ってダイ
シングされ、第４図に示すような第１層半導体チップ１
１となる。
シリコン単結晶１５は、スクライブラインに従ってダイ
シングされ、第４図に示すような第１層半導体チップ１
１となる。
（ｂ）第２層半導体チップ１２
第２層半導体チップ１２は、下層半導体である第１層半
導体チップ１１の上に上層半導体チップとして接着され
る。この第２層半導体チップ１２の上層半導体作製工程
、チップ切断工程、接着工程及びスルーホール接続工程
を説明する。
導体チップ１１の上に上層半導体チップとして接着され
る。この第２層半導体チップ１２の上層半導体作製工程
、チップ切断工程、接着工程及びスルーホール接続工程
を説明する。
まず、シリコン単結晶２４にＭＯＳ−ＦＥＴやバイポー
ラ素子を形成し、第５図に示すように、このシリコン単
結晶２４上に絶縁膜２５、配線体２６及び絶縁膜２７を
形成し、スクライブライン２８を設ける。ＭＯＳ−ＦＥ
Ｔやバイポーラ素子の形成は、従来からの公知の方法で
行われる。絶縁膜２５は、Ｓ ｉ ＯｚやＳｉＮ等の絶
縁膜からなり、シリコン単結晶２４上に形成される。配
線体２６は、Ａ １ ｓ Ｍ Ｏ％ Ｗ 、Ｗ Ｓ ｔ
ｚ、Ｔｉ５ｉｚ等の導電膜からなり、絶縁膜２５上の
所定位置に形成される。絶縁膜２７は、ＳｉＯ□やＳｉ
Ｎ等の絶縁膜か゛らなり、絶縁膜２５上及び配線体２６
上に形成される。これらの絶縁膜２５・２７は、第１層
半導体チップ１１における絶縁膜１６等と同様の方法で
形成される。配線体２６は、第１層半導体チップ１１に
おける第１層配線体１７等と同様゛の方法で形成される
。また、このシリコン単結晶２４上の各チップ領域の境
界には、スクライブライン２８が設けられる。
ラ素子を形成し、第５図に示すように、このシリコン単
結晶２４上に絶縁膜２５、配線体２６及び絶縁膜２７を
形成し、スクライブライン２８を設ける。ＭＯＳ−ＦＥ
Ｔやバイポーラ素子の形成は、従来からの公知の方法で
行われる。絶縁膜２５は、Ｓ ｉ ＯｚやＳｉＮ等の絶
縁膜からなり、シリコン単結晶２４上に形成される。配
線体２６は、Ａ １ ｓ Ｍ Ｏ％ Ｗ 、Ｗ Ｓ ｔ
ｚ、Ｔｉ５ｉｚ等の導電膜からなり、絶縁膜２５上の
所定位置に形成される。絶縁膜２７は、ＳｉＯ□やＳｉ
Ｎ等の絶縁膜か゛らなり、絶縁膜２５上及び配線体２６
上に形成される。これらの絶縁膜２５・２７は、第１層
半導体チップ１１における絶縁膜１６等と同様の方法で
形成される。配線体２６は、第１層半導体チップ１１に
おける第１層配線体１７等と同様゛の方法で形成される
。また、このシリコン単結晶２４上の各チップ領域の境
界には、スクライブライン２８が設けられる。
次に、第６図に示すように、この絶縁膜２７上に金属膜
２９を形成し、この金属膜２９をマスクとしてシリコン
単結晶２４にスルーホール３０を穿設する。金属膜２９
は、ＣｒＡｕ又はＴ ｉ Ａ ｕ等の多重金属膜からな
り、電子ビーム蒸着、スパッタ等によって絶縁膜２７上
に連続的に形成する。このようにして形成された金属膜
２９は、後にスルーホール３０となる部分をホトエツチ
ング技術、選択エツチング技術によって除去される。ス
ルーホール３０は、この金属膜２９の残部をマスクとし
て形成される。このスルーホール３０の形成は、ＫＯＨ
又はＮａＯＨを用いた異方性エツチングによる。この場
合、シリコン単結晶２４に（１００）シリコン単結晶を
使用しているので、スルーホール３０の形状は、（１１
１）面による角鑵型となる。なお、このスルーホール３
０は、フッ硝酸等の等方性のエツチング液を使用して、
公知の方法により形成すること、もてきる。
２９を形成し、この金属膜２９をマスクとしてシリコン
単結晶２４にスルーホール３０を穿設する。金属膜２９
は、ＣｒＡｕ又はＴ ｉ Ａ ｕ等の多重金属膜からな
り、電子ビーム蒸着、スパッタ等によって絶縁膜２７上
に連続的に形成する。このようにして形成された金属膜
２９は、後にスルーホール３０となる部分をホトエツチ
ング技術、選択エツチング技術によって除去される。ス
ルーホール３０は、この金属膜２９の残部をマスクとし
て形成される。このスルーホール３０の形成は、ＫＯＨ
又はＮａＯＨを用いた異方性エツチングによる。この場
合、シリコン単結晶２４に（１００）シリコン単結晶を
使用しているので、スルーホール３０の形状は、（１１
１）面による角鑵型となる。なお、このスルーホール３
０は、フッ硝酸等の等方性のエツチング液を使用して、
公知の方法により形成すること、もてきる。
そして、第７図に示すように、不要となった金属膜２９
をエツチング除去し、リフトオフ材３１を形成後、上面
全面を絶縁膜３２で覆う。リフトオフ材３１は、Ａ１、
Ｃｕ等の厚い金属膜からなり、後にリフトオフ法により
多重配線膜３８を形成するために用いる。このリフトオ
フ材３１は、電子ビーム蒸着、抵抗加熱蒸着等により、
金属膜２９を除去した後の絶縁膜２７上を一旦厚く覆い
、ホトエツチング技術、選択エツチング技術によって所
定のパターンに形成される。絶縁膜３２は、Ｓｉｎ、や
ＳｉＮ等の絶縁膜からなり、低温気相成長、低圧ＣＶＤ
等によって、リフトオフ材３１を形成した上面全面を覆
うように形成される。
をエツチング除去し、リフトオフ材３１を形成後、上面
全面を絶縁膜３２で覆う。リフトオフ材３１は、Ａ１、
Ｃｕ等の厚い金属膜からなり、後にリフトオフ法により
多重配線膜３８を形成するために用いる。このリフトオ
フ材３１は、電子ビーム蒸着、抵抗加熱蒸着等により、
金属膜２９を除去した後の絶縁膜２７上を一旦厚く覆い
、ホトエツチング技術、選択エツチング技術によって所
定のパターンに形成される。絶縁膜３２は、Ｓｉｎ、や
ＳｉＮ等の絶縁膜からなり、低温気相成長、低圧ＣＶＤ
等によって、リフトオフ材３１を形成した上面全面を覆
うように形成される。
このようにしてスルーホール３０やリフトオフ材３１を
形成したシリコン単結晶２４は、第８図に示すように、
上面にワックス３３を介して保護基体３４を接着し、下
面側から平滑加工を行うことによりスルーホール３０を
貫通させる。保護基体３４は、ガラス等からなる。平滑
加工は、ＫＯＨ，ＮａＯＨ等によるエツチングの他、機
械的なラッピング等によって行う。この平滑加工は、′
シリコン単結晶２４に形成されたスルーホール３゜の底
部に達するまで行い、このスルーホール３゜を貫通させ
る。その後、このシリコン単結晶２４は、ダイシング等
によりチップ境界のスクライブライン２８で切断され、
各第２層半導体チップ１２に分割される。
形成したシリコン単結晶２４は、第８図に示すように、
上面にワックス３３を介して保護基体３４を接着し、下
面側から平滑加工を行うことによりスルーホール３０を
貫通させる。保護基体３４は、ガラス等からなる。平滑
加工は、ＫＯＨ，ＮａＯＨ等によるエツチングの他、機
械的なラッピング等によって行う。この平滑加工は、′
シリコン単結晶２４に形成されたスルーホール３゜の底
部に達するまで行い、このスルーホール３゜を貫通させ
る。その後、このシリコン単結晶２４は、ダイシング等
によりチップ境界のスクライブライン２８で切断され、
各第２層半導体チップ１２に分割される。
分割された第２層半導体チップ１２は、第９図に示すよ
うに、第１層半導体チフプ１１上の所定位置に接着層３
５を介して接着される。接着層３５は、エポキシ樹脂、
アクリル樹脂、ポリイミド等よりなり、所定の温度条件
で接着される。接着が完了すると、ワックス３３を溶解
して不要になった保護基体３４を取り去る。
うに、第１層半導体チフプ１１上の所定位置に接着層３
５を介して接着される。接着層３５は、エポキシ樹脂、
アクリル樹脂、ポリイミド等よりなり、所定の温度条件
で接着される。接着が完了すると、ワックス３３を溶解
して不要になった保護基体３４を取り去る。
このようにして接着された第２層半導体チップ１２は、
第１０図に示すように、スルーホール３０内にスルーホ
ール埋込層３６を埋め込むとともに、上面全面に多重配
線膜３８を形成する。スルーホール埋込層３６は、まず
スルーホール３０の下方の接着層３５を除去して第１層
半導体チップ１１における多重配線膜２３を露出させて
から、Ｎｉ等の無電解メツキ又は蒸着等により形成する
。また、多重配線膜３８を形成する前に、不要になった
絶縁膜３２を化学エツチング又はプラズマエツチングに
よって除去し、絶縁膜２７の所定位置に窓３７を開口し
て配線体２６を露出させておく。多重配線膜３８は、Ｔ
ｔＡｕ、ＣｒＡｕ５ＴｉＰｄ、ＡｌＮｉＡｕ等の多重金
属膜からなり、電子ビーム蒸着、スパッタ等により上面
全面を覆うように形成される。ただし、この多重配線膜
３８は、リフトオフ材３１の膜厚が厚くステップカバレ
ッジが悪いので、このリフトオフ材３１の側面まで被覆
することはできない。
第１０図に示すように、スルーホール３０内にスルーホ
ール埋込層３６を埋め込むとともに、上面全面に多重配
線膜３８を形成する。スルーホール埋込層３６は、まず
スルーホール３０の下方の接着層３５を除去して第１層
半導体チップ１１における多重配線膜２３を露出させて
から、Ｎｉ等の無電解メツキ又は蒸着等により形成する
。また、多重配線膜３８を形成する前に、不要になった
絶縁膜３２を化学エツチング又はプラズマエツチングに
よって除去し、絶縁膜２７の所定位置に窓３７を開口し
て配線体２６を露出させておく。多重配線膜３８は、Ｔ
ｔＡｕ、ＣｒＡｕ５ＴｉＰｄ、ＡｌＮｉＡｕ等の多重金
属膜からなり、電子ビーム蒸着、スパッタ等により上面
全面を覆うように形成される。ただし、この多重配線膜
３８は、リフトオフ材３１の膜厚が厚くステップカバレ
ッジが悪いので、このリフトオフ材３１の側面まで被覆
することはできない。
そして、リフトオフ材３１を除去することにより所定パ
ターンの多重配線膜３８のみを残して第１１図の状態と
する。リフトオフ材３１の除去は、多重配線膜３８が被
覆できないこのリフトオフ材３１の側面からエツチング
液によってエツチングすることにより行う。多重配線膜
３８は、ＴｉＡｕ等よりなるので、Ａ Ｉ ＳＣｕ等よ
りなるリフトオフ材３１のエツチング液であるＨ３ Ｐ
Ｏ，、ＨＮＯ３等には溶解しない。このようにしてリフ
トオフ材３１が除去されると、その上面に形成された多
重配線膜３８も除去されることになり、多重配線膜３８
をリフトオフ法により所定パターンに形成することがで
きる。なお、ポリシング等によってリフトオフ材３１上
の多重配線膜３８を除去した後に、エツチング液により
このリフトオフ材３１を上面側から除去するようにして
もよい。
ターンの多重配線膜３８のみを残して第１１図の状態と
する。リフトオフ材３１の除去は、多重配線膜３８が被
覆できないこのリフトオフ材３１の側面からエツチング
液によってエツチングすることにより行う。多重配線膜
３８は、ＴｉＡｕ等よりなるので、Ａ Ｉ ＳＣｕ等よ
りなるリフトオフ材３１のエツチング液であるＨ３ Ｐ
Ｏ，、ＨＮＯ３等には溶解しない。このようにしてリフ
トオフ材３１が除去されると、その上面に形成された多
重配線膜３８も除去されることになり、多重配線膜３８
をリフトオフ法により所定パターンに形成することがで
きる。なお、ポリシング等によってリフトオフ材３１上
の多重配線膜３８を除去した後に、エツチング液により
このリフトオフ材３１を上面側から除去するようにして
もよい。
上記第２層半導体チップ１２は、配線体２６が多重配線
膜３８及びスルーホール埋込層３６を介して第１１！半
導体チップ１１における多重配′ｌＩＡ膜２３に接続さ
れる。従って、第２層半導体チ７プ１２の回路素子と第
１７１半導体チップ１１の回路素子とは、必要箇所をこ
のようなスルーホール埋込層３６で適宜接続することが
できる。
膜３８及びスルーホール埋込層３６を介して第１１！半
導体チップ１１における多重配′ｌＩＡ膜２３に接続さ
れる。従って、第２層半導体チ７プ１２の回路素子と第
１７１半導体チップ１１の回路素子とは、必要箇所をこ
のようなスルーホール埋込層３６で適宜接続することが
できる。
（ｃ）第３Ｎ半導体チップ１３
第３層半導体チフブ１３は、第１２図に示すように、前
記第２層半導体チフプ１２を下層半導体とし、この第２
層半導体チ７プ１２上に上層半導体チップとして接着さ
れる。
記第２層半導体チフプ１２を下層半導体とし、この第２
層半導体チ７プ１２上に上層半導体チップとして接着さ
れる。
この第３層半導体チップ１３は、シリコン単結晶３９上
に絶縁膜４１、配線体４２、絶縁膜４３、スルーホール
４４及び絶縁膜４５等を形成し、チップごとに分割され
る。そして、シリコン単結晶３９の下面を平滑加工後、
第２層半導体チップ１２上に接着層４０を介して接着さ
れる。接着が完了すると、スルーホール４４内にスルー
ホール埋込層４６を埋め込み、上面に多重配線膜４７を
形成する。以上の各工程は、前記第２層半導体チップ１
２の各工程と同様に行われる。
に絶縁膜４１、配線体４２、絶縁膜４３、スルーホール
４４及び絶縁膜４５等を形成し、チップごとに分割され
る。そして、シリコン単結晶３９の下面を平滑加工後、
第２層半導体チップ１２上に接着層４０を介して接着さ
れる。接着が完了すると、スルーホール４４内にスルー
ホール埋込層４６を埋め込み、上面に多重配線膜４７を
形成する。以上の各工程は、前記第２層半導体チップ１
２の各工程と同様に行われる。
この第３層半導体チップ１３は、配線体４２が多重配線
膜４７及びスルーホール埋込層４６を介して第２層半導
体チップ１２における多重配線膜３８に接続される。従
って、第３層半導体チップ１３の回路素子は、第２層半
導体チップ１２の回路素子及びこれに接続する第１層半
導体チップ１１の回路素子とこのようなスルーホール埋
込層４６で適宜接続することができる。
膜４７及びスルーホール埋込層４６を介して第２層半導
体チップ１２における多重配線膜３８に接続される。従
って、第３層半導体チップ１３の回路素子は、第２層半
導体チップ１２の回路素子及びこれに接続する第１層半
導体チップ１１の回路素子とこのようなスルーホール埋
込層４６で適宜接続することができる。
（ｄ）第４層半導体チップ１４
２個の第４層半導体チップ１４・１４は、第１３図に示
すように、前記第３層半導体チップ１３を下層半導体と
し、この第３層半導体チップ１３上に上層半導体チップ
としてそれぞれ接着される。
すように、前記第３層半導体チップ１３を下層半導体と
し、この第３層半導体チップ１３上に上層半導体チップ
としてそれぞれ接着される。
各第４層半導体チ７ブ１４は、シリコン単結晶４８上に
絶縁膜４９、配線体５０、絶縁膜８２、スルーホール８
３及び絶縁膜８４等を形成し、チップごとに分割される
。そして、シリコン単結晶４８の下面を平滑加工後、第
３層半導体チップ１３上に接着層８５を介して接着され
る。接着が完了すると、スルーホール８３内にスルーホ
ール埋込層８６を埋め込み、上面に多重配線膜８７を形
成する。以上の各工程は、前記第２層半導体チップ１２
及び第３層半導体チップ１３の各工程と同様に行われる
。
絶縁膜４９、配線体５０、絶縁膜８２、スルーホール８
３及び絶縁膜８４等を形成し、チップごとに分割される
。そして、シリコン単結晶４８の下面を平滑加工後、第
３層半導体チップ１３上に接着層８５を介して接着され
る。接着が完了すると、スルーホール８３内にスルーホ
ール埋込層８６を埋め込み、上面に多重配線膜８７を形
成する。以上の各工程は、前記第２層半導体チップ１２
及び第３層半導体チップ１３の各工程と同様に行われる
。
これらの第４層半導体チップ１４・１４は、配線体５０
及び図示しない配線体が多重配線膜８７・８７及びスル
ーホール埋込層８６・８６を介して第３層半導体チップ
１３における多重配線膜４°７・４７に接続される。従
って、第４層半導体チップ１４・１４の各回路素子は、
第３Ｎ半導体チップ１３の回路素子及びこれに接続する
第２層半導体チップ１２の回路素子さらにこれに接続す
る第１層半導体チップ１１の回路素子と、このようなス
ルーホール埋込層８６・８６で適宜接続することができ
る。
及び図示しない配線体が多重配線膜８７・８７及びスル
ーホール埋込層８６・８６を介して第３層半導体チップ
１３における多重配線膜４°７・４７に接続される。従
って、第４層半導体チップ１４・１４の各回路素子は、
第３Ｎ半導体チップ１３の回路素子及びこれに接続する
第２層半導体チップ１２の回路素子さらにこれに接続す
る第１層半導体チップ１１の回路素子と、このようなス
ルーホール埋込層８６・８６で適宜接続することができ
る。
（ｅ）立体型半導体装置
上記のようにして製造された立体型半導体装置は、第１
ｍ半導体チップ１１、第２層半導体チフプ１２、第３層
半導体チフプ１３及び第４層半導体チップ１４・１４の
各回路素子がスルーホール埋込層３６・４６・８６を介
してそれぞれ接続され、また、第１層半導体チップ１１
には薄膜抵抗体１９を有する多層配線体が形成されてい
るので、例えば、５個のＩＣチップを有し、基板上に厚
膜抵抗を形成したバイブリフトＩＣと同等の機能を果た
すことができる。
ｍ半導体チップ１１、第２層半導体チフプ１２、第３層
半導体チフプ１３及び第４層半導体チップ１４・１４の
各回路素子がスルーホール埋込層３６・４６・８６を介
してそれぞれ接続され、また、第１層半導体チップ１１
には薄膜抵抗体１９を有する多層配線体が形成されてい
るので、例えば、５個のＩＣチップを有し、基板上に厚
膜抵抗を形成したバイブリフトＩＣと同等の機能を果た
すことができる。
なお、各層の半導体チップ１１〜１４は、接着工程の前
に検査が行われ不良品は排除される。従って、・半導体
チップを多層状にすることによる歩留まりの低下が防止
される。また、本実施例では、第２層半導体チップ１２
から第３層半導体チップ１３、第４層半導体チップ１４
と上層に行くに従ってチップ形状を小さく形成したが、
全てのチップ形状を同じ大きさにして各層１個ずつの４
層構造とすることができるのは勿論である。
に検査が行われ不良品は排除される。従って、・半導体
チップを多層状にすることによる歩留まりの低下が防止
される。また、本実施例では、第２層半導体チップ１２
から第３層半導体チップ１３、第４層半導体チップ１４
と上層に行くに従ってチップ形状を小さく形成したが、
全てのチップ形状を同じ大きさにして各層１個ずつの４
層構造とすることができるのは勿論である。
〔実施例２〕
本発明の他の実施例を第１４図乃至第１９図に基づいて
説明すれば、以下の通りである。
説明すれば、以下の通りである。
本実施例では、半導体ウェハの各チップ領域Ａ〜Ｃに形
成された第１層半導体チップ５１上に、第２層半導体チ
ップ５２及び第３Ｎ半導体チップ５３を接着した３層構
造の立体型半導体装置の製造方法を示す。各層の半導体
チップは、それぞれ（１００）シリコン単結晶を用いて
いる。
成された第１層半導体チップ５１上に、第２層半導体チ
ップ５２及び第３Ｎ半導体チップ５３を接着した３層構
造の立体型半導体装置の製造方法を示す。各層の半導体
チップは、それぞれ（１００）シリコン単結晶を用いて
いる。
（ａ）第１層半導体チップ５１
最下層の第１層半導体チップ５１は、第１４図に示すよ
うに、ウェハ状のシリコン単結晶５４における各チップ
領域Ａ−Ｃに、絶縁膜５５、第１層配線体５６、絶縁膜
５７、薄膜抵抗体５８、絶縁膜５９、第２１１１配線体
６０及び絶縁１１１６１を順次形成し、各チップ領域Ａ
〜Ｃの境界にスクライブライン６２を形成したものであ
り、それぞれ２次元半導体集積回路を構成している。な
お、ここでは、チップ領域Ａ−Ｂの第１層半導体チップ
５１が良品であり、チップ領域Ｃの第１層半導体チ７ブ
５１は不良品であるとする。
うに、ウェハ状のシリコン単結晶５４における各チップ
領域Ａ−Ｃに、絶縁膜５５、第１層配線体５６、絶縁膜
５７、薄膜抵抗体５８、絶縁膜５９、第２１１１配線体
６０及び絶縁１１１６１を順次形成し、各チップ領域Ａ
〜Ｃの境界にスクライブライン６２を形成したものであ
り、それぞれ２次元半導体集積回路を構成している。な
お、ここでは、チップ領域Ａ−Ｂの第１層半導体チップ
５１が良品であり、チップ領域Ｃの第１層半導体チ７ブ
５１は不良品であるとする。
シリコン単結晶５４には、従来からの公知の方法でＭＯ
Ｓ −ＦＥＴやバイポーラ素子が形成されている。絶縁
膜５５は、Ｓｉｎ、やＳｉＮ等の絶縁膜からなり、シリ
コン単結晶５４上を覆っている。第１層配線体５６は、
ＡｌＳＭｏ、Ｗ、ＷＳｉ２、Ｔｉ５１ｇ等の導電膜から
なり、絶縁膜５５上の所定位置に形成されている。この
第１層配線体１７は、必要に応じてホトエツチング技術
、選択エツチング技術により絶縁膜１６に窓開けを行っ
てから形成される。絶縁膜５７は、ＳｉＯ□やＳｉＮ等
の絶縁膜からなり、−旦絶縁膜５５及び第１層配線体５
６の上面全面を覆って形成される。
Ｓ −ＦＥＴやバイポーラ素子が形成されている。絶縁
膜５５は、Ｓｉｎ、やＳｉＮ等の絶縁膜からなり、シリ
コン単結晶５４上を覆っている。第１層配線体５６は、
ＡｌＳＭｏ、Ｗ、ＷＳｉ２、Ｔｉ５１ｇ等の導電膜から
なり、絶縁膜５５上の所定位置に形成されている。この
第１層配線体１７は、必要に応じてホトエツチング技術
、選択エツチング技術により絶縁膜１６に窓開けを行っ
てから形成される。絶縁膜５７は、ＳｉＯ□やＳｉＮ等
の絶縁膜からなり、−旦絶縁膜５５及び第１層配線体５
６の上面全面を覆って形成される。
薄膜抵抗体５Ｂは、ＮｉＣ’ｒ、Ｃｒ５ｉＯ等の抵抗膜
からなり、絶縁膜５７上の所定位置に形成されている。
からなり、絶縁膜５７上の所定位置に形成されている。
絶縁膜５９は、Ｓ ｉ ＯｔやＳｉＮ等の絶縁膜からな
り、−旦絶縁膜５７及び薄膜抵抗体５８の上面全面を覆
って形成される。このｖＡ縁膜５９は、薄膜抵抗体５８
の保護及び多層配線体の眉間絶縁のために形成される。
り、−旦絶縁膜５７及び薄膜抵抗体５８の上面全面を覆
って形成される。このｖＡ縁膜５９は、薄膜抵抗体５８
の保護及び多層配線体の眉間絶縁のために形成される。
第２Ｆ！配線体６０は、第１層配線体５６と同様にＡＩ
、Ｍｏ、Ｗ −、Ｗ Ｓ ｔ ｚ、Ｔｉ５ｉｚ等の導電
膜からなり、絶縁膜５９上の所定位置に形成されている
。この第２層配線体６０は、ホトエツチング技術、選択
エツチング技術により絶縁膜５９・５７の所定位置に窓
開けを行ってから形成される。
、Ｍｏ、Ｗ −、Ｗ Ｓ ｔ ｚ、Ｔｉ５ｉｚ等の導電
膜からなり、絶縁膜５９上の所定位置に形成されている
。この第２層配線体６０は、ホトエツチング技術、選択
エツチング技術により絶縁膜５９・５７の所定位置に窓
開けを行ってから形成される。
絶縁膜６１は、ＳｉｎｇやＳｉＮ等の絶縁膜からなり、
迫縁膜５９及び第２層配線体６０の上面に所定のパター
ンで形成される。また、各チップ領域Ａ〜Ｃの境界には
、スクライブライン６２が形成される。
迫縁膜５９及び第２層配線体６０の上面に所定のパター
ンで形成される。また、各チップ領域Ａ〜Ｃの境界には
、スクライブライン６２が形成される。
以上の各層５５〜６１の作製は、実施例１における第１
層半導体チップ１１の場合と同様に行われる。
層半導体チップ１１の場合と同様に行われる。
このようにして各素子及び多層配線体が形成されたシリ
コン単結晶５４は、第１層半導体チップ５１ごとに分割
する前に第２Ｎ半導体チップ５２及び第３層半導体チフ
プ５３の接着が行われる。
コン単結晶５４は、第１層半導体チップ５１ごとに分割
する前に第２Ｎ半導体チップ５２及び第３層半導体チフ
プ５３の接着が行われる。
（ｂ）第２層半導体チップ５２
第２層半導体チンブ５２は、下層半導体である分割前の
第１層半導体チップ５１の上に上層半導体チップとして
接着される。この第２層半導体チップ５２の上層半導体
作製工程、チップ切断工程、接着工程及びスルーホール
接続工程を説明する。
第１層半導体チップ５１の上に上層半導体チップとして
接着される。この第２層半導体チップ５２の上層半導体
作製工程、チップ切断工程、接着工程及びスルーホール
接続工程を説明する。
まず、シリコン単結晶６３にＭＯＳ−ＦＥＴやバイポー
ラ素子を形成し、第１５図に示すように、このシリコン
単結晶６３上に絶縁膜６４、配線体６５及び絶縁膜６６
を形成し、スクライブライン６７を設けるとともに、ス
ルーホール６８を穿設して絶縁膜６９で覆う。これらの
各層６４〜６６・６９、スクライブライン６７及びスル
ーホール６８は、実施例１における第２Ｎ半導体チップ
１２の場合と同様にして形成される。ただし、本実施例
では、リフトオフ材３１を形成しない。
ラ素子を形成し、第１５図に示すように、このシリコン
単結晶６３上に絶縁膜６４、配線体６５及び絶縁膜６６
を形成し、スクライブライン６７を設けるとともに、ス
ルーホール６８を穿設して絶縁膜６９で覆う。これらの
各層６４〜６６・６９、スクライブライン６７及びスル
ーホール６８は、実施例１における第２Ｎ半導体チップ
１２の場合と同様にして形成される。ただし、本実施例
では、リフトオフ材３１を形成しない。
この場合のスルーホール６８も、ＫＯＨ又はＮａＯＨを
用いた異方性エツチングによる。そして、シリコン単結
晶６３に（１００）シリコン単結晶を使用しているので
、スルーホール６８の形状も、（１１１）面による角鑵
型となる。ただし、このスルーホール６８は、１辺が３
μｍ〜１００μｍ程度の方形に形成されているので、深
さは２μｍ〜７０μｍ程度となる。
用いた異方性エツチングによる。そして、シリコン単結
晶６３に（１００）シリコン単結晶を使用しているので
、スルーホール６８の形状も、（１１１）面による角鑵
型となる。ただし、このスルーホール６８は、１辺が３
μｍ〜１００μｍ程度の方形に形成されているので、深
さは２μｍ〜７０μｍ程度となる。
このようにしてスルーホール６８を形成したシリコン単
結晶６３は、第１６図に示すように、上面にワックス７
０を介して保護基体７１を接着し、下面側から平滑加工
を行う。この工程も、実施例１における第２層半導体チ
ップ１２の場合と同様である。ただし、平滑加工は、ス
ルーホール６８を貫通させるために、シリコン単結晶６
３が５μｍ程度の極めて薄い厚さまで行う。そして、こ
のシリコン単結晶６３は、ダイシング等によりチップ境
界のスクライブライン６７で切断され、各第２層半導体
チップ５２に分割される。第１６図は分割後の状態を示
す。
結晶６３は、第１６図に示すように、上面にワックス７
０を介して保護基体７１を接着し、下面側から平滑加工
を行う。この工程も、実施例１における第２層半導体チ
ップ１２の場合と同様である。ただし、平滑加工は、ス
ルーホール６８を貫通させるために、シリコン単結晶６
３が５μｍ程度の極めて薄い厚さまで行う。そして、こ
のシリコン単結晶６３は、ダイシング等によりチップ境
界のスクライブライン６７で切断され、各第２層半導体
チップ５２に分割される。第１６図は分割後の状態を示
す。
分割された各第２層半導体チップ５２は、第１７図に示
すように、各チップ領域Ａ−Ｈにおける第１層半導体チ
ップ５１・５１上の所定位置に接着層７２・７２を介し
てそれぞれ接着される。接着が完了すると、ワックス７
０・７０を溶解して不要になった保護基体７１・７１を
取り去る。これらの工程も、実施例１における第１層半
導体チップ１１と第２層半導体チップ１２との接着工程
と同様に行う。ただし、チップ領域Ｃにおける第１層半
導体チップ５１は検査によって不良品と判断されるので
、この第１層半導体チップ５１上には第２層半導体チッ
プ５２を接着しない。また、分割された第２層半導体チ
ップ５２も検査を行い、不良品は接着前に排除しておく
。
すように、各チップ領域Ａ−Ｈにおける第１層半導体チ
ップ５１・５１上の所定位置に接着層７２・７２を介し
てそれぞれ接着される。接着が完了すると、ワックス７
０・７０を溶解して不要になった保護基体７１・７１を
取り去る。これらの工程も、実施例１における第１層半
導体チップ１１と第２層半導体チップ１２との接着工程
と同様に行う。ただし、チップ領域Ｃにおける第１層半
導体チップ５１は検査によって不良品と判断されるので
、この第１層半導体チップ５１上には第２層半導体チッ
プ５２を接着しない。また、分割された第２層半導体チ
ップ５２も検査を行い、不良品は接着前に排除しておく
。
このようにして接着された第２層半導体チップ５２は、
第１８図に示すように、上面の所定位置に配線体７３を
形成する。配線体７３は、ＡＩ、Ｍ ｏ ＳＷ ｓ Ｗ
Ｓ ｉｚ等の単一膜、又は、ＣｒＡｕ、ＡｌＮｉＡｕ
等の多重膜よりなる導電膜である。
第１８図に示すように、上面の所定位置に配線体７３を
形成する。配線体７３は、ＡＩ、Ｍ ｏ ＳＷ ｓ Ｗ
Ｓ ｉｚ等の単一膜、又は、ＣｒＡｕ、ＡｌＮｉＡｕ
等の多重膜よりなる導電膜である。
この配線体７３は、形成の前にまず、絶縁膜６９に窓を
開口して配線体６５を露出させ、また、スルーホール６
８の下方の接着層７２を除去して第１層半導体チップ５
１における第２層配線体６０を露出させ、さらに、スル
ーホール６８の下方の接着１ｉ７２及び絶縁膜５７を除
去して第１層配線体５６を露出させておく。そして、電
子ビーム蒸着、抵抗加熱蒸着、スパッタ等により上面全
面をこの導電膜で覆った後に、ホトエツチング技術、選
択エツチング技術により所定パターンとすることにより
形成される。なお、本実施例では第２層半導体チップ５
２のシリコン単結晶６３が十分に薄いので、スルーホー
ル６８にスルーホール埋込層を形成しなくても、配線体
７３が断線するというような虞れはない。
開口して配線体６５を露出させ、また、スルーホール６
８の下方の接着層７２を除去して第１層半導体チップ５
１における第２層配線体６０を露出させ、さらに、スル
ーホール６８の下方の接着１ｉ７２及び絶縁膜５７を除
去して第１層配線体５６を露出させておく。そして、電
子ビーム蒸着、抵抗加熱蒸着、スパッタ等により上面全
面をこの導電膜で覆った後に、ホトエツチング技術、選
択エツチング技術により所定パターンとすることにより
形成される。なお、本実施例では第２層半導体チップ５
２のシリコン単結晶６３が十分に薄いので、スルーホー
ル６８にスルーホール埋込層を形成しなくても、配線体
７３が断線するというような虞れはない。
上記第２層半導体チップ５２は、配線体６５・６５が配
線体７３を通じスルーホール６８を介して第１層半導体
チフプ５１における第１層配線体５６及び第２層配線体
６０に接続される。従って、第２層半導体チフプ５２の
回路素子と第１層半導体チップ５１の回路素子とは、必
要箇所をこのようなスルーホール６８を介して適宜接続
することができる。
線体７３を通じスルーホール６８を介して第１層半導体
チフプ５１における第１層配線体５６及び第２層配線体
６０に接続される。従って、第２層半導体チフプ５２の
回路素子と第１層半導体チップ５１の回路素子とは、必
要箇所をこのようなスルーホール６８を介して適宜接続
することができる。
（ｃ）第３層半導体チップ５３
第３層半導体チップ５３は、第１９図に示すように、前
記第２層半導体チップ５２を下層半導体とし、この第２
層半導体チップ５２上に上層半導体チップとして接着さ
れる。
記第２層半導体チップ５２を下層半導体とし、この第２
層半導体チップ５２上に上層半導体チップとして接着さ
れる。
この第３層半導体チップ５３は、ＭＯＳ−ＦＥＴやバイ
ポーラ素子を形成したシリコン単結晶７４上に絶縁膜７
５、配線体７６、絶縁膜７７、スルーホール７８及び絶
縁膜７９等を形成し、チップごとに分割される。そして
、シリコン単結晶７４の下面を平滑加工後、第２層半導
体チップ５２上に接着層８０を介して接着される。接着
が完了すると、スルーホール７８内を含めた上面の所定
位置に配線体８１を形成する。以上の各工程は、前記第
２層半導体チップ５２の各工程と同様に行われる。
ポーラ素子を形成したシリコン単結晶７４上に絶縁膜７
５、配線体７６、絶縁膜７７、スルーホール７８及び絶
縁膜７９等を形成し、チップごとに分割される。そして
、シリコン単結晶７４の下面を平滑加工後、第２層半導
体チップ５２上に接着層８０を介して接着される。接着
が完了すると、スルーホール７８内を含めた上面の所定
位置に配線体８１を形成する。以上の各工程は、前記第
２層半導体チップ５２の各工程と同様に行われる。
この第３層半導体チップ５３は、配線体７６が配線体８
１を通じスルーホール７８を介して第２層半導体チップ
５２における配線体７３に接続される。従って、第３層
半導体チップ５３の回路素子は、第２層半導体チップ５
２の回路素子及びこれに接続する第１層半導体チップ５
１の回路素子と必要箇所をこのようなスルーホール７８
を介して適宜接続することができる。
１を通じスルーホール７８を介して第２層半導体チップ
５２における配線体７３に接続される。従って、第３層
半導体チップ５３の回路素子は、第２層半導体チップ５
２の回路素子及びこれに接続する第１層半導体チップ５
１の回路素子と必要箇所をこのようなスルーホール７８
を介して適宜接続することができる。
このようにして第３層半導体チップ５３が接着されると
、第１Ｎ半導体チップ５１におけるスクライブライン６
２をダイシング等により切断され、それぞれ立体型半導
体装置として分割される。
、第１Ｎ半導体チップ５１におけるスクライブライン６
２をダイシング等により切断され、それぞれ立体型半導
体装置として分割される。
（ｅ）立体型半導体装置
上記のようにして製造された立体型半導体装置は、第１
層半導体チップ５１、第２層半導体チップ５２及び第３
層半導体チップ５３の各回路素子がスルーホール６８・
７８を介してそれぞれ接続され、また、第１層半導体チ
フプ５１には薄膜抵抗体５８を有する多層配線体が形成
されているので、例えば、３個のＩＣチップを有し、基
板上に厚膜抵抗を形成したハイブリットＩＣと同等の機
能を果たすことができる。
層半導体チップ５１、第２層半導体チップ５２及び第３
層半導体チップ５３の各回路素子がスルーホール６８・
７８を介してそれぞれ接続され、また、第１層半導体チ
フプ５１には薄膜抵抗体５８を有する多層配線体が形成
されているので、例えば、３個のＩＣチップを有し、基
板上に厚膜抵抗を形成したハイブリットＩＣと同等の機
能を果たすことができる。
また、不良品であるチップ領域Ｃの第１層半導体チップ
５１の上には、第２層半導体チップ５２及び第３層半導
体チップ５３を接着しないので、良品の半導体チップ５
２・５３が無駄になり歩留まりが低下するということも
ない。
５１の上には、第２層半導体チップ５２及び第３層半導
体チップ５３を接着しないので、良品の半導体チップ５
２・５３が無駄になり歩留まりが低下するということも
ない。
なお、本実施例では、第２層半導体チップ５２及び第３
層半導体チップ５３のシリコン単結晶６３・７４を薄く
形成したので、スルーホール６８・７８は配線体７３・
８１で接続したが、実施例１の場合のようにスルーホー
ル埋込層を埋め込むことができるのは勿論である。
層半導体チップ５３のシリコン単結晶６３・７４を薄く
形成したので、スルーホール６８・７８は配線体７３・
８１で接続したが、実施例１の場合のようにスルーホー
ル埋込層を埋め込むことができるのは勿論である。
実施例１・２では、受動素子である薄膜抵抗体を最下層
の第１層半導体チップにのみ形成したが、これに限らず
任意の層の半導体チップに形成することができる。
の第１層半導体チップにのみ形成したが、これに限らず
任意の層の半導体チップに形成することができる。
また、実施例１・２では、下層半導体への接着前に各半
導体チップにスルーホールを穿設したが、接着後に穿設
することも可能である。
導体チップにスルーホールを穿設したが、接着後に穿設
することも可能である。
さらに、実施例１・２では、各層の半導体チップに（１
００）シリコン単結晶を用いたが、その他任意の結晶面
を使用することができ、シリコン以外にもＧａＡｓ、Ｉ
ｎＰ等の異種半導体結晶等を用いることも可能である。
００）シリコン単結晶を用いたが、その他任意の結晶面
を使用することができ、シリコン以外にもＧａＡｓ、Ｉ
ｎＰ等の異種半導体結晶等を用いることも可能である。
また、実施例１では、立体型半導体装置を４層構造とし
最上層に２個の半導体チップを使用し、実施例２では、
立体型半導体装置を３Ｎ構造としたが、２層以上であれ
ば何層構造のものであってもよく、各層に使用する半導
体チップの数も限定されない。
最上層に２個の半導体チップを使用し、実施例２では、
立体型半導体装置を３Ｎ構造としたが、２層以上であれ
ば何層構造のものであってもよく、各層に使用する半導
体チップの数も限定されない。
本発明に係る立体型半導体装置の製造方法は、以上のよ
うに、上層半導体に回路素子を形成する上層半導体作製
工程と、この上層半導体作製工程によって回路素子が形
成された上層半導体を所定形状に切断し、各下層半導体
チップに分割するチップ分割工程と、このチップ分割工
程によって分割された上層半導体チップを、回路素子が
形成された下層半導体上の所定位置に接着する接着工程
と、この接着工程で接着した上層半導体チップの回路素
子と下層半導体の回路素子とをスルーホールを介して接
続するスルーホール接続工程とを有する構成である。
うに、上層半導体に回路素子を形成する上層半導体作製
工程と、この上層半導体作製工程によって回路素子が形
成された上層半導体を所定形状に切断し、各下層半導体
チップに分割するチップ分割工程と、このチップ分割工
程によって分割された上層半導体チップを、回路素子が
形成された下層半導体上の所定位置に接着する接着工程
と、この接着工程で接着した上層半導体チップの回路素
子と下層半導体の回路素子とをスルーホールを介して接
続するスルーホール接続工程とを有する構成である。
これにより、従来ハイブリッドＩＣ等で構成していたも
のと等価の回路を立体型半導体装置で構成することがで
きる。このため、本発明は、以下の効果を奏する。
のと等価の回路を立体型半導体装置で構成することがで
きる。このため、本発明は、以下の効果を奏する。
■ 従来、セラミックス等の基板上に平面的に形成して
いた回路素子を多層状の半導体単結晶層にそれぞれ形成
するので、素子の高密度化が可能となり、電子部品の小
型化を図ることができる。
いた回路素子を多層状の半導体単結晶層にそれぞれ形成
するので、素子の高密度化が可能となり、電子部品の小
型化を図ることができる。
■ ハイブリッドＩＣのような大きなセラミックス基板
等が不要となり、配線等も細密化、短縮化されるので、
材料コストが安くなる。
等が不要となり、配線等も細密化、短縮化されるので、
材料コストが安くなる。
■ 厚膜形成のような高温プロセスが不要となり、接着
工程においても低温プロセスで行うことができるので、
動力光熱費等が少なくて済む。
工程においても低温プロセスで行うことができるので、
動力光熱費等が少なくて済む。
■ 配線等が短縮化されることにより、素子の高速化を
図ることができる。
図ることができる。
■ ワイヤボンド等のメカニカルな接続がなくなるので
、信頼性が向上し、工数を低減することができる。
、信頼性が向上し、工数を低減することができる。
■ 複数の半導体チップを立体的に構成するので、ＩＣ
の設計が容易となる。
の設計が容易となる。
また、本発明の製造方法を用いれば、上層半導体チップ
を接着する際に、検査によって良品の半導体チップのみ
を使用するようにできる。そして、下層半導体が半導体
ウェハ上に複数形成され切断されていない場合であって
も、検査によって良品の下層半導体チップ領域にのみ上
層半導体チップを接着するようにできる。このため、本
発明は、立体型半導体装置を製造する際の歩留まり低下
を防止するという効果も奏する。
を接着する際に、検査によって良品の半導体チップのみ
を使用するようにできる。そして、下層半導体が半導体
ウェハ上に複数形成され切断されていない場合であって
も、検査によって良品の下層半導体チップ領域にのみ上
層半導体チップを接着するようにできる。このため、本
発明は、立体型半導体装置を製造する際の歩留まり低下
を防止するという効果も奏する。
第１図及び第２図は本発明を説明するためのものであっ
て、第１図は立体型半導体装置の製造方法を模式的に示
した斜視図、第２図は立体型半導体装置を模式的に示す
完成斜視図である。第３図乃至第１３図は本発明の一実
施例を示すものであって、第３図は立体型半導体装置の
全体斜視図、第４図乃至第１２図はそれぞれ立体型半導
体装置の製造過程を示す縦断面図、第１３図は完成した
立体型半導体装置の縦断面図である。第１４図乃至第１
９図は本発明の他の実施例を示すものであって、それぞ
れ立体型半導体装置の製造過程を示す縦断面図である。 第２０図は従来例を示すものであって、ハイブリッドＩ
Ｃの斜視図である。 １・１１・５１は第１層半導体チップ（下層半導体）、
２・１２・５２は第２層半導体チップ（上層半導体チッ
プ・下層半導体）、３・１３・５３は第３層半導体チッ
プ（上層半導体チップ）、３０・４４・６８・７８・８
３はスルーホール、３５・４０・７２・８０・８５は接
着層である。 第１図 第２図
て、第１図は立体型半導体装置の製造方法を模式的に示
した斜視図、第２図は立体型半導体装置を模式的に示す
完成斜視図である。第３図乃至第１３図は本発明の一実
施例を示すものであって、第３図は立体型半導体装置の
全体斜視図、第４図乃至第１２図はそれぞれ立体型半導
体装置の製造過程を示す縦断面図、第１３図は完成した
立体型半導体装置の縦断面図である。第１４図乃至第１
９図は本発明の他の実施例を示すものであって、それぞ
れ立体型半導体装置の製造過程を示す縦断面図である。 第２０図は従来例を示すものであって、ハイブリッドＩ
Ｃの斜視図である。 １・１１・５１は第１層半導体チップ（下層半導体）、
２・１２・５２は第２層半導体チップ（上層半導体チッ
プ・下層半導体）、３・１３・５３は第３層半導体チッ
プ（上層半導体チップ）、３０・４４・６８・７８・８
３はスルーホール、３５・４０・７２・８０・８５は接
着層である。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、上層半導体に回路素子を形成する上層半導体作製工
程と、 この上層半導体作製工程によって回路素子が形成された
上層半導体を所定形状に切断し、各上層半導体チップに
分割するチップ分割工程と、このチップ分割工程によっ
て分割された上層半導体チップを、回路素子が形成され
た下層半導体上の所定位置に接着する接着工程と、 この接着工程で接着した上層半導体チップの回路素子と
下層半導体の回路素子とをスルーホールを介して接続す
るスルーホール接続工程とを有することを特徴とする立
体型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255585A JPH0666407B2 (ja) | 1987-10-09 | 1987-10-09 | 立体型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255585A JPH0666407B2 (ja) | 1987-10-09 | 1987-10-09 | 立体型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198253A true JPH0198253A (ja) | 1989-04-17 |
| JPH0666407B2 JPH0666407B2 (ja) | 1994-08-24 |
Family
ID=17280761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255585A Expired - Lifetime JPH0666407B2 (ja) | 1987-10-09 | 1987-10-09 | 立体型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666407B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391953A (ja) * | 1989-09-04 | 1991-04-17 | Sharp Corp | 半導体装置 |
| US6478920B1 (en) | 1993-04-30 | 2002-11-12 | Murata Manufacturing Co., Ltd. | Chip-type circuit component and method of manufacturing the same |
| US7195935B2 (en) | 2003-10-17 | 2007-03-27 | Seiko Epson Corporation | Selective packaging of tested semiconductor devices |
| US7335517B2 (en) | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150668A (ja) * | 1984-01-18 | 1985-08-08 | Seiko Epson Corp | 半導体装置 |
| JPS60160645A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 積層半導体集積回路装置 |
| JPS6188546A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-10-09 JP JP62255585A patent/JPH0666407B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150668A (ja) * | 1984-01-18 | 1985-08-08 | Seiko Epson Corp | 半導体装置 |
| JPS60160645A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 積層半導体集積回路装置 |
| JPS6188546A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391953A (ja) * | 1989-09-04 | 1991-04-17 | Sharp Corp | 半導体装置 |
| US6478920B1 (en) | 1993-04-30 | 2002-11-12 | Murata Manufacturing Co., Ltd. | Chip-type circuit component and method of manufacturing the same |
| US7335517B2 (en) | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US7829975B2 (en) | 1996-12-02 | 2010-11-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8174093B2 (en) | 1996-12-02 | 2012-05-08 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8283755B2 (en) | 1996-12-02 | 2012-10-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US7195935B2 (en) | 2003-10-17 | 2007-03-27 | Seiko Epson Corporation | Selective packaging of tested semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666407B2 (ja) | 1994-08-24 |
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