JPH0391953A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0391953A JPH0391953A JP1229047A JP22904789A JPH0391953A JP H0391953 A JPH0391953 A JP H0391953A JP 1229047 A JP1229047 A JP 1229047A JP 22904789 A JP22904789 A JP 22904789A JP H0391953 A JPH0391953 A JP H0391953A
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- chips
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置に関し、特に、大規模に高密度化、
高集積化された半導体装置に関する。
高集積化された半導体装置に関する。
(従来の技術)
近年、オフィスオートメーション機器、オーディオビジ
ュアル機器等の小型化、高機能化、高性能化および低コ
スト化が増々強く要求されるようになった。これに伴な
い、これらの装置に用いられる半導体装置を、さらに大
規模に高密度化、高集積化することが必要となってきて
いる。
ュアル機器等の小型化、高機能化、高性能化および低コ
スト化が増々強く要求されるようになった。これに伴な
い、これらの装置に用いられる半導体装置を、さらに大
規模に高密度化、高集積化することが必要となってきて
いる。
上記要求を満たす技術として、従来のLSIの概念を拡
張させたウェーハスケールインテグレーション(WS
I : Wafer Scale Integrati
on)技術が検討されている。WSrとは、従来のチッ
プ単位のLSIよりも広く拡張された大きなシステムを
、1枚のウェーハ上に集積するものである。この/ステ
ムはウェーハ上に形成され、互いに配線によって結線さ
れた多数の機能ブロノクから構成されている。
張させたウェーハスケールインテグレーション(WS
I : Wafer Scale Integrati
on)技術が検討されている。WSrとは、従来のチッ
プ単位のLSIよりも広く拡張された大きなシステムを
、1枚のウェーハ上に集積するものである。この/ステ
ムはウェーハ上に形成され、互いに配線によって結線さ
れた多数の機能ブロノクから構成されている。
WSIの配線形成(メタライゼーション)は、LSIを
形成するプロセスと同様のウェーハプロセスによって行
なわれるために、従来のLSIパッケージ等の複数の電
子部品をプリント基板等に実装したものに比べ、以下に
述べる優れた特徴を有している。すなわち■高い素子密
度及び配線密度、■短い配線長による高速性、低ノイズ
性および低消費電力性、■ウェーハプロセス技術を用い
た各機能ブロックの一括処理による低価格化の可能性等
の特徴である。
形成するプロセスと同様のウェーハプロセスによって行
なわれるために、従来のLSIパッケージ等の複数の電
子部品をプリント基板等に実装したものに比べ、以下に
述べる優れた特徴を有している。すなわち■高い素子密
度及び配線密度、■短い配線長による高速性、低ノイズ
性および低消費電力性、■ウェーハプロセス技術を用い
た各機能ブロックの一括処理による低価格化の可能性等
の特徴である。
しかし、このWSIは、従来のチップ単位のLSIに比
較して著しく広い面積を有するウェーハ上のシステムで
あるため、ウェーハ上のl箇所に於いてでも不良が発生
した場合、ウェーハ全体が不良となってしまう。従って
、Ws■にはその歩留りが非常に低いという問題がある
。また、Ws■では、ウェーハ単位のプロセスによって
、ウェ一ハ上にモノリシIクに素子及び配線等が形成さ
れるために、1つのウェーハ上に多種類の素子等を混在
させることが困難であり、しかもいたずらに工程数が増
加するという欠点がある。このため同一ウェーハ上に形
成される素子の種類が限定され、多様なシステムを構戊
することができないので、WS■の応用範囲は非常に狭
い。
較して著しく広い面積を有するウェーハ上のシステムで
あるため、ウェーハ上のl箇所に於いてでも不良が発生
した場合、ウェーハ全体が不良となってしまう。従って
、Ws■にはその歩留りが非常に低いという問題がある
。また、Ws■では、ウェーハ単位のプロセスによって
、ウェ一ハ上にモノリシIクに素子及び配線等が形成さ
れるために、1つのウェーハ上に多種類の素子等を混在
させることが困難であり、しかもいたずらに工程数が増
加するという欠点がある。このため同一ウェーハ上に形
成される素子の種類が限定され、多様なシステムを構戊
することができないので、WS■の応用範囲は非常に狭
い。
上記問題点を解決するために、集合チップ基板方式によ
る技術が提案されている。集合チップ基板方式とは多様
な一連のウェーハブロセスを経てLSI等が形或された
多種のウェーハから複数のチップを切り出し、その切り
出したもののうち良品チップのみを構成要素とし1枚の
基板上に組み込むというものである。この方式によって
、各々のチップ上のシステムよりも拡大されたシステム
を実現することができる。
る技術が提案されている。集合チップ基板方式とは多様
な一連のウェーハブロセスを経てLSI等が形或された
多種のウェーハから複数のチップを切り出し、その切り
出したもののうち良品チップのみを構成要素とし1枚の
基板上に組み込むというものである。この方式によって
、各々のチップ上のシステムよりも拡大されたシステム
を実現することができる。
第20図は、集合チップ基板方式によって形成された従
来の半導体装置を示す断面図である。
来の半導体装置を示す断面図である。
表面に回路素子が形戊されたチソプi1 kは、絶縁膜
71によって被覆され、接着層74を介して基板73上
の所定位置に配置されている。チップjは素子を有して
おらず、基板73表面の平坦性を保つために、回路素子
が形成されたチップf、k等の間に配置される中介チッ
プである。チップjも絶縁膜71に被覆され、他のチッ
プと同様に、接着層74を介して基板73上の所定位置
に配置されている。同様にして他にも多数のチップが基
板73上に配置されている。各々のチップ上の配線は、
配線75によって接続され、配線75は絶縁膜76に覆
われている。配線75は、絶縁膜76の所定位置に開孔
された開孔部76aを介して配線77a、及び接続用パ
ッド77bに接続される。接続用パッド77t)はワイ
ヤ79によって外部基板配線78と接続されている。
71によって被覆され、接着層74を介して基板73上
の所定位置に配置されている。チップjは素子を有して
おらず、基板73表面の平坦性を保つために、回路素子
が形成されたチップf、k等の間に配置される中介チッ
プである。チップjも絶縁膜71に被覆され、他のチッ
プと同様に、接着層74を介して基板73上の所定位置
に配置されている。同様にして他にも多数のチップが基
板73上に配置されている。各々のチップ上の配線は、
配線75によって接続され、配線75は絶縁膜76に覆
われている。配線75は、絶縁膜76の所定位置に開孔
された開孔部76aを介して配線77a、及び接続用パ
ッド77bに接続される。接続用パッド77t)はワイ
ヤ79によって外部基板配線78と接続されている。
(発明が解決しようとする課題)
しかしながら、上述の従来技術には以下に述べる問題が
あった。
あった。
集合チップ方式では、基板の周辺部に設けた接続用パッ
ドを介して、基板内の多数の配線と該基板外部の端子を
接続しなければならなかったために、集積度の向上に伴
い、該基板周辺に於いて、該接続用パッドの数が急激に
増加するという問題があった。また、集合チップ方式で
は、素子及び配線が形或される基板の面積が従来のLS
Iチップの面積に比較してはるかに大きくなっているの
に対して、接続パッドが設けられるべき基板周辺部の面
積増加割合が小さいために、上述した大規模集積化に伴
う接続用パッド増加の問題は極めて重大なものとなる。
ドを介して、基板内の多数の配線と該基板外部の端子を
接続しなければならなかったために、集積度の向上に伴
い、該基板周辺に於いて、該接続用パッドの数が急激に
増加するという問題があった。また、集合チップ方式で
は、素子及び配線が形或される基板の面積が従来のLS
Iチップの面積に比較してはるかに大きくなっているの
に対して、接続パッドが設けられるべき基板周辺部の面
積増加割合が小さいために、上述した大規模集積化に伴
う接続用パッド増加の問題は極めて重大なものとなる。
また、外部端子と基板上のパッドとの接続方法として、
広く用いられているワイヤボンド方式又はテープキャリ
ア方式等の通常の接続方法では、パッドとワイヤ等の接
続手段との間の接続強度を保持するためには、80〜1
00μm角程度の面積を有するパッドが各々必要である
。また、接続工程の際の位置づれ等を考慮すれば、数1
0μm以上のパッド間隔が必要である。このため、集積
度の向上が基板周辺部のパノドの占める面積割合を極め
て大きなものとし、しかも製造コストを著しく増加させ
てしまうという問題がある。また、パッドを基板の周辺
部に設けるために、各チップ上の配線端子と各パッドを
結線するための配線パターンが複雑なものとなり、最適
な設計が困難であるとともに、設計及びプロセスのコス
トが著しく高価なものとなる。また、各チップを二次元
的に基板上に配置していたために、各チップ素子の高密
度化、小型化に限界があり、チップとパッド間、及び各
チップ間を結線する配線の配線長も増加してしまう。配
線長の増加は、高速性、低ノイズ性、低消費電力性等を
劣化させる。
広く用いられているワイヤボンド方式又はテープキャリ
ア方式等の通常の接続方法では、パッドとワイヤ等の接
続手段との間の接続強度を保持するためには、80〜1
00μm角程度の面積を有するパッドが各々必要である
。また、接続工程の際の位置づれ等を考慮すれば、数1
0μm以上のパッド間隔が必要である。このため、集積
度の向上が基板周辺部のパノドの占める面積割合を極め
て大きなものとし、しかも製造コストを著しく増加させ
てしまうという問題がある。また、パッドを基板の周辺
部に設けるために、各チップ上の配線端子と各パッドを
結線するための配線パターンが複雑なものとなり、最適
な設計が困難であるとともに、設計及びプロセスのコス
トが著しく高価なものとなる。また、各チップを二次元
的に基板上に配置していたために、各チップ素子の高密
度化、小型化に限界があり、チップとパッド間、及び各
チップ間を結線する配線の配線長も増加してしまう。配
線長の増加は、高速性、低ノイズ性、低消費電力性等を
劣化させる。
本発明は、上記課題を解決するためになされたものであ
り、その目的とするところは、大規模に高集積化され、
しかも、総配線長が短く、高速性、低ノイズ性及び低消
費電力性に優れた高信頼性の半導体装置を提供すること
にある。
り、その目的とするところは、大規模に高集積化され、
しかも、総配線長が短く、高速性、低ノイズ性及び低消
費電力性に優れた高信頼性の半導体装置を提供すること
にある。
(課題を解決するための手段)
本発明は半導体装置であって、表面に集積回路が形成さ
れ、かつスルーホールを有する複数の半導体チップとを
備え、該複数の半導体チップが該基板上に配置されてお
り、該複数の半導体チップ上の該集積回路と該基板上の
該配線とが、該スルーホールに形成された導電体を介し
て接続されており、そのことにより上期目的が達或され
る。
れ、かつスルーホールを有する複数の半導体チップとを
備え、該複数の半導体チップが該基板上に配置されてお
り、該複数の半導体チップ上の該集積回路と該基板上の
該配線とが、該スルーホールに形成された導電体を介し
て接続されており、そのことにより上期目的が達或され
る。
また、表面に配線を有する基板と、表面に集積回路が形
成され、かつ、側面の少なくとも一部に導電体を有する
複数の半導体チップとを備え、該複数の半導体チップが
該基板上に配置されており、該複数の半導体チップ上の
回路と該基板上の該配線が、該半導体チップの該導電体
を介して接続されていても良い。
成され、かつ、側面の少なくとも一部に導電体を有する
複数の半導体チップとを備え、該複数の半導体チップが
該基板上に配置されており、該複数の半導体チップ上の
回路と該基板上の該配線が、該半導体チップの該導電体
を介して接続されていても良い。
また、前記表面に集積回路が形或され、かつ、スルーホ
ールを有する複数の半導体チップの上に、表面に集積回
路が形戊され、かつ、スルーホールを有する複数の半導
体チップを多層状に備えており、該半導体チップ上の該
集積回路が該スルーホールを介して他の該半導体チップ
上の該集積回路と1妾続されていても良い。
ールを有する複数の半導体チップの上に、表面に集積回
路が形戊され、かつ、スルーホールを有する複数の半導
体チップを多層状に備えており、該半導体チップ上の該
集積回路が該スルーホールを介して他の該半導体チップ
上の該集積回路と1妾続されていても良い。
また、前記表面に集積回路が形威され、かつ、側面の少
なくとも=部に導電体を有する複数の半導体チップ上に
、表面に集積回路が形戊され、かつ、側面の少なくとも
一部に導電体を有する複数の半導体チップを備えており
、該半導体チップ上の該集積回路が該導電体を介して他
の該半導体チップ上の該集積回路と接続されていても良
い。
なくとも=部に導電体を有する複数の半導体チップ上に
、表面に集積回路が形戊され、かつ、側面の少なくとも
一部に導電体を有する複数の半導体チップを備えており
、該半導体チップ上の該集積回路が該導電体を介して他
の該半導体チップ上の該集積回路と接続されていても良
い。
また、表面に集積回路が形戊され、かつ、スルーホール
を有する複数の半導体チップと、表面に集積回路が形或
され、かつ、側面の少なくとも一部に導電体を有する複
数の半導体チップを多層状に備え、該半導体チップ上の
該集積回路が該スルーホールに形戊された!!電体及び
該側面に形威された導電体を介して互いに接続されてい
ても良い。
を有する複数の半導体チップと、表面に集積回路が形或
され、かつ、側面の少なくとも一部に導電体を有する複
数の半導体チップを多層状に備え、該半導体チップ上の
該集積回路が該スルーホールに形戊された!!電体及び
該側面に形威された導電体を介して互いに接続されてい
ても良い。
(実施例)
以下に本発明を実施例について説明する。
及徽光上
第1図は、本発明実施例1を示す断面図である。
絶縁体基板11上には配線12が形成されている。集積
回路が表面に形戊された半導体チップa、Cが絶縁体基
ll上の所定位置に接着層l4を介して配置されている
。また、半導体チップa, Cの間には、集積回路が
形戊されていない半導体チップbが、基板の平坦性を保
ち半導体チップ間の配線形或を確実に行う目的のための
中介チップとして配置されている。なお、この中介チッ
プ上には他のチップ間の配線接続を容易化するための配
線が形戊されていても良い。半導体チップa, Cに
はチップを貫通する複数のスルーホール7bが開孔され
ており、スルーホール7b内には電気的な接続のための
導電体15が形威されている。半導体チップ内の回路設
計上必要な位置に形或したスルーホール7b及び導電体
15によって、絶縁体基板11上の配線l2と各半導体
チップ上の集積回路素子(不図示)及び配線3とが電気
的に接続されている。本実施例では、スルーホール7b
内に形成された導電体l5とその上に形成された配線l
6によって、半導体チップ上の配線3と絶縁体基板ll
上の配線12とが接続されている。
回路が表面に形戊された半導体チップa、Cが絶縁体基
ll上の所定位置に接着層l4を介して配置されている
。また、半導体チップa, Cの間には、集積回路が
形戊されていない半導体チップbが、基板の平坦性を保
ち半導体チップ間の配線形或を確実に行う目的のための
中介チップとして配置されている。なお、この中介チッ
プ上には他のチップ間の配線接続を容易化するための配
線が形戊されていても良い。半導体チップa, Cに
はチップを貫通する複数のスルーホール7bが開孔され
ており、スルーホール7b内には電気的な接続のための
導電体15が形威されている。半導体チップ内の回路設
計上必要な位置に形或したスルーホール7b及び導電体
15によって、絶縁体基板11上の配線l2と各半導体
チップ上の集積回路素子(不図示)及び配線3とが電気
的に接続されている。本実施例では、スルーホール7b
内に形成された導電体l5とその上に形成された配線l
6によって、半導体チップ上の配線3と絶縁体基板ll
上の配線12とが接続されている。
また、絶縁体基板ll上の半導体チップは絶縁膜17に
覆われており、絶縁膜17に形成された開孔部を介して
、絶縁膜17上に形戊された配線l8は半導体チソブ上
の配線3、16と接続されている。さらに、絶縁膜l7
及び配線l8の表面は絶縁膜l9に覆われ、絶縁膜19
に形或された開孔部を介して配線20が形戊されている
。なお、チップが配設されていない領域では、絶縁体基
板ll上の配線l2は、保護膜l3によって覆われてい
る。
覆われており、絶縁膜17に形成された開孔部を介して
、絶縁膜17上に形戊された配線l8は半導体チソブ上
の配線3、16と接続されている。さらに、絶縁膜l7
及び配線l8の表面は絶縁膜l9に覆われ、絶縁膜19
に形或された開孔部を介して配線20が形戊されている
。なお、チップが配設されていない領域では、絶縁体基
板ll上の配線l2は、保護膜l3によって覆われてい
る。
次に、第1図の装置の作製方法について第2図〜第9図
を参照して説明する。
を参照して説明する。
まず、第2図に示すように面方位(100)の単結晶シ
リコン基板1の表面に、通常のLSI形威プロセスによ
って、絶縁膜2、配線3及び表面保護膜5等を有してな
るMOSFET, ダイオード、キャパシタ及び抵抗
等の各種集積回路素子(不図示)を形戊した。単結晶シ
リコン基板l上には前記の各種素子がチップ単位のシス
テムとして形成されており、各々のチップは後の工程に
よりチップ境界部4に於いて、切断され、互いに分離さ
れ、絶縁基板上に配置されることになる。このため、配
線3はチップ境界部4を横切るようにして形成されるこ
とはない。チップ境界部4に於いては絶縁膜2等の膜を
エッチングにより除去した。
リコン基板1の表面に、通常のLSI形威プロセスによ
って、絶縁膜2、配線3及び表面保護膜5等を有してな
るMOSFET, ダイオード、キャパシタ及び抵抗
等の各種集積回路素子(不図示)を形戊した。単結晶シ
リコン基板l上には前記の各種素子がチップ単位のシス
テムとして形成されており、各々のチップは後の工程に
よりチップ境界部4に於いて、切断され、互いに分離さ
れ、絶縁基板上に配置されることになる。このため、配
線3はチップ境界部4を横切るようにして形成されるこ
とはない。チップ境界部4に於いては絶縁膜2等の膜を
エッチングにより除去した。
表面保護膜5の形成後、スパッタ法等の方法によりT
i / A u多層金属膜6をウェーハ全面に堆積し、
通常のパターニング技術よりスルーホール7bのパター
ンを形成した。多層金属膜6をマスクとして表面保護膜
5及び絶縁膜2をエッチング除去した後、KOH等のア
ルカリエッチング溶液を用いて単結晶シリコン基板1の
多層金属膜6に覆われていない領域をエッチングしたく
第3図)。
i / A u多層金属膜6をウェーハ全面に堆積し、
通常のパターニング技術よりスルーホール7bのパター
ンを形成した。多層金属膜6をマスクとして表面保護膜
5及び絶縁膜2をエッチング除去した後、KOH等のア
ルカリエッチング溶液を用いて単結晶シリコン基板1の
多層金属膜6に覆われていない領域をエッチングしたく
第3図)。
このエッチングは異方性エッチングであり、面方位(1
00)の単結晶シリコン基板表面には、(1l1)面に
沿った4つの面に囲まれた四角錘状の凹部7aを形戊し
た。
00)の単結晶シリコン基板表面には、(1l1)面に
沿った4つの面に囲まれた四角錘状の凹部7aを形戊し
た。
本実施例では、アルカリエッチングによる異方性エッチ
ングを行うことによって、スルーホール形成領域の単結
晶シリコン基板1にテーバを有する凹部7aを形成した
が、HFとHN○3の屍合溶液等の酸エッチングによる
等方性エッチングを行うことによって、他の形状を有す
る凹部を設けても良い。
ングを行うことによって、スルーホール形成領域の単結
晶シリコン基板1にテーバを有する凹部7aを形成した
が、HFとHN○3の屍合溶液等の酸エッチングによる
等方性エッチングを行うことによって、他の形状を有す
る凹部を設けても良い。
次に、王水、硫酸等を用いて、多層金属膜6をエッチン
グ除去した後、第4図に示すように、絶縁膜8をウェー
ハ全面上に堆積し、ワックス等から或る接着層9を介し
て保護基体10を接着した。
グ除去した後、第4図に示すように、絶縁膜8をウェー
ハ全面上に堆積し、ワックス等から或る接着層9を介し
て保護基体10を接着した。
保護基体10としてはガラス、アクリル板等が適してい
る。
る。
次に、ラッピングポリンングによる物理的手段又はKO
H溶液等の化学的手段を用いて単結晶シリコン基板1を
その裏面側から平虐加工することによって蒲板化した。
H溶液等の化学的手段を用いて単結晶シリコン基板1を
その裏面側から平虐加工することによって蒲板化した。
このとき、凹部7aが基板1の裏面に到達し、基板1を
貫通したスルーホール7bが形成ざれるまで基板lの薄
板化又は平滑加工を行った。この後、チップ境界部4を
グイシングすることによって、ウェーハを各々のチップ
に分割し、第5図に示すように、チップaを作製した。
貫通したスルーホール7bが形成ざれるまで基板lの薄
板化又は平滑加工を行った。この後、チップ境界部4を
グイシングすることによって、ウェーハを各々のチップ
に分割し、第5図に示すように、チップaを作製した。
チップaと同種のチップは1枚のウエーハから多数作製
され、チップとして正常な動作を行い得る良品のみが後
の工程に進められた。
され、チップとして正常な動作を行い得る良品のみが後
の工程に進められた。
上記チップaの他に、同様の方法を用いて多様な機能を
備えた良品チップを必要な種類及び数量作製した後、第
6図に示すように、絶縁基板11上の所定の位置に、各
々のチップを配設した。絶縁基板11はセラミック、ベ
リリャ又はガラス等の絶縁材料からなり、絶縁基板1l
の表面には、所定のパターンを有する配線12を形戊し
、配線12の一部を保護膜13によって覆った。配線1
2としては、TjAu又はCrAu等の合金薄膜、或は
Auペースト等の厚膜を所定形状にバターニングして形
成したものが好適である。
備えた良品チップを必要な種類及び数量作製した後、第
6図に示すように、絶縁基板11上の所定の位置に、各
々のチップを配設した。絶縁基板11はセラミック、ベ
リリャ又はガラス等の絶縁材料からなり、絶縁基板1l
の表面には、所定のパターンを有する配線12を形戊し
、配線12の一部を保護膜13によって覆った。配線1
2としては、TjAu又はCrAu等の合金薄膜、或は
Auペースト等の厚膜を所定形状にバターニングして形
成したものが好適である。
チップaの裏面又は、絶縁基板11上の保護膜l3上に
エポキシポリイミド樹脂等からなる接着剤14を塗布し
た後、チップaを絶縁基板ll上の所定の位置に接着し
た(第6図)。接着は所定の温度に於いて、所定の圧力
を加えることによって行った。
エポキシポリイミド樹脂等からなる接着剤14を塗布し
た後、チップaを絶縁基板ll上の所定の位置に接着し
た(第6図)。接着は所定の温度に於いて、所定の圧力
を加えることによって行った。
次に、チップaと同様にして形成した他のチップb,
c等を同様にして絶縁基板ll上の所定位置に接着し
た(第7図)。
c等を同様にして絶縁基板ll上の所定位置に接着し
た(第7図)。
絶縁基板ll上に接着した各チップの機能は多様に設計
されたものである。これらのチップとしては、論理機能
を有するもの、 記憶機能を有するもの、また1つのチ
ップの中に上記機能及び他の機能を複合させたものを使
用することができる。
されたものである。これらのチップとしては、論理機能
を有するもの、 記憶機能を有するもの、また1つのチ
ップの中に上記機能及び他の機能を複合させたものを使
用することができる。
また、能動素子を有さず、配線のみを表面に形成したチ
ップ、又は、配線も形威されておらず、各チップ開の高
低段差を埋めるだけの働きをする仲介チップ等を必要に
応じて使用することができる。
ップ、又は、配線も形威されておらず、各チップ開の高
低段差を埋めるだけの働きをする仲介チップ等を必要に
応じて使用することができる。
次に、加熱により接着層9を溶融した後、保護基体lO
を除去した。硫酸等の化学的手段又はプラズマエッチン
グ等の物理的手段を用いてスルーホール7bに於いて露
出する接着層9を除去し、配線l2の表面を露出させた
後、無電解メノキ等により、Ni等の金属からなる導電
体l5をスルーホール7b内に埋め込んだ(第8図)。
を除去した。硫酸等の化学的手段又はプラズマエッチン
グ等の物理的手段を用いてスルーホール7bに於いて露
出する接着層9を除去し、配線l2の表面を露出させた
後、無電解メノキ等により、Ni等の金属からなる導電
体l5をスルーホール7b内に埋め込んだ(第8図)。
次に、配線3上の絶縁膜5の所定位置に配線3に達する
深さの開孔部を形成した後、スパソタ法等の方法により
導電体蒲膜を堆積し、通常のパターニング方法を用いて
配線16を形成した(第9図)。配線l6は、スルーホ
ール7b内に形成した導電体15を介して絶縁基板ll
上の配線12と接続し、また、開孔部を介して配線3に
接続した。次に、絶縁層17を堆積した後、配線18を
形成し、さらにその上に絶縁層l9を堆積した後、配線
20を形成し、第1図に示す本実施例を作製した。
深さの開孔部を形成した後、スパソタ法等の方法により
導電体蒲膜を堆積し、通常のパターニング方法を用いて
配線16を形成した(第9図)。配線l6は、スルーホ
ール7b内に形成した導電体15を介して絶縁基板ll
上の配線12と接続し、また、開孔部を介して配線3に
接続した。次に、絶縁層17を堆積した後、配線18を
形成し、さらにその上に絶縁層l9を堆積した後、配線
20を形成し、第1図に示す本実施例を作製した。
このように本実施例では、各々のチップの配線を、チッ
プに設けられたスルーホール7bに形成した導電体15
を介して基板上の配線l2と接続することができるので
、回路設計の自由度は壜加し、配線長も短縮された。こ
れによって高速性、低ノイズ性、低l肖費電力性が向上
し、又、設計コスト低減及び設計時間の短縮が実現され
た。また、基板周辺部チップに形成されるべき接続パッ
ドも不用となった。
プに設けられたスルーホール7bに形成した導電体15
を介して基板上の配線l2と接続することができるので
、回路設計の自由度は壜加し、配線長も短縮された。こ
れによって高速性、低ノイズ性、低l肖費電力性が向上
し、又、設計コスト低減及び設計時間の短縮が実現され
た。また、基板周辺部チップに形成されるべき接続パッ
ドも不用となった。
本実施例では、無電解メノキ等によりスルーホール7b
内に金属を埋め込むことによって導電体15を形成した
が、スバ・lタ法等の方法を用いて金属膜を堆積し、こ
れをパターニングすることにより導電体l5を形成して
もよい。また、本実施例では、配線18、20を形成し
たが、回路設計上必要なければ、これらの配線l8、2
0を形戊しなくとも良い。
内に金属を埋め込むことによって導電体15を形成した
が、スバ・lタ法等の方法を用いて金属膜を堆積し、こ
れをパターニングすることにより導電体l5を形成して
もよい。また、本実施例では、配線18、20を形成し
たが、回路設計上必要なければ、これらの配線l8、2
0を形戊しなくとも良い。
なお、配線の材料としては、AI、Mo,W,WSix
等が好適であり、また、絶縁膜及び保護膜としては、S
i02膜、SiN膜等が好適である。
等が好適であり、また、絶縁膜及び保護膜としては、S
i02膜、SiN膜等が好適である。
X轟皿主
第10図は本発明実施例2を示す断面図である。
実施例lと同様にして表面に配線33が形戊されている
絶縁体基板34上に、接着層32を介して、半導体チッ
プdが接着されている。半導体チップd上には絶縁膜2
2、配線23及び集積回路素子(不図示)が形成されて
おり、これらは絶縁膜29によって被覆されている。半
導体チップd上の配線23は、チップ周辺付近に於いて
接続用パノド23aを有しており、絶縁膜29に形成さ
れた開孔部231)を介して導電体35と接触している
。導電体35は、半導体チップdの側面部所定部分にも
形成されており、絶縁体基板34上の配線33と接触し
ている。こうして半導体チップd上の配線は接続用パッ
ド23a及び導電体35を介して絶縁体基板34上の配
線33と接続されている。本実施例では、半導体チ・ノ
ブdの側面部に後述するようにテーパが設けられている
ために、導電体35の形成が容易でしかも信頼性が高い
。
絶縁体基板34上に、接着層32を介して、半導体チッ
プdが接着されている。半導体チップd上には絶縁膜2
2、配線23及び集積回路素子(不図示)が形成されて
おり、これらは絶縁膜29によって被覆されている。半
導体チップd上の配線23は、チップ周辺付近に於いて
接続用パノド23aを有しており、絶縁膜29に形成さ
れた開孔部231)を介して導電体35と接触している
。導電体35は、半導体チップdの側面部所定部分にも
形成されており、絶縁体基板34上の配線33と接触し
ている。こうして半導体チップd上の配線は接続用パッ
ド23a及び導電体35を介して絶縁体基板34上の配
線33と接続されている。本実施例では、半導体チ・ノ
ブdの側面部に後述するようにテーパが設けられている
ために、導電体35の形成が容易でしかも信頼性が高い
。
絶縁体基板34上には半導体チップdの他にも同様の半
導体チップが多数配設されている。これらの半導体チッ
プ上の各素子は絶縁体基板34上の配線33または導電
体35によって形成された配線によって他の半導体チッ
プ上の素子と接続されている。また、これらの半導体チ
ップ上の素子は絶縁膜37に覆われわれでおり、絶縁膜
37に形戊された開孔部を介して、絶縁膜37上に形成
された配線38によって接続されている。
導体チップが多数配設されている。これらの半導体チッ
プ上の各素子は絶縁体基板34上の配線33または導電
体35によって形成された配線によって他の半導体チッ
プ上の素子と接続されている。また、これらの半導体チ
ップ上の素子は絶縁膜37に覆われわれでおり、絶縁膜
37に形戊された開孔部を介して、絶縁膜37上に形成
された配線38によって接続されている。
次に、実施例2の作製方法について説明する。
まず、第11A図及び第11B図に示すように、面方位
(100)の単結晶シリコン基板21の表面に、実施例
lと同様にして絶縁膜22、配線23、表面保護膜24
及び集積回路素子(不図示)を形戊した。チップ境界部
25に於ける絶縁膜22及び表面保護膜24は除去した
。次に、多層金属膜26をウエーハ上全面に堆積した後
、チップ境界部25に於いて長方形の開孔部を有するレ
ジストパターンを形成し、多層金属膜26をパターニン
グした。この後、レジストを除去し、多層金属膜26を
マスクとしてチップ境界領域25に於ける単結晶シリコ
ン基板lの表面をKOH溶液により異方性エッチングす
ることにより凹部27を形戊した(第12A図、第12
8図)。Ti/AU等からなる多層金属膜26に設けた
開札部の形状が長方形であるために、凹部の形は第12
B図に示すようになった。その後、不要となった多層金
属膜26を除去した。
(100)の単結晶シリコン基板21の表面に、実施例
lと同様にして絶縁膜22、配線23、表面保護膜24
及び集積回路素子(不図示)を形戊した。チップ境界部
25に於ける絶縁膜22及び表面保護膜24は除去した
。次に、多層金属膜26をウエーハ上全面に堆積した後
、チップ境界部25に於いて長方形の開孔部を有するレ
ジストパターンを形成し、多層金属膜26をパターニン
グした。この後、レジストを除去し、多層金属膜26を
マスクとしてチップ境界領域25に於ける単結晶シリコ
ン基板lの表面をKOH溶液により異方性エッチングす
ることにより凹部27を形戊した(第12A図、第12
8図)。Ti/AU等からなる多層金属膜26に設けた
開札部の形状が長方形であるために、凹部の形は第12
B図に示すようになった。その後、不要となった多層金
属膜26を除去した。
次に、チップ境界部領域25表面を一定深さまでグイシ
ングすることにより、溝28を形成した後、ウェーハ上
全而に絶縁膜29を堆積した(第13A図、 第138
図〉。ウエーハ上にワックス等の接着層30を介して保
護基体3lを接着した後、ラッピングポリンングによる
物理的手段又はKOH溶液等による化学的手段を用いて
単結晶シリコン基板1をその裏面から研磨し、薄板化し
た(第14A図、第14B図)。このとき、溝28は基
板2lの裏面に貫通するようにした。次に再びダイシン
グ等の方法を用いて保護基板3l等を切断し、各チップ
に分割した後、良品チップの裏面にエボキシ、ポリイミ
ド樹脂等の接着層32を塗布し、絶縁体基板34上の所
定の位置に接着した。絶縁体基板34は実施例1と同様
のものであり、その表面には配線33が形戊されている
。チ7ブを絶縁体基板34上に接着した後、加熱により
接着層30を溶融して保護基体3lを除去したく第15
図)。続いて同様の方法でチップを互いに隣接するよう
にして絶縁体基板34上に配置し、保護基体31を除去
した。必要な全てのチップを同様の方法で絶縁体基板3
4上に配置した。この後、所定領域の保護膜24、絶縁
膜29をエッチングすることによって開孔部23bを形
戊した(第工6図)。この間孔部231)の形成によっ
て保護膜24下のパッド23aの所定領域表面を露出さ
せた。次に、チップのパッド23aと絶縁体基板34上
の配線33とを接続するための導電体35、及び配線3
6をスパッタ法及びホトエッチング法を用いて形成した
(第17図)。導電体35としてはTIAu膜、(rA
u膜が好適である。
ングすることにより、溝28を形成した後、ウェーハ上
全而に絶縁膜29を堆積した(第13A図、 第138
図〉。ウエーハ上にワックス等の接着層30を介して保
護基体3lを接着した後、ラッピングポリンングによる
物理的手段又はKOH溶液等による化学的手段を用いて
単結晶シリコン基板1をその裏面から研磨し、薄板化し
た(第14A図、第14B図)。このとき、溝28は基
板2lの裏面に貫通するようにした。次に再びダイシン
グ等の方法を用いて保護基板3l等を切断し、各チップ
に分割した後、良品チップの裏面にエボキシ、ポリイミ
ド樹脂等の接着層32を塗布し、絶縁体基板34上の所
定の位置に接着した。絶縁体基板34は実施例1と同様
のものであり、その表面には配線33が形戊されている
。チ7ブを絶縁体基板34上に接着した後、加熱により
接着層30を溶融して保護基体3lを除去したく第15
図)。続いて同様の方法でチップを互いに隣接するよう
にして絶縁体基板34上に配置し、保護基体31を除去
した。必要な全てのチップを同様の方法で絶縁体基板3
4上に配置した。この後、所定領域の保護膜24、絶縁
膜29をエッチングすることによって開孔部23bを形
戊した(第工6図)。この間孔部231)の形成によっ
て保護膜24下のパッド23aの所定領域表面を露出さ
せた。次に、チップのパッド23aと絶縁体基板34上
の配線33とを接続するための導電体35、及び配線3
6をスパッタ法及びホトエッチング法を用いて形成した
(第17図)。導電体35としてはTIAu膜、(rA
u膜が好適である。
チップ側面のテーパが形成されている部分に導電体35
を形戊することによって、導電体35の断線等の発生が
抑えられた。この後、絶縁膜37を堆積する工程、配線
23と配線38を接触させるための開口部を絶縁膜37
に形成する工程、配線38を形或する工程を行う(第1
8図〉ことによって、第10図に示す装置を作製した。
を形戊することによって、導電体35の断線等の発生が
抑えられた。この後、絶縁膜37を堆積する工程、配線
23と配線38を接触させるための開口部を絶縁膜37
に形成する工程、配線38を形或する工程を行う(第1
8図〉ことによって、第10図に示す装置を作製した。
このように、本実施例では、各々のチップの配線がチッ
プの側面に形戊された導電体35を介して基板34上の
配線33と接続されているので、絶縁体基板34上の配
1jil33と各々のチップ上の集積回路を接続するた
めの回路設計の自由度が増加し、配線長も短縮された。
プの側面に形戊された導電体35を介して基板34上の
配線33と接続されているので、絶縁体基板34上の配
1jil33と各々のチップ上の集積回路を接続するた
めの回路設計の自由度が増加し、配線長も短縮された。
これによって高速性、低ノイズ性、低消費電力性が向上
し、又設計コスト低減及び設計時間の短縮が実現された
。
し、又設計コスト低減及び設計時間の短縮が実現された
。
本実施例ではチップffl+1面の所定の頭域にテーパ
を有する凹部を設け、絶縁体基坂34上の配線33とチ
・1ブ上の配線23とを接続したが、チップ側面の形状
加工を行うことなく、チップ側面の任意の位置に於いて
上記の接続を行うことも可能である。
を有する凹部を設け、絶縁体基坂34上の配線33とチ
・1ブ上の配線23とを接続したが、チップ側面の形状
加工を行うことなく、チップ側面の任意の位置に於いて
上記の接続を行うことも可能である。
実1四L±
第19図は実施例3を示す断面図である。
本実施例の特徴は、実施例l、2で用いたチップと同様
のチップが絶縁体基板70上に三次元的に配置されてい
ることである。配線39が表面に形成された絶縁体基板
70上に、スルーホールが形或されたチップfが接着さ
れている。チップfは、単結晶シリコン基板45上に形
或された絶縁膜4lを介して配線42を有しており、配
線42によって単結晶シリコン基板45に設けられた各
種集積回路素子(不図示)が接続されている。配線42
及び該素子は保護膜43及び絶縁膜44に覆われており
、保護膜43及び絶縁膜44の所定領域には配線42に
達する開孔部が形戊されている。外聞孔部を介して配線
42は配線49と接触し、配線49は、スルーホールを
埋め込んでいる導電体48と接触している。導電体48
は絶縁体基板70表面の配線39と接触している。こう
しては、チップf上に形戊された配線42は、絶縁体基
板70上の配線32と接続されている。チップ上には、
ポリイミド樹脂等からなる絶縁膜50、配線51、絶縁
膜52、配線53がこの順番で形成されている。絶縁膜
50、52の所定領域には開孔部が設けられており、該
開孔郎を介して配線49、51、53等が互いに接続さ
れている。
のチップが絶縁体基板70上に三次元的に配置されてい
ることである。配線39が表面に形成された絶縁体基板
70上に、スルーホールが形或されたチップfが接着さ
れている。チップfは、単結晶シリコン基板45上に形
或された絶縁膜4lを介して配線42を有しており、配
線42によって単結晶シリコン基板45に設けられた各
種集積回路素子(不図示)が接続されている。配線42
及び該素子は保護膜43及び絶縁膜44に覆われており
、保護膜43及び絶縁膜44の所定領域には配線42に
達する開孔部が形戊されている。外聞孔部を介して配線
42は配線49と接触し、配線49は、スルーホールを
埋め込んでいる導電体48と接触している。導電体48
は絶縁体基板70表面の配線39と接触している。こう
しては、チップf上に形戊された配線42は、絶縁体基
板70上の配線32と接続されている。チップ上には、
ポリイミド樹脂等からなる絶縁膜50、配線51、絶縁
膜52、配線53がこの順番で形成されている。絶縁膜
50、52の所定領域には開孔部が設けられており、該
開孔郎を介して配線49、51、53等が互いに接続さ
れている。
絶縁体基板70上には、チップfと同様のチップ又は仲
介チ,ブが配置されている(不図示)。
介チ,ブが配置されている(不図示)。
チップが配設されていない領域では、絶縁体基板70上
の配線39は保護膜40によって覆われている。これら
のチップ等の上層に於いて、これらと同様のチップg等
が接着層5つを介して配置されている。チ,ブgは、単
結晶シリコン基板58上に絶縁膜54、配線55、保護
膜56、絶縁膜57をこの順に有しており、配線55は
保護膜56及び絶縁膜57に形成された開孔部を介して
、絶縁膜57上に形成された配線6lと接続されている
。配線61はスルーホールに形成された導電体60を介
して下層のチップf上に形成された配線53と接続され
ている。さらに、これらのチップf等の上層に於いて、
第2の実施例で用いられたチップと同様のチップhが配
置されている。このチソブhは単結晶シリコン基板66
上に絶縁膜63、配線64、保護膜65及び絶縁膜69
をこの順に有しており、接着層67を介して絶縁膜62
に接着されている。配線64は、絶縁膜69及び保護膜
63に形成された開孔部を介して絶縁膜69上の導電体
68と接触している。このチップhの側面に形成された
導電体68によってチップh上の配線64が、下層のチ
ップt上に設けられた配線61と接続している。
の配線39は保護膜40によって覆われている。これら
のチップ等の上層に於いて、これらと同様のチップg等
が接着層5つを介して配置されている。チ,ブgは、単
結晶シリコン基板58上に絶縁膜54、配線55、保護
膜56、絶縁膜57をこの順に有しており、配線55は
保護膜56及び絶縁膜57に形成された開孔部を介して
、絶縁膜57上に形成された配線6lと接続されている
。配線61はスルーホールに形成された導電体60を介
して下層のチップf上に形成された配線53と接続され
ている。さらに、これらのチップf等の上層に於いて、
第2の実施例で用いられたチップと同様のチップhが配
置されている。このチソブhは単結晶シリコン基板66
上に絶縁膜63、配線64、保護膜65及び絶縁膜69
をこの順に有しており、接着層67を介して絶縁膜62
に接着されている。配線64は、絶縁膜69及び保護膜
63に形成された開孔部を介して絶縁膜69上の導電体
68と接触している。このチップhの側面に形成された
導電体68によってチップh上の配線64が、下層のチ
ップt上に設けられた配線61と接続している。
又、回路設計上の必要により、導電体68−は配線とし
て絶縁膜62上に設けられた配線46と接続される。こ
のように、本実施例に於いては、実施例1、2で用いた
各種のチップと同様のチップを、基板70上に多層状に
配設し、各チップ上の集積回路をスルーホールに形成さ
れた導電体又はチップ側面に形成された導電体を介して
上層又は下層に配置されているチップ上の集積回路と接
続している。このため素子の集積度がさらに向上し、装
置のいっそうの小型化が促進された。
て絶縁膜62上に設けられた配線46と接続される。こ
のように、本実施例に於いては、実施例1、2で用いた
各種のチップと同様のチップを、基板70上に多層状に
配設し、各チップ上の集積回路をスルーホールに形成さ
れた導電体又はチップ側面に形成された導電体を介して
上層又は下層に配置されているチップ上の集積回路と接
続している。このため素子の集積度がさらに向上し、装
置のいっそうの小型化が促進された。
なお、本実施例では、絶縁体基板上に、チップを三層構
造で配置したが、二層又は四層以上のチップの多層化を
行っても良い。
造で配置したが、二層又は四層以上のチップの多層化を
行っても良い。
また、本実施例では、1層目及び2層目のチップとして
、実施例1で用いたチップを配置し、3層目チップとし
ては、実施例2で用いたチップを配置しているが、この
組み合わせ方は任憲であり、同一層に実施例1で用いた
チップ及び実施例2で用いたチップを配置しても良い。
、実施例1で用いたチップを配置し、3層目チップとし
ては、実施例2で用いたチップを配置しているが、この
組み合わせ方は任憲であり、同一層に実施例1で用いた
チップ及び実施例2で用いたチップを配置しても良い。
なお、実施例を示す図面中の各部の厚さは、実際の寸法
関係を示してはいない。
関係を示してはいない。
(発明の効果)
このように本発明によれば、集積回路等が形戊された複
数の半導体チップを、配線が形成された基板上に設け、
該チップのスルーホールに形成された導電体又は該チッ
プの側面に形成された導電体を介して、該基板上配線と
該チップ上の集積回路を接続することにより、配線パタ
ーンのレイアウトが容易に最適化されたものとなり、総
配線長が短縮される。これによって高速、低ノイズ、低
消費電力の大規模高集積半導体装置が提供される。
数の半導体チップを、配線が形成された基板上に設け、
該チップのスルーホールに形成された導電体又は該チッ
プの側面に形成された導電体を介して、該基板上配線と
該チップ上の集積回路を接続することにより、配線パタ
ーンのレイアウトが容易に最適化されたものとなり、総
配線長が短縮される。これによって高速、低ノイズ、低
消費電力の大規模高集積半導体装置が提供される。
また、各々のチップ周辺部に多数の接続パッドを設ける
必要がないので、高信頼性を有する配線を低コストで形
戊することができる。
必要がないので、高信頼性を有する配線を低コストで形
戊することができる。
また、前記チップを多層化し、立体的に配置し、スルー
ホール又はチップ側面に形成された導電体を介して各チ
ップ上の集積回路を接続することによって、素子集積度
はいっそう向上し、半導体装置のさらなる小型化が実現
される。
ホール又はチップ側面に形成された導電体を介して各チ
ップ上の集積回路を接続することによって、素子集積度
はいっそう向上し、半導体装置のさらなる小型化が実現
される。
4.゛ の。単な=゛日
第1図は本発明の実施例1を示す断面図、第2図ないし
第9図はその作製方法を説明するための断面図、第10
図は実施例2を示す断面図、第lIA図は実施例2の作
製方法を説明するための平面図、第11B図は第11A
図のI−I線断面図、第12A図は実施例2の作製方法
を説明するための平面図、第12B図は第12A図のn
−n線断面図、第13A図は実施例2の作製方法を説明
するための平面図、第13B図は第13A図のm−■線
断面図、第14A図は実施例2の作製方法を説明するた
めの平面図、第14B図は第14A図のI’/−IV線
断面図、第l5図ないし第18図は実施例2の作製方法
を説明するための斜視図、第19図は実施例3を示す断
面図、第20図は従来例を示す断面図である。
第9図はその作製方法を説明するための断面図、第10
図は実施例2を示す断面図、第lIA図は実施例2の作
製方法を説明するための平面図、第11B図は第11A
図のI−I線断面図、第12A図は実施例2の作製方法
を説明するための平面図、第12B図は第12A図のn
−n線断面図、第13A図は実施例2の作製方法を説明
するための平面図、第13B図は第13A図のm−■線
断面図、第14A図は実施例2の作製方法を説明するた
めの平面図、第14B図は第14A図のI’/−IV線
断面図、第l5図ないし第18図は実施例2の作製方法
を説明するための斜視図、第19図は実施例3を示す断
面図、第20図は従来例を示す断面図である。
1,2L 45、58、66・・・単結晶シリコン基
板、2、8、22、29、37、41、44、50、5
2、54、57、62、66、69、70、7L76・
・゛・絶縁膜、3、l6、18、20、23、38、4
2、49、5L53、55、61、64・・・配線、5
、l3、24、40、43、56、65・・・保護膜、
7a,27・・・凹部、7b・・・スルーホール、15
、35、48、60,68・・・導電体、11、34、
70、73・・・絶縁体基板、l2、33、39、78
・・・絶縁体基板上の配線、14、32、47、59、
67、74・・・接着層、77b・・・パ ノ ド、 79・・・ワイヤ。
板、2、8、22、29、37、41、44、50、5
2、54、57、62、66、69、70、7L76・
・゛・絶縁膜、3、l6、18、20、23、38、4
2、49、5L53、55、61、64・・・配線、5
、l3、24、40、43、56、65・・・保護膜、
7a,27・・・凹部、7b・・・スルーホール、15
、35、48、60,68・・・導電体、11、34、
70、73・・・絶縁体基板、l2、33、39、78
・・・絶縁体基板上の配線、14、32、47、59、
67、74・・・接着層、77b・・・パ ノ ド、 79・・・ワイヤ。
以
上
Claims (1)
- 【特許請求の範囲】 1、表面に配線を有する基板と、 表面に集積回路が形成され、かつスルーホールを有する
複数の半導体チップとを備え、 該複数の半導体チップが該基板上に配置されており、 該複数の半導体チップ上の該集積回路と該基板上の該配
線とが、該スルーホールに形成された導電体を介して接
続されている、 半導体装置。 2、表面に配線を有する基板と、 表面に集積回路が形成され、かつ、側面の少なくとも一
部に導電体を有する複数の半導体チップとを備え、 該複数の半導体チップが該基板上に配置されており、 該複数の半導体チップ上の回路と該基板上の該配線が、
該半導体チップの該導電体を介して接続されている、 半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1229047A JPH0391953A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置 |
US08/237,324 US5463246A (en) | 1988-12-29 | 1994-05-03 | Large scale high density semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1229047A JPH0391953A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0391953A true JPH0391953A (ja) | 1991-04-17 |
Family
ID=16885915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1229047A Pending JPH0391953A (ja) | 1988-12-29 | 1989-09-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0391953A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198253A (ja) * | 1987-10-09 | 1989-04-17 | Sharp Corp | 立体型半導体装置の製造方法 |
JPH01140753A (ja) * | 1987-11-27 | 1989-06-01 | Sharp Corp | 立体型半導体装置の製造方法 |
-
1989
- 1989-09-04 JP JP1229047A patent/JPH0391953A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198253A (ja) * | 1987-10-09 | 1989-04-17 | Sharp Corp | 立体型半導体装置の製造方法 |
JPH01140753A (ja) * | 1987-11-27 | 1989-06-01 | Sharp Corp | 立体型半導体装置の製造方法 |
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