JPH0391953A

JPH0391953A - 半導体装置

Info

Publication number: JPH0391953A
Application number: JP1229047A
Authority: JP
Inventors: Mitsuo Matsunami; 松浪　光雄
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-09-04
Filing date: 1989-09-04
Publication date: 1991-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体装置に関し、特に、大規模に高密度化、
高集積化された半導体装置に関する。

（従来の技術）近年、オフィスオートメーション機器、オーディオビジ
ュアル機器等の小型化、高機能化、高性能化および低コ
スト化が増々強く要求されるようになった。これに伴な
い、これらの装置に用いられる半導体装置を、さらに大
規模に高密度化、高集積化することが必要となってきて
いる。

上記要求を満たす技術として、従来のＬＳＩの概念を拡
張させたウェーハスケールインテグレーション（ＷＳ　
Ｉ　：　Ｗａｆｅｒ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉ
ｏｎ）技術が検討されている。ＷＳｒとは、従来のチッ
プ単位のＬＳＩよりも広く拡張された大きなシステムを
、１枚のウェーハ上に集積するものである。この／ステ
ムはウェーハ上に形成され、互いに配線によって結線さ
れた多数の機能ブロノクから構成されている。

ＷＳＩの配線形成（メタライゼーション）は、ＬＳＩを
形成するプロセスと同様のウェーハプロセスによって行
なわれるために、従来のＬＳＩパッケージ等の複数の電
子部品をプリント基板等に実装したものに比べ、以下に
述べる優れた特徴を有している。すなわち■高い素子密
度及び配線密度、■短い配線長による高速性、低ノイズ
性および低消費電力性、■ウェーハプロセス技術を用い
た各機能ブロックの一括処理による低価格化の可能性等
の特徴である。

しかし、このＷＳＩは、従来のチップ単位のＬＳＩに比
較して著しく広い面積を有するウェーハ上のシステムで
あるため、ウェーハ上のｌ箇所に於いてでも不良が発生
した場合、ウェーハ全体が不良となってしまう。従って
、Ｗｓ■にはその歩留りが非常に低いという問題がある
。また、Ｗｓ■では、ウェーハ単位のプロセスによって
、ウェ一ハ上にモノリシＩクに素子及び配線等が形成さ
れるために、１つのウェーハ上に多種類の素子等を混在
させることが困難であり、しかもいたずらに工程数が増
加するという欠点がある。このため同一ウェーハ上に形
成される素子の種類が限定され、多様なシステムを構戊
することができないので、ＷＳ■の応用範囲は非常に狭
い。

上記問題点を解決するために、集合チップ基板方式によ
る技術が提案されている。集合チップ基板方式とは多様
な一連のウェーハブロセスを経てＬＳＩ等が形或された
多種のウェーハから複数のチップを切り出し、その切り
出したもののうち良品チップのみを構成要素とし１枚の
基板上に組み込むというものである。この方式によって
、各々のチップ上のシステムよりも拡大されたシステム
を実現することができる。

第２０図は、集合チップ基板方式によって形成された従
来の半導体装置を示す断面図である。

表面に回路素子が形戊されたチソプｉ１　ｋは、絶縁膜
７１によって被覆され、接着層７４を介して基板７３上
の所定位置に配置されている。チップｊは素子を有して
おらず、基板７３表面の平坦性を保つために、回路素子
が形成されたチップｆ、ｋ等の間に配置される中介チッ
プである。チップｊも絶縁膜７１に被覆され、他のチッ
プと同様に、接着層７４を介して基板７３上の所定位置
に配置されている。同様にして他にも多数のチップが基
板７３上に配置されている。各々のチップ上の配線は、
配線７５によって接続され、配線７５は絶縁膜７６に覆
われている。配線７５は、絶縁膜７６の所定位置に開孔
された開孔部７６ａを介して配線７７ａ、及び接続用パ
ッド７７ｂに接続される。接続用パッド７７ｔ）はワイ
ヤ７９によって外部基板配線７８と接続されている。

（発明が解決しようとする課題）しかしながら、上述の従来技術には以下に述べる問題が
あった。

集合チップ方式では、基板の周辺部に設けた接続用パッ
ドを介して、基板内の多数の配線と該基板外部の端子を
接続しなければならなかったために、集積度の向上に伴
い、該基板周辺に於いて、該接続用パッドの数が急激に
増加するという問題があった。また、集合チップ方式で
は、素子及び配線が形或される基板の面積が従来のＬＳ
Ｉチップの面積に比較してはるかに大きくなっているの
に対して、接続パッドが設けられるべき基板周辺部の面
積増加割合が小さいために、上述した大規模集積化に伴
う接続用パッド増加の問題は極めて重大なものとなる。

また、外部端子と基板上のパッドとの接続方法として、
広く用いられているワイヤボンド方式又はテープキャリ
ア方式等の通常の接続方法では、パッドとワイヤ等の接
続手段との間の接続強度を保持するためには、８０〜１
００μｍ角程度の面積を有するパッドが各々必要である
。また、接続工程の際の位置づれ等を考慮すれば、数１
０μｍ以上のパッド間隔が必要である。このため、集積
度の向上が基板周辺部のパノドの占める面積割合を極め
て大きなものとし、しかも製造コストを著しく増加させ
てしまうという問題がある。また、パッドを基板の周辺
部に設けるために、各チップ上の配線端子と各パッドを
結線するための配線パターンが複雑なものとなり、最適
な設計が困難であるとともに、設計及びプロセスのコス
トが著しく高価なものとなる。また、各チップを二次元
的に基板上に配置していたために、各チップ素子の高密
度化、小型化に限界があり、チップとパッド間、及び各
チップ間を結線する配線の配線長も増加してしまう。配
線長の増加は、高速性、低ノイズ性、低消費電力性等を
劣化させる。

本発明は、上記課題を解決するためになされたものであ
り、その目的とするところは、大規模に高集積化され、
しかも、総配線長が短く、高速性、低ノイズ性及び低消
費電力性に優れた高信頼性の半導体装置を提供すること
にある。

（課題を解決するための手段）本発明は半導体装置であって、表面に集積回路が形成さ
れ、かつスルーホールを有する複数の半導体チップとを
備え、該複数の半導体チップが該基板上に配置されてお
り、該複数の半導体チップ上の該集積回路と該基板上の
該配線とが、該スルーホールに形成された導電体を介し
て接続されており、そのことにより上期目的が達或され
る。

また、表面に配線を有する基板と、表面に集積回路が形
成され、かつ、側面の少なくとも一部に導電体を有する
複数の半導体チップとを備え、該複数の半導体チップが
該基板上に配置されており、該複数の半導体チップ上の
回路と該基板上の該配線が、該半導体チップの該導電体
を介して接続されていても良い。

また、前記表面に集積回路が形或され、かつ、スルーホ
ールを有する複数の半導体チップの上に、表面に集積回
路が形戊され、かつ、スルーホールを有する複数の半導
体チップを多層状に備えており、該半導体チップ上の該
集積回路が該スルーホールを介して他の該半導体チップ
上の該集積回路と１妾続されていても良い。

また、前記表面に集積回路が形威され、かつ、側面の少
なくとも＝部に導電体を有する複数の半導体チップ上に
、表面に集積回路が形戊され、かつ、側面の少なくとも
一部に導電体を有する複数の半導体チップを備えており
、該半導体チップ上の該集積回路が該導電体を介して他
の該半導体チップ上の該集積回路と接続されていても良
い。

また、表面に集積回路が形戊され、かつ、スルーホール
を有する複数の半導体チップと、表面に集積回路が形或
され、かつ、側面の少なくとも一部に導電体を有する複
数の半導体チップを多層状に備え、該半導体チップ上の
該集積回路が該スルーホールに形戊された！！電体及び
該側面に形威された導電体を介して互いに接続されてい
ても良い。

（実施例）以下に本発明を実施例について説明する。

及徽光上第１図は、本発明実施例１を示す断面図である。

絶縁体基板１１上には配線１２が形成されている。集積
回路が表面に形戊された半導体チップａ、Ｃが絶縁体基
ｌｌ上の所定位置に接着層ｌ４を介して配置されている
。また、半導体チップａ，　　Ｃの間には、集積回路が
形戊されていない半導体チップｂが、基板の平坦性を保
ち半導体チップ間の配線形或を確実に行う目的のための
中介チップとして配置されている。なお、この中介チッ
プ上には他のチップ間の配線接続を容易化するための配
線が形戊されていても良い。半導体チップａ，　　Ｃに
はチップを貫通する複数のスルーホール７ｂが開孔され
ており、スルーホール７ｂ内には電気的な接続のための
導電体１５が形威されている。半導体チップ内の回路設
計上必要な位置に形或したスルーホール７ｂ及び導電体
１５によって、絶縁体基板１１上の配線ｌ２と各半導体
チップ上の集積回路素子（不図示）及び配線３とが電気
的に接続されている。本実施例では、スルーホール７ｂ
内に形成された導電体ｌ５とその上に形成された配線ｌ
６によって、半導体チップ上の配線３と絶縁体基板ｌｌ
上の配線１２とが接続されている。

また、絶縁体基板ｌｌ上の半導体チップは絶縁膜１７に
覆われており、絶縁膜１７に形成された開孔部を介して
、絶縁膜１７上に形戊された配線ｌ８は半導体チソブ上
の配線３、１６と接続されている。さらに、絶縁膜ｌ７
及び配線ｌ８の表面は絶縁膜ｌ９に覆われ、絶縁膜１９
に形或された開孔部を介して配線２０が形戊されている
。なお、チップが配設されていない領域では、絶縁体基
板ｌｌ上の配線ｌ２は、保護膜ｌ３によって覆われてい
る。

次に、第１図の装置の作製方法について第２図〜第９図
を参照して説明する。

まず、第２図に示すように面方位（１００）の単結晶シ
リコン基板１の表面に、通常のＬＳＩ形威プロセスによ
って、絶縁膜２、配線３及び表面保護膜５等を有してな
るＭＯＳＦＥＴ，　　ダイオード、キャパシタ及び抵抗
等の各種集積回路素子（不図示）を形戊した。単結晶シ
リコン基板ｌ上には前記の各種素子がチップ単位のシス
テムとして形成されており、各々のチップは後の工程に
よりチップ境界部４に於いて、切断され、互いに分離さ
れ、絶縁基板上に配置されることになる。このため、配
線３はチップ境界部４を横切るようにして形成されるこ
とはない。チップ境界部４に於いては絶縁膜２等の膜を
エッチングにより除去した。

表面保護膜５の形成後、スパッタ法等の方法によりＴ　
ｉ　／　Ａ　ｕ多層金属膜６をウェーハ全面に堆積し、
通常のパターニング技術よりスルーホール７ｂのパター
ンを形成した。多層金属膜６をマスクとして表面保護膜
５及び絶縁膜２をエッチング除去した後、ＫＯＨ等のア
ルカリエッチング溶液を用いて単結晶シリコン基板１の
多層金属膜６に覆われていない領域をエッチングしたく
第３図）。

このエッチングは異方性エッチングであり、面方位（１
００）の単結晶シリコン基板表面には、（１ｌ１）面に
沿った４つの面に囲まれた四角錘状の凹部７ａを形戊し
た。

本実施例では、アルカリエッチングによる異方性エッチ
ングを行うことによって、スルーホール形成領域の単結
晶シリコン基板１にテーバを有する凹部７ａを形成した
が、ＨＦとＨＮ○３の屍合溶液等の酸エッチングによる
等方性エッチングを行うことによって、他の形状を有す
る凹部を設けても良い。

次に、王水、硫酸等を用いて、多層金属膜６をエッチン
グ除去した後、第４図に示すように、絶縁膜８をウェー
ハ全面上に堆積し、ワックス等から或る接着層９を介し
て保護基体１０を接着した。

保護基体１０としてはガラス、アクリル板等が適してい
る。

次に、ラッピングポリンングによる物理的手段又はＫＯ
Ｈ溶液等の化学的手段を用いて単結晶シリコン基板１を
その裏面側から平虐加工することによって蒲板化した。

このとき、凹部７ａが基板１の裏面に到達し、基板１を
貫通したスルーホール７ｂが形成ざれるまで基板ｌの薄
板化又は平滑加工を行った。この後、チップ境界部４を
グイシングすることによって、ウェーハを各々のチップ
に分割し、第５図に示すように、チップａを作製した。

チップａと同種のチップは１枚のウエーハから多数作製
され、チップとして正常な動作を行い得る良品のみが後
の工程に進められた。

上記チップａの他に、同様の方法を用いて多様な機能を
備えた良品チップを必要な種類及び数量作製した後、第
６図に示すように、絶縁基板１１上の所定の位置に、各
々のチップを配設した。絶縁基板１１はセラミック、ベ
リリャ又はガラス等の絶縁材料からなり、絶縁基板１ｌ
の表面には、所定のパターンを有する配線１２を形戊し
、配線１２の一部を保護膜１３によって覆った。配線１
２としては、ＴｊＡｕ又はＣｒＡｕ等の合金薄膜、或は
Ａｕペースト等の厚膜を所定形状にバターニングして形
成したものが好適である。

チップａの裏面又は、絶縁基板１１上の保護膜ｌ３上に
エポキシポリイミド樹脂等からなる接着剤１４を塗布し
た後、チップａを絶縁基板ｌｌ上の所定の位置に接着し
た（第６図）。接着は所定の温度に於いて、所定の圧力
を加えることによって行った。

次に、チップａと同様にして形成した他のチップｂ，　
　ｃ等を同様にして絶縁基板ｌｌ上の所定位置に接着し
た（第７図）。

絶縁基板ｌｌ上に接着した各チップの機能は多様に設計
されたものである。これらのチップとしては、論理機能
を有するもの、　記憶機能を有するもの、また１つのチ
ップの中に上記機能及び他の機能を複合させたものを使
用することができる。

また、能動素子を有さず、配線のみを表面に形成したチ
ップ、又は、配線も形威されておらず、各チップ開の高
低段差を埋めるだけの働きをする仲介チップ等を必要に
応じて使用することができる。

次に、加熱により接着層９を溶融した後、保護基体ｌＯ
を除去した。硫酸等の化学的手段又はプラズマエッチン
グ等の物理的手段を用いてスルーホール７ｂに於いて露
出する接着層９を除去し、配線ｌ２の表面を露出させた
後、無電解メノキ等により、Ｎｉ等の金属からなる導電
体ｌ５をスルーホール７ｂ内に埋め込んだ（第８図）。

次に、配線３上の絶縁膜５の所定位置に配線３に達する
深さの開孔部を形成した後、スパソタ法等の方法により
導電体蒲膜を堆積し、通常のパターニング方法を用いて
配線１６を形成した（第９図）。配線ｌ６は、スルーホ
ール７ｂ内に形成した導電体１５を介して絶縁基板ｌｌ
上の配線１２と接続し、また、開孔部を介して配線３に
接続した。次に、絶縁層１７を堆積した後、配線１８を
形成し、さらにその上に絶縁層ｌ９を堆積した後、配線
２０を形成し、第１図に示す本実施例を作製した。

このように本実施例では、各々のチップの配線を、チッ
プに設けられたスルーホール７ｂに形成した導電体１５
を介して基板上の配線ｌ２と接続することができるので
、回路設計の自由度は壜加し、配線長も短縮された。こ
れによって高速性、低ノイズ性、低ｌ肖費電力性が向上
し、又、設計コスト低減及び設計時間の短縮が実現され
た。また、基板周辺部チップに形成されるべき接続パッ
ドも不用となった。

本実施例では、無電解メノキ等によりスルーホール７ｂ
内に金属を埋め込むことによって導電体１５を形成した
が、スバ・ｌタ法等の方法を用いて金属膜を堆積し、こ
れをパターニングすることにより導電体ｌ５を形成して
もよい。また、本実施例では、配線１８、２０を形成し
たが、回路設計上必要なければ、これらの配線ｌ８、２
０を形戊しなくとも良い。

なお、配線の材料としては、ＡＩ、Ｍｏ，Ｗ，ＷＳｉｘ
等が好適であり、また、絶縁膜及び保護膜としては、Ｓ
ｉ０２膜、ＳｉＮ膜等が好適である。

Ｘ轟皿主第１０図は本発明実施例２を示す断面図である。

実施例ｌと同様にして表面に配線３３が形戊されている
絶縁体基板３４上に、接着層３２を介して、半導体チッ
プｄが接着されている。半導体チップｄ上には絶縁膜２
２、配線２３及び集積回路素子（不図示）が形成されて
おり、これらは絶縁膜２９によって被覆されている。半
導体チップｄ上の配線２３は、チップ周辺付近に於いて
接続用パノド２３ａを有しており、絶縁膜２９に形成さ
れた開孔部２３１）を介して導電体３５と接触している
。導電体３５は、半導体チップｄの側面部所定部分にも
形成されており、絶縁体基板３４上の配線３３と接触し
ている。こうして半導体チップｄ上の配線は接続用パッ
ド２３ａ及び導電体３５を介して絶縁体基板３４上の配
線３３と接続されている。本実施例では、半導体チ・ノ
ブｄの側面部に後述するようにテーパが設けられている
ために、導電体３５の形成が容易でしかも信頼性が高い
。

絶縁体基板３４上には半導体チップｄの他にも同様の半
導体チップが多数配設されている。これらの半導体チッ
プ上の各素子は絶縁体基板３４上の配線３３または導電
体３５によって形成された配線によって他の半導体チッ
プ上の素子と接続されている。また、これらの半導体チ
ップ上の素子は絶縁膜３７に覆われわれでおり、絶縁膜
３７に形戊された開孔部を介して、絶縁膜３７上に形成
された配線３８によって接続されている。

次に、実施例２の作製方法について説明する。

まず、第１１Ａ図及び第１１Ｂ図に示すように、面方位
（１００）の単結晶シリコン基板２１の表面に、実施例
ｌと同様にして絶縁膜２２、配線２３、表面保護膜２４
及び集積回路素子（不図示）を形戊した。チップ境界部
２５に於ける絶縁膜２２及び表面保護膜２４は除去した
。次に、多層金属膜２６をウエーハ上全面に堆積した後
、チップ境界部２５に於いて長方形の開孔部を有するレ
ジストパターンを形成し、多層金属膜２６をパターニン
グした。この後、レジストを除去し、多層金属膜２６を
マスクとしてチップ境界領域２５に於ける単結晶シリコ
ン基板ｌの表面をＫＯＨ溶液により異方性エッチングす
ることにより凹部２７を形戊した（第１２Ａ図、第１２
８図）。Ｔｉ／ＡＵ等からなる多層金属膜２６に設けた
開札部の形状が長方形であるために、凹部の形は第１２
Ｂ図に示すようになった。その後、不要となった多層金
属膜２６を除去した。

次に、チップ境界部領域２５表面を一定深さまでグイシ
ングすることにより、溝２８を形成した後、ウェーハ上
全而に絶縁膜２９を堆積した（第１３Ａ図、　第１３８
図〉。ウエーハ上にワックス等の接着層３０を介して保
護基体３ｌを接着した後、ラッピングポリンングによる
物理的手段又はＫＯＨ溶液等による化学的手段を用いて
単結晶シリコン基板１をその裏面から研磨し、薄板化し
た（第１４Ａ図、第１４Ｂ図）。このとき、溝２８は基
板２ｌの裏面に貫通するようにした。次に再びダイシン
グ等の方法を用いて保護基板３ｌ等を切断し、各チップ
に分割した後、良品チップの裏面にエボキシ、ポリイミ
ド樹脂等の接着層３２を塗布し、絶縁体基板３４上の所
定の位置に接着した。絶縁体基板３４は実施例１と同様
のものであり、その表面には配線３３が形戊されている
。チ７ブを絶縁体基板３４上に接着した後、加熱により
接着層３０を溶融して保護基体３ｌを除去したく第１５
図）。続いて同様の方法でチップを互いに隣接するよう
にして絶縁体基板３４上に配置し、保護基体３１を除去
した。必要な全てのチップを同様の方法で絶縁体基板３
４上に配置した。この後、所定領域の保護膜２４、絶縁
膜２９をエッチングすることによって開孔部２３ｂを形
戊した（第工６図）。この間孔部２３１）の形成によっ
て保護膜２４下のパッド２３ａの所定領域表面を露出さ
せた。次に、チップのパッド２３ａと絶縁体基板３４上
の配線３３とを接続するための導電体３５、及び配線３
６をスパッタ法及びホトエッチング法を用いて形成した
（第１７図）。導電体３５としてはＴＩＡｕ膜、（ｒＡ
ｕ膜が好適である。

チップ側面のテーパが形成されている部分に導電体３５
を形戊することによって、導電体３５の断線等の発生が
抑えられた。この後、絶縁膜３７を堆積する工程、配線
２３と配線３８を接触させるための開口部を絶縁膜３７
に形成する工程、配線３８を形或する工程を行う（第１
８図〉ことによって、第１０図に示す装置を作製した。

このように、本実施例では、各々のチップの配線がチッ
プの側面に形戊された導電体３５を介して基板３４上の
配線３３と接続されているので、絶縁体基板３４上の配
１ｊｉｌ３３と各々のチップ上の集積回路を接続するた
めの回路設計の自由度が増加し、配線長も短縮された。

これによって高速性、低ノイズ性、低消費電力性が向上
し、又設計コスト低減及び設計時間の短縮が実現された
。

本実施例ではチップｆｆｌ＋１面の所定の頭域にテーパ
を有する凹部を設け、絶縁体基坂３４上の配線３３とチ
・１ブ上の配線２３とを接続したが、チップ側面の形状
加工を行うことなく、チップ側面の任意の位置に於いて
上記の接続を行うことも可能である。

実１四Ｌ± 第１９図は実施例３を示す断面図である。

本実施例の特徴は、実施例ｌ、２で用いたチップと同様
のチップが絶縁体基板７０上に三次元的に配置されてい
ることである。配線３９が表面に形成された絶縁体基板
７０上に、スルーホールが形或されたチップｆが接着さ
れている。チップｆは、単結晶シリコン基板４５上に形
或された絶縁膜４ｌを介して配線４２を有しており、配
線４２によって単結晶シリコン基板４５に設けられた各
種集積回路素子（不図示）が接続されている。配線４２
及び該素子は保護膜４３及び絶縁膜４４に覆われており
、保護膜４３及び絶縁膜４４の所定領域には配線４２に
達する開孔部が形戊されている。外聞孔部を介して配線
４２は配線４９と接触し、配線４９は、スルーホールを
埋め込んでいる導電体４８と接触している。導電体４８
は絶縁体基板７０表面の配線３９と接触している。こう
しては、チップｆ上に形戊された配線４２は、絶縁体基
板７０上の配線３２と接続されている。チップ上には、
ポリイミド樹脂等からなる絶縁膜５０、配線５１、絶縁
膜５２、配線５３がこの順番で形成されている。絶縁膜
５０、５２の所定領域には開孔部が設けられており、該
開孔郎を介して配線４９、５１、５３等が互いに接続さ
れている。

絶縁体基板７０上には、チップｆと同様のチップ又は仲
介チ，ブが配置されている（不図示）。

チップが配設されていない領域では、絶縁体基板７０上
の配線３９は保護膜４０によって覆われている。これら
のチップ等の上層に於いて、これらと同様のチップｇ等
が接着層５つを介して配置されている。チ，ブｇは、単
結晶シリコン基板５８上に絶縁膜５４、配線５５、保護
膜５６、絶縁膜５７をこの順に有しており、配線５５は
保護膜５６及び絶縁膜５７に形成された開孔部を介して
、絶縁膜５７上に形成された配線６ｌと接続されている
。配線６１はスルーホールに形成された導電体６０を介
して下層のチップｆ上に形成された配線５３と接続され
ている。さらに、これらのチップｆ等の上層に於いて、
第２の実施例で用いられたチップと同様のチップｈが配
置されている。このチソブｈは単結晶シリコン基板６６
上に絶縁膜６３、配線６４、保護膜６５及び絶縁膜６９
をこの順に有しており、接着層６７を介して絶縁膜６２
に接着されている。配線６４は、絶縁膜６９及び保護膜
６３に形成された開孔部を介して絶縁膜６９上の導電体
６８と接触している。このチップｈの側面に形成された
導電体６８によってチップｈ上の配線６４が、下層のチ
ップｔ上に設けられた配線６１と接続している。

又、回路設計上の必要により、導電体６８−は配線とし
て絶縁膜６２上に設けられた配線４６と接続される。こ
のように、本実施例に於いては、実施例１、２で用いた
各種のチップと同様のチップを、基板７０上に多層状に
配設し、各チップ上の集積回路をスルーホールに形成さ
れた導電体又はチップ側面に形成された導電体を介して
上層又は下層に配置されているチップ上の集積回路と接
続している。このため素子の集積度がさらに向上し、装
置のいっそうの小型化が促進された。

なお、本実施例では、絶縁体基板上に、チップを三層構
造で配置したが、二層又は四層以上のチップの多層化を
行っても良い。

また、本実施例では、１層目及び２層目のチップとして
、実施例１で用いたチップを配置し、３層目チップとし
ては、実施例２で用いたチップを配置しているが、この
組み合わせ方は任憲であり、同一層に実施例１で用いた
チップ及び実施例２で用いたチップを配置しても良い。

なお、実施例を示す図面中の各部の厚さは、実際の寸法
関係を示してはいない。

（発明の効果）このように本発明によれば、集積回路等が形戊された複
数の半導体チップを、配線が形成された基板上に設け、
該チップのスルーホールに形成された導電体又は該チッ
プの側面に形成された導電体を介して、該基板上配線と
該チップ上の集積回路を接続することにより、配線パタ
ーンのレイアウトが容易に最適化されたものとなり、総
配線長が短縮される。これによって高速、低ノイズ、低
消費電力の大規模高集積半導体装置が提供される。

また、各々のチップ周辺部に多数の接続パッドを設ける
必要がないので、高信頼性を有する配線を低コストで形
戊することができる。

また、前記チップを多層化し、立体的に配置し、スルー
ホール又はチップ側面に形成された導電体を介して各チ
ップ上の集積回路を接続することによって、素子集積度
はいっそう向上し、半導体装置のさらなる小型化が実現
される。

４．゛　　の。単な＝゛日第１図は本発明の実施例１を示す断面図、第２図ないし
第９図はその作製方法を説明するための断面図、第１０
図は実施例２を示す断面図、第ｌＩＡ図は実施例２の作
製方法を説明するための平面図、第１１Ｂ図は第１１Ａ
図のＩ−Ｉ線断面図、第１２Ａ図は実施例２の作製方法
を説明するための平面図、第１２Ｂ図は第１２Ａ図のｎ
−ｎ線断面図、第１３Ａ図は実施例２の作製方法を説明
するための平面図、第１３Ｂ図は第１３Ａ図のｍ−■線
断面図、第１４Ａ図は実施例２の作製方法を説明するた
めの平面図、第１４Ｂ図は第１４Ａ図のＩ’／−ＩＶ線
断面図、第ｌ５図ないし第１８図は実施例２の作製方法
を説明するための斜視図、第１９図は実施例３を示す断
面図、第２０図は従来例を示す断面図である。

１，２Ｌ　　４５、５８、６６・・・単結晶シリコン基
板、２、８、２２、２９、３７、４１、４４、５０、５
２、５４、５７、６２、６６、６９、７０、７Ｌ７６・
・゛・絶縁膜、３、ｌ６、１８、２０、２３、３８、４
２、４９、５Ｌ５３、５５、６１、６４・・・配線、５
、ｌ３、２４、４０、４３、５６、６５・・・保護膜、
７ａ，２７・・・凹部、７ｂ・・・スルーホール、１５
、３５、４８、６０，６８・・・導電体、１１、３４、
７０、７３・・・絶縁体基板、ｌ２、３３、３９、７８
・・・絶縁体基板上の配線、１４、３２、４７、５９、
６７、７４・・・接着層、７７ｂ・・・パ　ノ　ド、７９・・・ワイヤ。

以上

Claims

【特許請求の範囲】１、表面に配線を有する基板と、表面に集積回路が形成され、かつスルーホールを有する
複数の半導体チップとを備え、該複数の半導体チップが該基板上に配置されており、該複数の半導体チップ上の該集積回路と該基板上の該配
線とが、該スルーホールに形成された導電体を介して接
続されている、半導体装置。２、表面に配線を有する基板と、表面に集積回路が形成され、かつ、側面の少なくとも一
部に導電体を有する複数の半導体チップとを備え、該複数の半導体チップが該基板上に配置されており、該複数の半導体チップ上の回路と該基板上の該配線が、
該半導体チップの該導電体を介して接続されている、半導体装置。