KR101424298B1 - 전자 3ｄ 모듈들의 일괄적 제조를 위한 프로세스 - Google Patents

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Abstract

본 발명은, 3D 전자 모듈의 일괄적 제조에 관한 것이다. 본 발명은,
A1) 실리콘을 포함하는, 두께 es 의 동일한 얇은 평면 웨이퍼 (10) 에 n 개의 다이들 (i) 의 배치를 제조하는 단계로서, 상기 평면 웨이퍼는, 일 표면 상에, 테스트 패드들이라 불리는 전기적 접속 패드들 (20) 로 커버된 후, 절연 기판을 형성하는, 두께 ei 의 얇은 전기적 절연층 (4) 으로 커버되며, 그 전기적 절연층에는, 상기 절연층을 통하여 테스트 패드들 (20) 에 접속된 접속 패드들 (2) 을 포함하는 적어도 하나의 실리콘 전자 컴포넌트 (11) 가 제공되며, 그 컴포넌트들은, 컴포넌트들 간의 공간들을 충진하는, 두께 er 의 절연 수지 (6) 에 캡슐화된 후, ei + er < P1 < ei + er + es 가 되도록, 폭 L1 및 깊이 P1 을 가진 제 1 그루브들 (30) 에 의해 서로 분리되며, 컴포넌트들의 접속 패드들 (2) 은, 제 1 그루브들 (30) 과 동일 평면이 되는 트랙들 (3) 에 접속되는, 상기 제조하는 단계;
B1) 컴포넌트-측 표면 상에 점착성 지지체 (40) 를 퇴적시키는 단계;
C1) 테스트 패드들 (20) 을 노출시키기 위해 실리콘 웨이퍼 (10) 를 제거하는 단계;
D1) 테스트 패드들 (20) 을 통해 웨이퍼의 컴포넌트들을 전기적으로 테스트하고, 유효한 컴포넌트들 (11') 및/또는 결함이 있는 컴포넌트들을 마킹하는 단계; 및
E1) 다이들 (50) 을 점착성막 (41) 상에 접합시키는 단계로서, 각각의 다이는, 테스트 패드들 (20) 에, 및 적어도 하나의 트랙 (3), 절연 수지 (6), 및 절연층 (4) 에 접속된 유효한 컴포넌트 (11') 를 포함하며, 다이들은, 유효한 컴포넌트들 (11') 의 접속 트랙들 (3) 이 동일 평면이 되는, 폭 L2 의 제 2 그루브들 (31) 에 의해 분리되는, 상기 접합시키는 단계를 포함한다. K 회 반복되는 이 단계에 이어, K 개의 웨이퍼들을 스태킹하는 단계, 스택의 두께에, 다이들을 함께 접속시키기 위해 예정된 금속화된 홀들을 형성하는 단계, 및 n 개의 3D 전자 모듈들을 획득하기 위하여 스택을 다이싱하는 단계가 수행된다.
전자 모듈, 컨덕터, 절연 수지, 절연층, 그루브, 접속 트랙

Description

전자 3Ｄ 모듈들의 일괄적 제조를 위한 프로세스{PROCESS FOR THE COLLECTIVE MANUFACTURING OF ELECTRONIC 3D MODULES}
본 발명의 분야는, 3D 전자 모듈들의 제조의 분야이다.
3D 전자 모듈은, 전자 다이들의 스택을 포함하는데, 전자 다이들은, 그 전자 다이들 간에 접속을 이루기 위해 스택의 표면들을 이용하여 3 차원에서 상호접속된다. 일 예가 도 1 에 도시되어 있는 전자 다이 (50) 는 일반적으로, 전기적 접속 엘리먼트들 (2) 을 갖는 하나 이상의 액티브 또는 패시브인 컴포넌트들 (11) 을 포함하며, 그 하나 이상의 액티브 또는 패시브인 컴포넌트들 (11) 은 전기적 절연 수지 (6) 에 캡슐화된다. 하나 이상의 액티브 또는 패시브인 컴포넌트들의 전기적 접속 엘리먼트들 (2) 은, 전기적 절연 기판 (4) 상의 접속 패드 (2') 에 접속된다. 전기적 절연 기판 (4) 상의 하나 이상의 전기적 도전 트랙들 (3) 은, 이들 컴포넌트들을 함께 접속시키거나 또는 그 컴포넌트들을, 전자 다이들을 함께 전기적으로 접속시키기 위한 엘리먼트들에 접속시킨다. 다이들은, 스택의 측면들 상에, 즉, 다이들의 에지들 (7) 상에 위치된 컨덕터들을 통해 함께 전기적으로 접속된다.
기판의 접속 패드 (2') 에 컴포넌트의 패드들 (2) 을 접속시키기 위한 여러 방법들이 존재한다.
한가지 방법은, 초음파를 전송함으로써 컴포넌트의 패드들을 절연 기판의 패 드들에 직접 접속시키는 것으로 이루어진다. 전송된 에너지는, 접속될 패드들의 수에 비례한다. 많은 수의 패드들을 가진 컴포넌트들의 경우, 접속에 필요한 에너지가 때때로 컴포넌트의 고장을 야기한다. 이 에너지를 감소시키는 한가지 해결책은 기판을 가열하는 것으로 이루어지는데, 이는, 후에, 전송된 초음파 에너지의 일부를 완화시키고 흡수하여, 접속을 매우 어렵게 만든다. 더욱이, 컴포넌트들의 캡슐화 동안, 약 150℃ 에서 수행된 경화에 의해, 기판은, 컴포넌트들의 팽창 계수가 기판의 팽창 계수와 다르기 때문에 (통상적으로는, 4 배 더 작기 때문에) 구부러지기 쉽다.
이렇게 획득된 다이들은, 3D 전자 모듈을 획득하기 위하여, 그 다이들이 스태킹되기 전에 결함이 있는 컴포넌트를 가진 다이들을 제거하도록 하나씩 전기적으로 테스트된다.
본 발명의 과제는, 결함이 없는 컴포넌트들을 가진 3D 전자 모듈들을 생성하기 위하여 이러한 결점들을 경감시키는 것이다.
본 발명의 원리는, 일괄적 전기적 테스트를 수행하도록 하는 동시에, 접속 단계 및/또는 경화 단계 동안 팽창의 차이를 회피하기 위하여 제조 동안 컴포넌트와 기판 간에 우수한 재료 연속성 (good material continuity) 을 유지하는 것이다. 이런 방식으로, 유효한 컴포넌트들을 가진 다이들만으로, 3D 전자 모듈들을 생성하기 위한 스태킹 단계가 수행된다.
보다 상세하게는, 본 발명의 과제는, 일 모듈이 K 개의 전자 다이들의 스택을 포함하고, 일 전자 다이 (i; i 는 1 에서 K 까지 변화한다) 가 절연 기판 상에 적어도 하나의 전자 컴포넌트를 포함하며, K 개의 전자 다이들이 스택의 측면들 상에 위치된 컨덕터들에 의해 함께 전기적으로 접속되는, n (n 은 1 보다 큰 정수이다) 개의 전자 모듈들의 제조를 위한 프로세스로서,
이 제조는 일괄적이고, 제 1 단계 및 제 2 단계를 포함하며,
상기 제 1 단계는,
각각의 전자 다이 (i) 에 대해,
A1) 실리콘을 포함하는, 두께 es 의 동일한 얇은 평면 웨이퍼 상에 n 개의 전자 다이들 (i) 의 배치 (batch) 를 제조하는 단계로서, 상기 평면 웨이퍼는, 일 표면 상에, 테스트 패드들이라 불리는 전기적 접속 패드들로 커버된 후, 절연 기판을 형성하는, 두께 ei 의 얇은 전기적 절연층으로 커버되며, 그 전기적 절연층에는, 상기 절연층을 통하여 테스트 패드들에 접속된 접속 패드들을 포함하는 적어도 하나의 실리콘 전자 컴포넌트가 제공되며, 그 컴포넌트들은, 그 컴포넌트들 사이의 공간을 충진하는, 두께 er 의 절연 수지에 캡슐화된 후, ei + er < P1 < ei + er + es 가 되도록, 폭 L1 및 깊이 P1 을 가진 제 1 그루브들에 의해 서로 분리되며, 상기 컴포넌트들의 접속 패드들은, 제 1 그루브들과 동일 평면이 되는 트랙들에 접속되는, 상기 제조하는 단계;
B1) 컴포넌트-측 표면 상에 점착성 지지체를 퇴적시키는 단계;
C1) 테스트 패드들을 노출시키기 위해 실리콘 웨이퍼를 제거하는 단계;
D1) 테스트 패드들을 통해 웨이퍼의 컴포넌트들을 전기적으로 테스트하고, 유효한 컴포넌트들 및/또는 결함이 있는 컴포넌트들을 마킹하는 단계; 및
E1) 유효한 다이들을 점착성막 상에 접합시키는 단계로서, 각각의 다이는, 테스트 패드들, 절연 수지, 절연층 및 적어도 하나의 트랙에 접속된 유효한 컴포넌트를 포함하고, 그 다이들은, 유효한 컴포넌트들의 접속 트랙들이 동일 평면이 되는, 폭 L2 의 제 2 그루브들에 의해 분리되는, 상기 접합시키는 단계로 이루어지며,
상기 제 2 단계는,
A2) 제 2 그루브들을, 실질적으로 일 그루브를 다른 그루브 위에 겹쳐놓기 위해, 제 1 단계 후에 획득된 K 개의 배치들을 스태킹 및 어셈블링하는 단계;
B2) 제 2 그루브들에서의 스택들에 제 3 그루브들을 폭 L3≥L2 로 형성하는 단계; 및
C2) 제 3 그루브들의 벽에서 다이들을 상호접속시키는 단계로 이루어지는 것을 특징으로 한다.
이 프로세스는, 다이들을 고립시켜 웨이퍼 상에서 그 다이들을 일괄적으로 테스트하고, 유효한 컴포넌트들을 가진 또 다른 웨이퍼를 재구성하며, 이들 제 3 그루브들의 폭을 충분히 넓게 하여 이들 그루브들에서 훨씬 더 샤프한 도전 트랙부들을 획득하는 것이 가능하다.
따라서, 이 프로세스는, 결함이 없는 컴포넌트들을 가진 3D 전자 모듈들을 일괄적으로 생성하는 것이 가능하다.
바람직하게는, 이 프로세스는, 컴포넌트-측 표면 상에 점착성 지지체를 퇴적 시키는 단계 이전에, 표면처리 (surfacing) 에 의해 컴포넌트들을 포함하는 웨이퍼의 표면을 박형화 (thinning) 하는 단계를 포함한다.
유리하게는, L2 < L1 이다.
본 발명의 일 특징에 의하면, 단계 A2 의 스태킹은, 지지체 상에서 수행되며, 금속화 단계 C2 후에, n 개의 3D 전자 모듈들을 획득할 목적으로 제 3 그루브들을 따라 이 지지체를 다이싱하는 단계를 포함한다.
전자 컴포넌트는, 액티브 컴포넌트, 또는 패시브 컴포넌트 또는 MEMS (Micro Electro Mechanical System) 일 수도 있다.
본 발명의 다른 특징들 및 이점들은, 비제한적인 예로서 및 첨부 도면들을 참조로 제공된 다음의 상세한 설명을 판독함에 따라 명백해질 것이다.
도 1 (전술됨) 은, 종래 기술에 따른 3D 전자 모듈의 전자 다이의 단면도를 개략적으로 나타낸다.
도 2 는, 본 발명에 따른 3D 전자 모듈들의 일괄적 제조를 위한 프로세스의 제 1 단계의 단면도를 개략적으로 나타낸다.
도 3 은, 본 발명에 따른 프로세스의 제 2 단계, 즉 컴포넌트들의 탑재의 단면도를 개략적으로 나타낸다.
도 4 는, 본 발명에 따른 프로세스의 제 3 단계, 즉 제 1 그루브들의 절단의 단면도를 개략적으로 나타낸다.
도 5 는, 본 발명에 따른 프로세스의 제 4 단계, 즉 표면처리의 단면도를 개 략적으로 나타낸다.
도 6 은, 본 발명에 따른 프로세스의 제 5 단계, 즉 실리콘 웨이퍼의 화학적 에칭의 단면도를 개략적으로 나타낸다.
도 7 은, 본 발명에 따른 프로세스의 제 6 단계, 즉 컴포넌트들의 전기적 테스팅의 단면도를 개략적으로 나타낸다.
도 8 은, 본 발명에 따른 프로세스의 제 7 단계, 즉 유효화된 컴포넌트들만을 가진 새로운 웨이퍼의 재구성의 단면도를 개략적으로 나타낸다.
도 9 는, 본 발명에 따른 프로세스의 제 8 단계, 즉 재구성된 웨이퍼들의 스태킹의 단면도를 개략적으로 나타낸다.
도 10 은, 본 발명에 따른 프로세스의 제 9 단계, 즉 제 2 그루브들의 절단의 단면도를 개략적으로 나타낸다.
도 11 은, 본 발명에 따른 프로세스의 제 10 단계, 즉 제 2 그루브들의 금속화의 단면도를 개략적으로 나타낸다.
도 12 는, 본 발명에 따른 프로세스의 제 11 단계, 즉 n 개의 모듈들의 측면들의 에칭의 단면도를 개략적으로 나타낸다.
도면들 전반에 걸쳐, 동일한 엘리먼트들은 동일한 참조부호들에 의해 식별된다.
3D 전자 모듈은, K 개의 전자 다이들 (50) 의 스택을 포함한다. 다이 (i; i 는 1 에서 K 까지 변화한다) 는, 절연 기판 (4) 상에 적어도 하나의 컴포넌트 (11) 를 포함한다. 통상적으로, 일 컴포넌트는, 50㎛ 내지 500㎛ 의 두께를 갖는다. 이 컴포넌트는, 칩 (다이오드, 트랜지스터, 집적 회로 등) 과 같은 액티브 컴포넌트일 수도 있고, 또는 커패시터와 같은 종래의 패시브 컴포넌트일 수도 있다. 또한, 이 컴포넌트는, 센서, 액츄에이터, 스위치 등의 유형들의 기능들을 제공하는 MEMS (Micro Electro Mechanical System) 란 용어로 알려진, 실리콘 내에 에칭된 패시브 컴포넌트일 수도 있다. MEMS 는, 커버에 의해 보호된 공동 (cavity) 에 위치된다.
K 개의 다이들은, 스택의 측면들 상에 위치된 컨덕터들을 통해 함께 전기적으로 접속된다. K 는 예를 들어 4 와 같지만, 통상적으로는 2 와 100 사이에서 변화한다.
본 발명은, 유효화된 컴포넌트들만을 가진 n (n 은, 컴포넌트들의 사이즈에 따라 2 와 100 사이) 개의 모듈들의 제조에 관한 것으로, 이 제조는 일괄적이다.
본 발명은, n 개의 3D 전자 모듈들을 획득하기 위하여, 동일한 웨이퍼 상에 n 개의 다이들 (i) 의 배치를 제조하는 단계로서, 이 단계를 K 회 반복하는, 상기 제조하는 단계, 및 K 개의 웨이퍼들을 스태킹하고, 스택의 두께에, 다이들을 함께 접속시키기 위해 예정된 그루브들을 형성하는 단계를 포함한다.
n 개의 다이들 (i) 의 배치는, 도 2 내지 도 8 과 관련하여 설명된 여러 서브단계들 후에 획득된다.
실리콘을 포함하는, 두께 es 의 얇은 평면 웨이퍼 (10) 는, 일 표면 상에, 테스트 패드들이라 불리는 전기적 접속 패드들 (20) 로 커버된 후, 절연 기판 (4) 을 형성하는, 수㎛ 의 두께 ei 의 얇은 전기적 절연층으로 커버되고, 상기 절연층에는, 접속 패드들 (2') 에 접속된 접속 패드들 (2) 또는 범프들이 상기 절연층을 통하여 테스트 패드들에 접속되는, 적어도 n 개의 컴포넌트들 (11) 이 제공된다 (도 2 및 도 3). 얇은 절연층 (4) 은 예를 들어 포토에칭가능한 절연 수지로 제조된다. 컴포넌트들 (11) 은, 범프를 녹임으로써 또는 스터드 범핑에 의한 플립-칩 방법을 이용하여, 기판을 향하여 액티브면과 함께 절연 기판 상에서 접합된다. 이 스터드 범핑 프로세스는, 골드 와이어 접합으로도 널리 알려진 열초음파 방법을 이용하여 골드 볼들을 접합하는 것으로 이루어진다.
컴포넌트들 (11) 은, 컴포넌트들 (11) 사이, 및 컴포넌트들 (11) 과 절연층 (4) 사이의 공간들을 충진하는, 두께 er 의 절연 수지 (6) 에 캡슐화된다 (도 3).
통상적으로, 두께 ei 는 5㎛ 와 20㎛ 사이이고, er 은 50㎛ 과 500㎛ 사이이다.
웨이퍼 (10) 의 두께는 수백㎛ 정도이다. 패시브 컴포넌트들은, 선택적으로는, 약 10㎛ 내지 20㎛ 의 깊이에서 그 상부 부분 내의 웨이퍼에 이미 존재한다. 이 웨이퍼 (10) 는, n 개의 다이들 (i) 의 배치의 제조를 위해 연속적인 지지체를 제공한다. 이것은 예를 들어 약 25cm 의 직경을 가진 원형 웨이퍼이다.
각각의 컴포넌트를 전기적으로 테스트할 목적으로, 컴포넌트들은 그 후, ei + er < P1 < ei + er + es 가 되도록, 폭 L1 및 깊이 P1 의 제 1 그루브들 (30) 에 의해 서로 분리된다. 절연 수지 (6) 를 절단한 이들 그루브들은, 예를 들어, 쏘잉 (sawing) 에 의해 획득된다 (도 4). 통상적으로, L1 은 25㎛ 와 75㎛ 이내이다. 컴포넌트들의 접속 패드들 (2) 은, 이들 그루브들 (30) 과 동일 평면이 되는 트랙들 (3) 과 같이, 컴포넌트의 전기적 상호접속 엘리먼트들에 접속된다. 도면들에서, 트랙들은, 테스트 패드들 (20) 과 같은 높이이지만, 그들은 또한 접속 패드들 (2') 과도 같은 높이이다.
바람직하게는, 프로세스는, 컴포넌트측 상의 웨이퍼의 이질적인 표면처리, 즉 컴포넌트들 (11) 양자에 비-선택적으로, 그리고 그 컴포넌트들을 캡슐화하는 수지 (6) 에 선택적으로 적용된 표면처리에 의해, 그 컴포넌트들이 제공된 웨이퍼를 박형화하는 것으로 이루어진 단계를 더 포함한다. 예를 들어, 폴리싱에 의해 수행된 이 표면처리 동작은, 도 5 에서 화살표에 의해 표시된다. 일반적으로, "웨이퍼" 란 용어는, 제조 프로세스가 속행할 때 획득된 전체 구조물을 의미한다. 이 일괄적 표면처리는, 제 1 그루브들이 생성되기 전에 수행될 수도 있다. 표면처리는, 기계적 또는 화학적 연마에 의해 수행된다. 그 때, 그 컴포넌트들을 가진 웨이퍼의 두께가 감소된다.
점착성 지지체 (40) 가 컴포넌트들 (11) 을 가진 면 상에, 선택적으로 표면처리된 면 상에 퇴적되며, 개시 실리콘 웨이퍼 (10) 는, 테스트 패드들 (20) 을 노출시키기 위해, 예를 들어 화학적 에칭에 의해 제거된다 (도 6). 이 점착성 지 지체는, 어떠한 특수 처리 없이, 예를 들어, 필링에 의해 탈접합 (debond) 될 수 있는, 드럼스킨 (drumskin) 이라고도 통칭되는, 예를 들어, 폴리염화비닐의 시트와 같은 점착성 시트일 수도 있다. 이 시트는, 접착제를 경화시키기 위해 열 처리를 요구하고 그 접착제를 제거하기 위해 산 화학적 처리를 요구하는, 컴포넌트들의 점착성 접합을 불필요하게 만드는 것이 가능하다. 이 단계 후에, 웨이퍼는, 약 100㎛ 의 두께를 갖고, 더 일반적으로는 50㎛ 와 200㎛ 사이의 두께를 갖는다.
그 후, 웨이퍼의 컴포넌트들은, 테스트 패드들 (20) 에 의하여 전기적으로 테스트되고, 그 컴포넌트들이 유효한지 또는 결함이 있는지에 따라 마킹된다. 테스트는, 도 7 에서 화살표에 의해 표시된다. 이 마킹은, 단순히 결함이 있는 다이들을 제외시키는 것으로 이루어질 수도 있다. "유효한 다이" 란 용어는, 테스트 패드들 (20) 에 접속되고 적어도 하나의 도전 트랙 (3), 수지 (6) 및 절연층 (4) 에 접속된 유효한 컴포넌트 (11') 를 포함하는 엘리먼트를 의미한다. 이런 방식으로, 획득된 각각의 모듈에 대해 개별적이라기 보다는 일괄적으로 테스트가 수행된다.
유효한 것으로 테스트된 다이들은, 유효한 컴포넌트들 (11') 만을 가진, "공지된 우수한 웨이퍼" 라고 불리는 제 2 웨이퍼를 재구성하기 위해, 웨이퍼의 점착성 지지체 (40) 로부터 떼어내지고 상기 설명된 유형의 또 다른 점착성막과 같은 또 다른 기판 (41) 상에 접합된다 (도 8). 다이들은, 단위 면적단 최대 개수의 다이들을 위치시키기 위하여 최소의 인터-다이 공간을 남기도록 기판 (41) 에 접합된다. 이러한 분리 공간들은, 컴포넌트들의 접속 패드들 (2) 에 접속된 트랙들 (3) 이 동일 평면이 되는, 폭 L2 (여기서, 바람직하게는 L2 < L1) 의 그루브들 (31) 을 형성한다. 이들 그루브들 (31) 에는 어떠한 수지도 퇴적되지 않는다.
이런 n 개의 다이들 (50) 의 배치의 일괄적 제조는, K 개의 공지된 우수한 웨이퍼들을 획득할 목적으로 K 회 반복된다.
도 9 내지 도 12 를 참조로 설명된 서브단계들을 포함하는 제 2 단계는, 각각의 배치의 제 2 그루브들 (31) 을, 실질적으로 일 그루브를 다른 그루브 위에 겹쳐놓기 위해, 도 9 에 도시된 것처럼, 제 1 단계 후에 획득된 공지된 우수한 웨이퍼들의 K 개의 배치들 (K = 4) 을 스태킹하는 것으로 이루어진다. 웨이퍼는, 예를 들어 접착제들에 의하여 서로의 위에 스태킹된다. 바람직하게는, 스택은, 약 25㎛ 의 두께를 가진 점착성 지지체 (42) 또는 드럼스킨 위에서 생성된다. 제 2 그루브들은, 반드시 바람직한 것은 아니지만 바람직하게는, 동일한 치수를 갖는다. 그 후, 제 3 그루브들 (32) 은, 그루브들 (31) 과 수직인 스택의 전체 두께에 대해, 트랙들 (3) 이 이들 제 3 그루브들의 벽과 동일 평면이 되도록, L2 (L1 보다 작다) 보다 큰 폭 L3 (도 10) 으로 형성된다. 이들 그루브들은 예를 들어 쏘잉에 의해 획득된다.
그루브들 (32) 의 가로방향 치수 L3 은, 한편으론, K 개의 공지된 우수한 웨이퍼들을 스태킹할 때 임의의 오정렬을 보상하도록, 다른 한편으론, 컴포넌트들의 접속 패드들에 접속된 트랙들 (3) 이 그루브들과 동일 평면이 되도록, L2 보다 더 크고, 바람직하게는 L1 보다 더 크다. L3 은 예를 들어 50㎛ 와 100㎛ 사이이다.
그 후, 그루브들 (32) 의 벽은, 화학적 및/또는 전기화학적 증착에 의해 또는 진공 스퍼터링에 의해 금속층 (33; 도 11) 으로 금속화되어, 홀들의 벽 상에서 끝나는 트랙들 모두를 단락시킨다. 선택적 점착성 지지체 (42) 는, n 개의 전자 모듈들을 획득하기 위하여 홀들 (32) 의 연장부에서 절단된다. 이런 절단은 예를 들어 쏘잉에 의해 수행된다.
예를 들어, 레이저에 의해 n 개의 모듈들을 에칭하는 단계는, 다이 상호접속 구성을 형성하기 위하여 트랙들의 그룹들을 고립시키는데 도움이 된다 (도 12). 이 단계 후에, 일 예가 도 12 에 도시되어 있는, n 개의 3D 전자 모듈들 (100) 이 획득된다. 이 에칭은, 일괄적으로 수행되는 것이 바람직하다. 이런 목적으로, 모듈들은, 이 에칭 이전에, 삼각자 (set-square) 에 의해 형성된, 2 개의 기준 에지에 대하여 (예를 들어, 약 100 개 정도) 스태킹된다.

Claims (8)

  1. 일 모듈이 K 개의 전자 다이들 (50) 의 스택을 포함하고, 일 전자 다이 (i; i 는 1 에서 K 까지 변화한다) 가 절연 기판 (4) 상에 적어도 하나의 컴포넌트 (11) 를 포함하며, 상기 K 개의 전자 다이들이 상기 스택의 측면들 상에 위치된 컨덕터들에 의해 함께 전기적으로 접속되는, n (n 은 1 보다 큰 정수이다) 개의 전자 모듈들 (100) 의 제조를 위한 프로세스로서,
    상기 제조는 일괄적이고, 제 1 단계 및 제 2 단계를 포함하며,
    상기 제 1 단계는,
    각각의 전자 다이 i 에 대해,
    A1) 실리콘을 포함하는, 두께 es 의 동일한 평면 웨이퍼 (10) 상에 n 개의 전자 다이들 (i) 의 배치 (batch) 를 제조하는 단계로서, 상기 평면 웨이퍼는, 일 표면 상에, 테스트 패드들이라 불리는 전기적 접속 패드들 (20) 로 커버된 후, 상기 절연 기판을 형성하는, 두께 ei 의 전기적 절연층 (4) 으로 커버되며, 상기 전기적 절연층에는, 상기 전기적 절연층을 통하여 상기 테스트 패드들 (20) 에 접속된 접속 패드들 (2) 을 포함하는 적어도 하나의 컴포넌트 (11) 가 제공되며, 상기 컴포넌트들은, 상기 컴포넌트들 간의 공간들을 충진하는, 두께 er 의 절연 수지 (6) 로 캡슐화된 후, ei + er < P1 < ei + er + es 가 되도록, 폭 L1 및 깊이 P1 을 가진 제 1 그루브들 (30) 에 의해 서로 분리되며, 상기 컴포넌트들의 접속 패드들 (2) 은, 상기 제 1 그루브들 (30) 과 동일 평면이 되는 트랙들 (3) 에 접속되는, 상기 제조하는 단계;
    B1) 상기 컴포넌트-측 표면 상에 점착성 지지체 (40) 를 퇴적시키는 단계;
    C1) 상기 테스트 패드들 (20) 을 노출시키기 위해 상기 실리콘 웨이퍼 (10) 를 제거하는 단계;
    D1) 상기 테스트 패드들 (20) 을 통해 상기 실리콘 웨이퍼의 상기 컴포넌트들을 전기적으로 테스트하고, 상기 컴포넌트들을 유효한 컴포넌트들 (11') 또는 결함이 있는 컴포넌트들로서 마킹하는 단계; 및
    E1) 상기 전자 다이들 (50) 을 점착성막 (41) 상에 접합시키는 단계로서, 각각의 전자 다이는, 상기 테스트 패드들 (20) 에, 및 적어도 하나의 트랙 (3), 절연 수지 (6), 및 절연층 (4) 에 접속된 유효한 컴포넌트 (11') 를 포함하며, 상기 전자 다이들은, 상기 유효한 컴포넌트들 (11') 의 상기 접속 트랙들 (3) 이 동일 평면이 되는, 폭 L2 의 제 2 그루브들 (31) 에 의해 분리되는, 상기 접합시키는 단계로 이루어지며,
    상기 제 2 단계는,
    A2) 상기 제 2 그루브들 (31) 을, 일 그루브를 다른 그루브 위에 겹쳐놓기 위해, 상기 제 1 단계 후에 획득된 상기 K 개의 배치들을 스태킹 (stack) 및 어셈블링하는 단계;
    B2) 상기 제 2 그루브들에서의 스택들에 제 3 그루브들 (32) 을 폭 L3 ≥ L2 로 형성하는 단계; 및
    C2) 상기 제 3 그루브들 (32) 의 벽에서 상기 전자 다이들을 상호접속시키는 단계로 이루어지는 것을 특징으로 하는 전자 모듈 제조 프로세스.
  2. 제 1 항에 있어서,
    L2 < L1 인 것을 특징으로 하는 전자 모듈 제조 프로세스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 컴포넌트-측 표면 상에 점착성 지지체를 퇴적시키는 상기 단계 이전에, 표면처리에 의해, 상기 컴포넌트들을 포함하는 상기 웨이퍼의 표면을 박형화하는 단계를 포함하는 것을 특징으로 하는 전자 모듈 제조 프로세스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 C2 는,
    - 상기 제 3 그루브들의 벽을 금속층 (33) 에 의하여 금속화하는 것; 및
    - 상기 금속층에 다이 상호접속 구성 (scheme) 을 형성하는 것으로 이루어진 단계들을 포함하는 것을 특징으로 하는 전자 모듈 제조 프로세스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 A2 의 스태킹은 지지체 (42) 상에서 수행되는 것을 특징으로 하는 전자 모듈 제조 프로세스.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 컴포넌트 (11) 는, 액티브 컴포넌트, 또는 패시브 컴포넌트 또는 MEMS (Micro Electro Mechanical System) 인 것을 특징으로 하는 전자 모듈 제조 프로세스.
  7. 제 6 항에 있어서,
    상기 액티브 컴포넌트는 칩인 것을 특징으로 하는 전자 모듈 제조 프로세스.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 웨이퍼 (10) 내에 또는 상기 웨이퍼 상에, 적어도 하나의 패시브 컴포넌트가 위치되는 것을 특징으로 하는 전자 모듈 제조 프로세스.
KR1020097003376A 2006-08-22 2007-08-03 전자 3ｄ 모듈들의 일괄적 제조를 위한 프로세스 KR101424298B1 (ko)

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