JP5433899B2 - ３次元電子モジュールの集合的製作方法 - Google Patents

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Description

本発明の分野は３次元（３Ｄ）電子モジュールの製作の分野に関する。
３次元電子モジュールは、ダイ間の接続を行なうために、スタックの面を用いて３次元で相互接続される電子ダイのスタックを含む。その一例が図１に示されているダイ５０は、一般に電気的接続要素２を有する１つ以上の能動又は受動素子１１を備え、素子は電気絶縁樹脂６の中にコーティングされる。素子の接続要素２は、電気絶縁基板４上の接続端子２’に接続される。電気絶縁基板４上における１つ以上の電気的に伝導するトラック３は、これらの素子を共に接続し、又はダイを共に電気的に接続する要素にそれらを接続する。ダイはスタックの側面、すなわちダイの縁７に位置する導体を経由して、共に電気的に接続される。
素子の端子２を基板の端子２’に接続するために幾つかの方法が存在する。
１つの方法は超音波を送ることによって、素子の端子を絶縁基板の端子に直接接続することにある。送られるエネルギーは接続される端子の数に比例する。多数の端子を有する素子に関して、接続に要するエネルギーは時に素子の破壊を生じる。このエネルギーを低減する１つの解決策は基板を加熱することにあり、それは送られた超音波エネルギーの幾分かをそのとき緩和及び吸収し、それによって接続を非常に困難にする。さらに、素子の膨張係数は基板の膨張係数と異なり典型的には４倍小さいため、約１５０℃で行われる重合による素子のコーティングの間に、基板は曲げられる傾向がある。
このように得られたダイは、３次元電子モジュールを得るために、それらが積み重ねられる前に不良の素子を有するダイを取り除くように、１つずつ電気的に試験される。
本発明の主題は、不良の素子を含まない３次元モジュールを製作するために、これらの欠点を軽減することである。
本発明の原理は、集合的な電気的試験が行なわれることを可能にする一方で、接続ステップ及び／又は重合ステップの間の膨張差を避けるため、製作中に素子と基板の間の良好な材料の連続性を保つことである。このように、３次元電子モジュールを製作するための積み重ねステップは、有効な素子を有するダイのみを用いて行なわれる。
より正確には、本発明の主題はｎ個の電子モジュールの製作方法であって、ｎは１よりも大きい整数であり、１つのモジュールはＫ個の電子ダイのスタックを含み、ｉが１〜Ｋまで変化するダイｉは、絶縁基板上に少なくとも１つの電子素子を備え、Ｋ個のダイはスタックの側面に位置する導体によって共に電気的に接続される方法において、
その製作が集合的であり、かつ
各ダイｉに対し、
Ａ１）シリコンを含む厚さがe ｓである同一の薄い平らなウェーハの上に、一群のｎ個のダイｉを製作するステップであって、該ウェーハは、１つの面上が、テスト端子と呼ばれる電気接続端子でカバーされ、そして次に、絶縁基板を形成し、かつ厚さがe ｉの薄い電気絶縁層を通じてテスト端子に接続される接続端子を含む少なくとも１つのシリコンの電子素子を備えた前記絶縁層でカバーされ、素子間の空間を満たす、厚さがe ｒの絶縁樹脂で該素子がコーティングされ、そのとき、Ｌ１の幅とe ｉ＋e ｒ＜Ｐ１＜e ｉ＋e ｒ＋e ｓであるような深さＰ１とを有する第１の溝により互いに分離され、該素子の接続端子が溝と同一平面のトラックに接続されている、ステップ、
Ｂ１）素子側の面上に粘着性の支持体を堆積するステップ、
Ｃ１）テスト端子を露出するように、シリコンウェーハを除去するステップ、
Ｄ１）テスト端子を経由してウェーハの素子を電気的に試験し、そして有効な素子及び／又は不良の素子をマーキングするステップ、及び
Ｅ１）有効なダイを接着フィルムの上へ移動するステップであって、各ダイが、テスト端子に接続された有効な素子、絶縁樹脂、絶縁層、及び少なくとも１つのトラックを備え、ダイ同士が、有効な素子の接続トラックが同一平面にある、幅がＬ２の第２の溝によって分離されている、ステップ
からなる第１ステップと、
Ａ２）第２の溝を実質的に次々と上に重ねるように、第１ステップの後に得られたＫ個のロットを積み重ねて組立てること、
Ｂ２）幅Ｌ３≧Ｌ２で、第３の溝をスタックの第２の溝の所に形成すること、及び
Ｃ２）ダイを第３の溝の壁の所で相互接続すること
からなる、第２ステップと
を含むことを特徴とする。
この方法は、別のウェーハを有効な素子と共に再構成するため、ダイを集合的にウェーハ上で試験するように、ダイを絶縁することを可能にし、そしてこれらの溝において、より鋭い伝導トラック断面を得るように、これら第３の溝を十分広く作ることを可能にする。
本方法は従って、不良の素子を含まない３次元モジュールが集合的に製作されることを可能にする。
それは、素子側の面に粘着性の支持体を堆積するステップに先立ち、素子を含むウェーハのその面を表面仕上げによって薄くするステップを含むことが望ましい。
Ｌ２＜Ｌ１であることが望ましい。
本発明の１つの特徴によれば、ステップＡ２の積み重ねは支持体の上で行なわれ、それはメタライゼーション・ステップＣ２の後にｎ個の３次元電子モジュールを得るため、第３の溝の所でこの支持体を切り分けるステップを含む。
電子素子は能動素子又は受動素子、あるいはＭＥＭＳ（微小電気機械システム、Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）であってもよい。
本発明のその他の特徴及び利点は、制限されない例として与えられる以下の詳細説明を読み、添付図面を参照することにより明らかになるであろう。
既に説明されているが、先行技術による３次元モジュールの電子ダイの断面図を概略的に示す。 本発明による３次元モジュールの集合的製作方法の、第１ステップの断面図を概略的に示す。 本発明による方法の第２ステップ、すなわち素子の組立ての断面図を概略的に示す。 本発明による方法の第３ステップ、すなわち第１の溝の切り込みの断面図を概略的に示す。 本発明による方法の第４ステップ、すなわち表面仕上げの断面図を概略的に示す。 本発明による方法の第５ステップ、すなわちシリコンウェーハの化学的エッチングの断面図を概略的に示す。 本発明による方法の第６ステップ、すなわち素子の電気的試験の断面図を概略的に示す。 本発明による方法の第７ステップ、すなわち有効な素子のみを有する新たなウェーハの再構成の断面図を概略的に示す。 本発明による方法の第８ステップ、すなわち再構成されたウェーハのスタックの断面図を概略的に示す。 本発明による方法の第９ステップ、すなわち第２の溝の切り込み断面図を概略的に示す。 本発明による方法の第１０ステップ、すなわち第２の溝のメタライゼーションの断面図を概略的に示す。 本発明による方法の第１１ステップ、すなわちｎ個のモジュールの側面のエッチングの断面図を概略的に示す。
１つの図から他の図にかけて、同じ要素は同一の参照番号によって識別される。
３次元電子モジュールはＫ個の電子ダイ５０を含む。ｉが１〜Ｋまで変化するダイｉは、絶縁基板４の上に少なくとも１つの電子素子１１を備える。素子は典型的には５０μｍ〜５００μｍの間の厚さを有する。素子はチップ（ダイオード、トランジスタ、集積回路等）のような能動素子、又はコンデンサのような従来の受動素子であってもよい。これはまた次のタイプ：センサ、アクチュエータ、スイッチ等の機能を備えた、用語ＭＥＭＳ（微小電気機械システム）により知られる、シリコン内にエッチングされた受動素子であってもよい。ＭＥＭＳはカバーで保護された空洞内に置かれる。
Ｋ個のダイはスタックの側面に位置する導体を通じて、共に電気的に接続される。Ｋは例えば４に等しいが、しかし通常は２〜１００の間で変化する。
本発明は有効な素子のみを有するｎ個のモジュール（ｎはそれらのサイズに応じ２〜１００の間にある）の製作に関し、この製作は集合的である。
それは同一のウェーハの上に、一群のｎ個のダイｉを製作するステップを含み、このステップはＫ回繰り返され、そして次にｎ個の３次元モジュールを得るためにダイを共に接続するように意図された、Ｋ個のウェーハを積み重ね、スタックの厚み内に溝を形成するステップを含む。
一群のｎ個のダイｉは、図２〜図８に関連して記述される幾つかの下位ステップの後に得られる。
シリコンを含む厚さがe ｓの薄い平らなウェーハ１０は、１つの面においてテスト端子と呼ばれる電気接続端子２０でカバーされ、次に絶縁基板４を形成する数μｍの厚さe ｉの薄い電気絶縁層でカバーされ、前記層は少なくともｎ個の電子シリコン素子１１を備え、接続端子２’に接続されているその接続端子２又は突出部は、前記絶縁層を通じてテスト端子に接続されている（図２及び３）。薄い絶縁層４は例えばフォトエッチング可能な絶縁樹脂で作られる。素子１１は能動面を基板に向けて、それらの突起部を溶かすことによる、又はスタッドバンピングによるフリップチップ法を用いて絶縁基板上に移される。このスタッドバンピング・プロセスは、金のワイヤ・ボンディングとして良く知られているサーモソニック法を用いて、金のボールを接合することにある。
素子１１は、該素子１１同士の間及び、素子１１と絶縁層４の間の空間を満たしている厚さe ｒの絶縁樹脂６内にコーティングされている（図３）。
厚さe ｉは典型的には５〜２０μｍの間にあり、e ｒは５０〜５００μｍの間にある。
ウェーハ１０の厚さのオーダーは数１００μｍである。受動素子は場合によっては既にウェーハ内でその上部において約１０〜２０μｍの深さにある。このウェーハ１０は一群のｎ個のダイｉを製作するための連続的な支持を確実にする。これは例えば約２５ｃｍの直径を有する円形のウェーハである。
各素子を電気的に試験するために、素子は次にＬ１の幅とe ｉ＋e ｒ＜Ｐ１＜e ｉ＋e ｒ＋e ｓであるような深さＰ１の、第１の溝３０により互いに分離される。絶縁樹脂６内へ切り込まれるこれらの溝は、例えば鋸挽きにより得られる（図４）。典型的には、Ｌ１は２５〜７５μｍ以内である。素子の接続端子２は、これらの溝３０と同一平面であるトラック３のような、素子の電気的相互接続要素に接続される。図において、トラックはテスト端子２０のレベルであるが、しかしそれらはまた接続端子２’のレベルでもあり得る。
望ましくは、本方法はさらに素子側におけるウェーハの不均一な表面仕上げにより、すなわち素子１１に対して及び場合によってはそれらをコーティングする樹脂６に対して同時に、非選択的に適用される表面仕上げにより、その素子を備えるウェーハを薄くすることにあるステップを含む。例えば研磨により行なわれるこの表面仕上げ作業は、図５において矢印で示される。一般的に、用語「ウェーハ」は、製作方法が進展すると共に得られる全体構造を意味する。この集合的な表面仕上げは第１の溝が作られる前に行なわれ得る。表面仕上げは機械的又は化学的研磨により行われる。その素子を伴うウェーハの厚さは従って減少する。
粘着性の支持体４０は素子１１側の、場合によっては表面仕上げされる面に堆積され、当初のシリコンウェーハ１０は、テスト端子２０を露出するように例えば化学的エッチングにより除去される（図６）。この粘着性の支持体は、例えば皮むきにより、何らの特別な処理なしに剥がされることができる、例えば一般にドラムスキンと呼ばれるポリ塩化ビニールのシートのような、粘着性のシートであってもよい。このシートは接着剤を重合させる熱処理とそれを除去するための酸化学処理とを要する、素子の接着結合の手間を省くことを可能にする。この段階の後で、ウェーハは約１００μｍ、より一般的には５０μｍ〜２００μｍの厚さを有する。
ウェーハの素子は次にテスト端子２０を用いて電気的に試験され、それらが有効か又は不良かどうかに従ってマーキングされる。本試験は図７において矢印で示される。このマーキングは単純に不良のダイを取り除くことにあり得る。用語「有効なダイ」は、テスト端子２０、及び少なくとも１つの伝導トラック３に接続される有効な素子１１’、樹脂６、ならびに絶縁層４を含む要素を意味する。このように、本試験は得られた各モジュールに対して個々によりもむしろ、集合的に行なわれる。
有効な試験されたダイはウェーハの粘着性支持体４０から取り外され、有効な素子１１’のみを有する「既知の良好なウェーハ」と呼ばれる第２のウェーハを再構成するために、上述のタイプの別の粘着性のフィルムのような、その他の基板４１上へ移される（図８）。ダイは単位面積あたり最大数量のダイを置くために、最小限のダイ間スペースを残すように基板４１上に移される。これらの分離スペースは幅Ｌ２の溝３１を形成し、ここで望ましくはＬ２＜Ｌ１であり、それに対して素子の接続端子２に接続されたトラック３は同一平面にある。これらの溝３１内に樹脂は堆積されない。
この一群のｎ個のダイ５０の集合的製作は、Ｋ個の既知の良好なウェーハを得るためにＫ回繰り返される。
図９〜図１２に関連して記述されている下位ステップを含む第２ステップは、各ロットの第２の溝３１を実質的に次々と上に重ねるように、図９においてＫ＝４で例示されている如く、第１ステップの後に得られたＫロットの既知の良好なウェーハを積み重ねることにある。ウェーハは例えば接着剤を用いて次々と上に積み重ねられる。望ましくは、スタックは厚さ約２５μｍの粘着性支持体４２又はドラムスキンの上に製作される。第２の溝は望ましくは、同じ寸法を有するが但し必須ではない。第３の溝３２は次に、トラック３がこれら第３の溝の壁と同一平面であるように、Ｌ２よりも大きくＬ１よりも小さい幅Ｌ３で、溝３１の真上にスタックの全体厚さに対して形成される（図１０）。これらの溝は、例えば鋸挽きにより得られる。
溝３２の横寸法Ｌ３は、一方でＫ個の既知の良好なウェーハを積み重ねるときに、あらゆるずれを補償するため、他方で素子の接続端子に接続されたトラック３が溝と同一平面であるように、Ｌ２よりも大きく、望ましくはＬ１よりも大きい。Ｌ３は例えば５０μｍ〜１００μｍの間である。
溝３２の壁は次に、穴の壁において終端となっている全てのトラックを短絡する、化学析出及び／又は電気化学析出、あるいは真空スパッタリングにより、金属層３３で金属化される（図１１）。場合によってはあり得る粘着性の支持体４２は、ｎ個の電子モジュールを得るように穴３２の延長先において切り込まれる。この切り込みは、例えば鋸挽きにより行なわれる。
例えばレーザによりｎ個のモジュールをエッチングするステップは、ダイの相互接続のスキームを形成するために、トラックのグループの絶縁を可能にする（図１２）。このステップの後に、その一例が図１２に示されているｎ個の３次元モジュール１００が得られる。このエッチングは集合的に行なわれることが有利である。このため、モジュールはこのエッチングの前に、直角により形成される２つの基準エッジに対して（例えばおよそ１００個）積み重ねられる。

Claims (8)

  1. ｎ個の電子モジュール（１００）の製作方法であって、
    ｎは１よりも大きい整数であり、１つのモジュールはＫ個の電子ダイ（５０）のスタックを含み、前記各ダイは、絶縁層（４）上に少なくとも１つの電子素子（１１）を備え、Ｋ個のダイは前記スタックの側面に位置する導体によって共に電気的に接続される方法において、
    その製作方法が集合的であり、かつ
    前記各ダイに対し、
    Ａ１）シリコンを含む厚さがｅsである一つの薄い平らなウェーハ（１０）の上に一群の前記各ダイを製作するステップであって、該ウェーハは、１つの面上が、テスト端子と呼ばれる電気接続端子（２０）でカバーされ、そして次に、厚さがｅiの薄い前記絶縁層（４）を通じて前記テスト端子（２０）に接続される接続端子（２）を含む少なくとも１つのシリコンの電気素子（１１）を備えた前記絶縁層（４）でカバーされ、前記素子間の空間を満たす、厚さがｅrの絶縁樹脂（６）で前記素子がコーティングされ、そのとき、Ｌ１の幅とｅi＋ｅr＜Ｐ1＜ｅi＋ｅr＋ｅsであるような深さＰ１とを有する第１の溝（３０）により互いに分離され、前記素子の前記接続端子（２）が前記溝（３０）と同一平面のトラック（３）に接続されている、ステップ、
    Ｂ１）前記素子側の面上に粘着性の支持体（４０）を堆積するステップ、
    Ｃ１）前記テスト端子（２０）を露出するように、シリコンウェーハ（１０）を除去するステップ、
    Ｄ１）前記テスト端子（２０）を経由して前記ウェーハの前記素子を電気的に試験し、そして有効な素子（１１´）及び／又は不良の素子をマーキングするステップ、及び
    Ｅ１）ダイ（５０）を接着フィルム（４１）の上へ移動するステップであって、各ダイが、テスト端子（２０）及び少なくとも１つのトラック（３）に接続された有効な素子（１１´）と、絶縁樹脂（６）と、前記絶縁層（４）とを備え、前記ダイ同士が、前記有効な素子（１１´）の前記接続トラック（３）が同一平面にある、幅がＬ２の第２の溝（３１）によって分離されている、ステップ
    からなる第１のステップと、
    Ａ２）前記第２の溝（３１）を実質的に次々と上に重ねるように、第１ステップの後に得られたＫ個のロットを積み重ねて組み立てること、
    Ｂ２）幅Ｌ３≧Ｌ２で、第３の溝（３２）を前記スタックの前記第２の溝の所に形成すること、及び
    Ｃ２）前記ダイを前記第３の溝（３２）の壁の所で相互接続すること
    からなる、第２ステップと
    を含むことを特徴とする方法。
  2. Ｌ２＜Ｌ１であることを特徴とする請求項１に記載の方法。
  3. 前記素子側の面に粘着性の支持体を堆積するステップに先立ち、前記素子を含む前記ウェーハのその面を表面仕上げによって薄くするステップを含むことを特徴とする、請求項１または２に記載の方法。
  4. ステップＣ２が：
    −金属層（３３）を用いて前記第３の溝の前記壁を金属化するステップと、
    −前記金属層にダイの相互接続のスキームを形成するステップと
    からなるステップを含むことを特徴とする、請求項１〜３のいずれか一項に記載の方法。
  5. ステップＡ２の積み重ねが支持体（４２）の上で行われることを特徴とする、請求項１〜４に記載の方法。
  6. 前記電子素子（１１）が能動素子又は受動素子、あるいはＭＥＭＳであることを特徴とする、請求項１〜５のいずれか一項に記載の方法。
  7. 前記能動素子がチップであることを特徴とする請求項６に記載の方法。
  8. 少なくとも１つの受動素子が前記ウェーハ（１０）内又は前記ウェーハ上に位置することを特徴とする、請求項１〜７のいずれか一項に記載の方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
CN102023236A (zh) * 2009-09-11 2011-04-20 中芯国际集成电路制造(上海)有限公司 测试结构及测试方法
US8012802B2 (en) * 2010-02-04 2011-09-06 Headway Technologies, Inc. Method of manufacturing layered chip package
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US8518741B1 (en) 2012-11-07 2013-08-27 International Business Machines Corporation Wafer-to-wafer process for manufacturing a stacked structure
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
EP3049227B1 (en) * 2013-09-27 2021-10-27 TactoTek Oy Method for manufacturing an electromechanical structure and an arrangement for carrying out the method
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9263420B2 (en) 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
FR3048123B1 (fr) 2016-02-19 2018-11-16 3D Plus Procede d'interconnexion chip on chip miniaturisee d'un module electronique 3d
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
FR3053158B1 (fr) * 2016-06-22 2018-11-16 3D Plus Procede de fabrication collective de modules electroniques 3d configures pour fonctionner a plus d'1 ghz
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
IT201800001092A1 (it) * 2018-01-16 2019-07-16 St Microelectronics Srl Sensore di pressione piezoresistivo microelettromeccanico con capacita' di auto-diagnosi e relativo procedimento di fabbricazione
EP3766097A4 (en) * 2018-03-15 2022-04-13 Applied Materials, Inc. PLANARIZATION FOR PROCESSES FOR MANUFACTURING SEMICONDUCTOR DEVICE PACKAGES
RU2745338C1 (ru) * 2020-08-05 2021-03-24 Общество с ограниченной ответственностью "Маппер" Способ соединения кремниевых пластин микроэлектромеханических систем с изоляционным слоем диоксида кремния между ними
CN113793811B (zh) * 2021-11-16 2022-02-15 湖北三维半导体集成创新中心有限责任公司 芯片堆叠结构的连接方法
US20230217598A1 (en) * 2021-12-30 2023-07-06 X Display Company Technology Limited Transfer printing high-precision devices

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2403688A1 (fr) 1977-09-16 1979-04-13 Thomson Csf Dispositif attenuateur reglable
FR2456388A1 (fr) 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier
FR2485262A1 (fr) 1980-06-19 1981-12-24 Thomson Csf Boitier d'encapsulation resistant a de fortes pressions externes
FR2485796A1 (fr) 1980-06-24 1981-12-31 Thomson Csf Resistance electrique chauffante et tete d'imprimante thermique comportant de telles resistances chauffantes
FR2525815B1 (fr) 1982-04-27 1985-08-30 Inf Milit Spatiale Aeronaut Substrat composite a haute conduction thermique et application aux boitiers de dispositifs semi-conducteurs
FR2527039A1 (fr) 1982-05-14 1983-11-18 Inf Milit Spatiale Aeronaut Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique
FR2538618B1 (fr) 1982-12-28 1986-03-07 Inf Milit Spatiale Aeronaut Boitier pour composant electronique comportant un element fixant l'humidite
FR2547113B1 (fr) 1983-06-03 1986-11-07 Inf Milit Spatiale Aeronaut Boitier d'encapsulation de composant electronique, durci vis-a-vis des radiations
FR2550009B1 (fr) 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US5237204A (en) 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
FR2591801B1 (fr) 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
FR2614134B1 (fr) 1987-04-17 1990-01-26 Cimsa Sintra Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede
FR2666190B1 (fr) 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
US5847448A (en) 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2674680B1 (fr) 1991-03-26 1993-12-03 Thomson Csf Procede de realisation de connexions coaxiales pour composant electronique, et boitier de composant comportant de telles connexions.
FR2688629A1 (fr) 1992-03-10 1993-09-17 Thomson Csf Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices.
FR2688630B1 (fr) 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
FR2691836B1 (fr) 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
KR100310220B1 (ko) * 1992-09-14 2001-12-17 엘란 티본 집적회로장치를제조하기위한장치및그제조방법
FR2696871B1 (fr) 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
FR2709020B1 (fr) 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
FR2719967B1 (fr) 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
JP2000252411A (ja) * 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
EP1041620A3 (en) * 1999-04-02 2005-01-05 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device
FR2802706B1 (fr) 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
JP3879351B2 (ja) * 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
FR2805082B1 (fr) 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
JP3651362B2 (ja) * 2000-05-24 2005-05-25 松下電器産業株式会社 半導体装置の製造方法
FR2812453B1 (fr) 2000-07-25 2004-08-20 3D Plus Sa Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions , dispositif ainsi obtenu et procede d'obtention de celui- ci
JP4361670B2 (ja) * 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
FR2832136B1 (fr) 2001-11-09 2005-02-18 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
FR2857157B1 (fr) 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
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