JP5723915B2 - 貫通シリコンビアを使用する半導体実装プロセス - Google Patents

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Description

［関連出願の相互参照］
本出願は、参照することによりその開示内容が本出願に組み入れられる２００７年７月３１日に出願された米国仮特許出願第６０／９６２，７５２号の出願日の利益を主張する。
マイクロ電子デバイスは、一般的に、ダイ又は半導体チップと一般に呼ばれるシリコン又はガリウムヒ素などの半導体材料の薄いスラブを備える。ダイの一方の面には能動回路が形成される。能動回路に対する電気的な接続を容易にするため、ダイには同じ面にボンドパッドが設けられる。ボンドパッドは、一般に、ダイのエッジの周囲に或いは多くのメモリデバイスにおいてはダイの中心に規則的な配列で配置される。ボンドパッドは、一般に、約０．５μｍ厚程度の金又はアルミニウムなどの導電材料から形成される。ボンドパッドのサイズは、デバイスタイプよって異なるが、一般に一辺が数十〜数百ミクロンの大きさある。
ワイヤボンディング及びフリップチップ相互接続は、ダイボンドパッドに対して接点を形成するために使用される２つの方式である。ワイヤボンディングでは、ダイが上向き方向で基板に取り付けられ、また、超音波溶接又は熱圧着拡散接合などの固体結合方法によって細い配線が各ボンドパッドに接続される。フリップチップ相互接続では、金属の塊が各ボンドパッド上に配置される。その後、ダイが反転され、それにより、金属塊は、ボンドパッドと基板との間に電気経路を形成するとともに、ダイを基板に対して機械的に取り付ける。フリップチッププロセスの変形例は数多く存在するが、１つの一般的な形態は、金属塊のための半田と、半田をボンドパッド及び基板に対して固定する方法としての半田の溶融とを使用することである。半田が溶けると、半田が流れて、面取り球が形成される。これは、半田ボールの寸法に応じて、ボールグリッドアレイ（ＢＧＡ）インタフェース又はマイクロボールグリッドアレイ（μＢＧＡ）インタフェースと称される。
イメージセンサとして使用される半導体デバイスは、通常、対象のシーンが能動回路に焦点を合わせる（又は投影する）ことができるように上向きの配向を必要とする。商業的理由により、ＢＧＡ又はμＢＧＡインタフェースを使用してダイを基板に接続することがしばしば望まれる。
ダイの前面上のダイボンドパッドをダイの後面上のＢＧＡインタフェースに接続するための１つの手法は、ダイボンドパッドからダイの前面上を通ってダイの側面を下り、ダイの後面へと延びる配線トレースを設けることである。このタイプのリード接点はしばしば「Ｔ型接点」と称される。これは、ダイのエッジ上の配線トレースとダイの前面上の配線トレースとがそれらの結合部で「Ｔ」を形成するように見えるからである。図２ａ及び図２ｂはＴ型接点の一例を示している。
図２ａは、半導体パッケージの単一のＴ型接点の概略正面図２００を示し、図２ｂは断面図２５０を示している。同図のダイは、前面２０１／２５１がページの下へと向かい且つ後面２０２／２５２がページの上へと向かうように上下が逆さまに描かれている。前面上のボンドパッド２０３／２５３は、ダイのエッジ上の配線トレース２０４／２５４に接続する。配線トレースは後面上のランド２０５／２５５まで続いて、このランドで配線トレースが半田ボール２０６／２５６に結合する。Ｔ型接点２５７の形状は断面図において明らかであり、一方、側壁角度２０７が正面図に示されている。図面は一定の縮尺ではない。
イメージセンサパッケージのための別の手法は、貫通シリコンビア（ＴＳＶ）を使用してボンドパッドをＢＧＡインタフェースに接続することである。図３は典型的なＴＳＶの断面図３００である。ＴＳＶは、ボンドパッド３０４の下面上で終端する半導体の厚みにわたって延びる穴（ブラインドビア）である。貫通穴の側面又は壁面が金属でコーティングされ、それにより、ダイの前面と後面との間に導電経路が形成される。工学分野において「ボッシュプロセス」として知られる深堀り反応性イオンエッチングプロセスが、図３に示されるＴＳＶを形成するために使用される場合がある。図３に示されるボンドパッド３０４に対する接点はしばしばＵ型として説明される。ダイボンドパッドの下面とＴＳＶの壁面に施される導電コーティングとの間に電気回路を完成させるには、２つの金属間の固体結合が必要である。
図３は、前面３０１及び後面３０２の上下を反転させた半導体ダイを示している。穴３１０は、ダイとボンドパッド３０４の下側の誘電体膜３０３との厚みにわたって延び、ボンドパッド３０４上で終端している。誘電体材料３１１及び導電コーティング３１２が穴の壁面の内側を覆う。貫通穴３１０の内側を覆う誘電体材料及び導電コーティング３１２はいずれも、ダイの後面３０２の領域に至るまで延びている。シリコンを貫通して延びる穴３１０は、側面が並行であり、ダイ面３０１と３０２とに対して垂直である。
本発明の一実施形態において、マイクロ電子ユニットは、前面と、前面に隣接するマイクロ電子半導体デバイスと、前面の接点と、前面から離間する後面とを有する半導体素子を含むことができる。半導体素子は、後面から半導体素子と接点とを貫通して延びる貫通穴を有することができる。誘電体層が貫通穴の内側を覆うことができる。導電層が貫通穴内で誘電体層上にわたって位置してもよい。導電層は、接点とユニット接点とを相互に導電接続することができる。
本発明の他の実施形態において、マイクロ電子ユニットは、前面と、前面の複数の接点と、前面から離間する後面とを有する半導体素子を含むことができる。後面は少なくとも１つの凹部を含むことができる。複数の貫通穴が凹部から半導体素子と接点とを貫通して延びることができる。貫通穴内の導電ビアが少なくとも１つの凹部内で接点と導体とを相互接続することができる。
本発明の更なる他の実施形態において、マイクロ電子ユニットは、互いに積層されて結合される複数の半導体素子を含むことができる。各半導体素子は、水平面を規定する前面と、前面の接点と、前面から離間する後面とを有することができる。半導体素子を水平面を横断する垂直方向に積層することができる。複数の貫通穴が、積層された半導体素子の少なくとも１つと、少なくとも１つの半導体素子の接点とを貫通して延びることができる。複数の積層された半導体素子の接点を貫通穴内で露出させることができる。誘電体層が貫通穴の内側を覆うことができ、また、導電層が貫通穴内で誘電体層上にわたって位置することができる。導電層は、マイクロ電子ユニットのユニット接点と電気的に通じることができる。
本発明の一実施形態において、マイクロ電子ユニットは、前面と、前面の接点と、前面から離間する後面と、前面と後面との間に延びるエッジとを有する半導体素子を含むことができる。誘電体素子が半導体素子のエッジの少なくとも１つから外側へ延びることができる。誘電体素子は、前面と、前面から離間する後面とを有することができるとともに、接点に接続される複数の導電パッドを含むことができる。誘電体素子は、前面と後面との間で複数の導電パッドを貫通して延びる複数の貫通穴を含むこともできる。複数のユニット接点をマイクロ電子ユニットの外面で露出させることができる。導電機構は、貫通穴内
で接点から延びることができるとともに、ユニット接点と電気的に通じることができる。
本発明の他の実施形態において、マイクロ電子素子の後面で露出するユニット接点を形成する方法は、マイクロ電子素子の後面からマイクロ電子素子の前面の素子接点へ向けて延びる第１の貫通穴を形成することを含むことができる。絶縁コーティングを第１の穴の少なくとも１つの壁面上にわたって位置するように形成することができる。また、第２の穴を素子接点を貫通して延びるように形成することができる。後面で露出するユニット接点を、第１の穴の壁面上にわたって位置することができるとともに第２の穴の壁面上にわたって位置することができ、素子接点との導電接続が可能な導電材料を含むように形成することができる。
本発明の更なる他の実施形態において、マイクロ電子素子の後面で露出するユニット接点を形成する方法は、（ａ）マイクロ電子素子の後面からマイクロ電子素子の前面の素子接点を貫通して延びる貫通穴を形成することを含むことができる。絶縁層を穴の壁面で露出させることができる。更に、マイクロ電子素子は、後面で露出するユニット接点であって、絶縁層上にわたって位置し且つ素子接点と導電接続される導電層を含むユニット接点の形成を含むことができる。
ダイボンドパッドをその外周に有する半導体ダイの斜視図である。 Ｔ型接点を有する従来のチップスケール半導体パッケージを示す正面（立面）図である。 Ｔ型接点を有する従来のチップスケール半導体パッケージを示す断面図である。 ボンドパッドの下面（内面）を露出させる貫通シリコンビアを有する半導体パッケージを示す断面図である。 本発明の一実施形態に係る貫通シリコンビアを有する半導体パッケージを示す断面図である。 図４ａに示される半導体パッケージを更に示す対応する平面図である。 図４ａの半導体パッケージの変形例を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る複数の垂直に積層された半導体素子を含むマイクロ電子ユニットを示す断面図である。 図５ａに示される実施形態の変形例に係るマイクロ電子ユニットを示す断面図である。 本発明の一実施形態に係る半導体素子と半導体素子のエッジに隣接する誘電体素子とを含む再構成ウエハの一部を示す部分平面図である。 本発明の一実施形態に係る図６ａに示される再構成ウエハの半導体素子と誘電体素子との間で延びる導電トレースを示す対応する断面図である。 誘電体素子と同誘電体素子の接点とを貫通して延びる貫通ビアを更に示す、図６ａに示される再構成ウエハの断面図である。 誘電体素子と同誘電体素子の接点とを貫通して延びる貫通ビアを更に示す、図６ｂに示される再構成ウエハの断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 本発明の一実施形態に係る導電ビアを形成するプロセスにおける段階を示す断面図である。 複数のボンドパッドへ向かう導電相互接続部が共通の開口部を貫通して延びるマイクロ電子ユニットを示す平面図である。 本発明の一実施形態に係る、ウエハの一部と、例えばダイなどの２つの隣り合う半導体素子中及び同半導体素子間の開口部とを示す断面図である。 本発明の一実施形態に係る図１０ａに示されるウエハの一部における幾つかの隣接するダイを示す対応する平面図である。
本開示で使用されるように、誘電体素子の表面「露出する」接点は、表面に対して垂直な方向で表面へ向けて移動する理論的な点によって接点にアクセスできる限り、そのような表面と面一であってもよく、そのような表面に対して埋め込まれてもよく、または、そのような表面から突出してもよい。例えば、参照することによりその開示内容が本明細書に組み入れられる同時係属の同一出願人による米国特許出願第１０／９４９，６７４号に記載されるように、貫通導体は、中実金属球、半田接続部、又は、他の金属素子などの要素を含んでもよい。また、接点は、貫通導体と同じ位置又は異なる位置に配置されてもよい。
図１は、典型的な半導体ダイ１００の一定の縮尺ではない斜視図又は等角図である。ダイ１００は、前面１０１と、ダイエッジ１０２と、ダイ外周に隣接して配列されたボンドパッド１０３とを含む。直接に見えないが、ダイの後面１０４と、前面１０１の表面直下に埋められた能動回路１０５とが暗に示されている。
ダイのエッジ上又はＴＳＶの側壁上の配線トレースと、ダイの前面上のボンドパッドとの間のＴ型接点の形態について以下に説明する。この接点は、ダイボンドパッドとダイの反対の面のＢＧＡインタフェースとの間に電気経路を完成するために使用できる。後述するように、この構造は、ダイの前面を発端として形成され、すなわち、エッチングされるＴＳＶと両面接点とを含む他の相互接続形態の可能性も与える。本発明の様々な実施形態の幾つかの利点としては、単位面積当たりの高い相互接続密度、簡単な製造プロセス、及び、低い電気抵抗を与えるダイ厚を貫く経路などがある。
図４ａ及び図４ｂは、例えばシリコンダイといったマイクロ電子素子４００を貫通して延びるＴＳＶの一例を示している。図４ａは、半導体ダイの厚み全体を完全に貫通して延びる貫通穴４１０に沿って形成される貫通シリコンビアＴＳＶの断面図である。これは、ダイの半導体材料領域４０１と、ボンドパッド４０３と、ボンドパッド４０３の下側の誘電体膜４０２とを含む。絶縁コーティングなどの誘電体材料４１１が、半導体領域４０１を貫通して延びる貫通穴の壁面４２０の内側を覆っている。ダイの半導体領域の厚み４１６は、数十ミクロン〜数百ミクロンの範囲となり得る。例えば、一部の半導体ウエハは８００ミクロンの厚さを有する。ダイの表面（前面）に沿う典型的なボンドパッド幅４１５は１００ミクロンであり、これは、一般に、前面に沿うボンドパッドの長さと同一であるか、又は、近似している。図４ｂの平面図に示されるように、ボンドパッド４０３と穴４１０との間の交差部分は、随意的に、ボンドパッド４０３の領域内に完全に含まれる。
図４ａに示される導電コーティング４１２の形態を成してもよい導体は、貫通穴４１０内でボンドパッド４０３のエッジと接触するとともに、穴４１０を貫通して後面４０４へと延びる。導電コーティング４１２は、貫通穴４１０によって露出させられるボンドパッド４０３のエッジと接触してＴ型接点４０５を形成できる。貫通穴４１０の壁面４２０の
内側を覆う誘電体材料４１１及び導電コーティング４１２又は他の導体はいずれも、随意的に、ダイの後面４０４の領域まで延びる。
垂直側壁を有するＴＳＶは、処理上の困難を与える場合がある。そのようなＴＳＶは、各ＴＳＶの高さが時として、２つ以上の要因によってＴＳＶの直径を超える高いアスペクト比を有する場合がある。直径が小さいと、アスペクト比の高いＴＳＶは、蒸着プロセス及び電着プロセス（例えば、電着塗装及び様々な電気めっきプロセス）の制御を更に困難にする。
図４ｃに示されるように、穴４１０は、同穴のサイズが前面からの距離の増大に伴って増大するようにテーパ形状を有することができる。そのような場合、穴の直径は、ダイの前面からの距離の増大に伴って増大する。そのような形状は、径方向に対称なＴ型接点をもたらす。側面が並行でダイ表面に対して垂直な形状を持つ、ダイを貫通する中空穴の形成は、材料選択的ではない任意の機械加工プロセスによって容易に達成される。例えば、機械ドリル加工、レーザアブレーション、及び、特定のウェットエッチング・活性プラズマ化学反応が挙げられる。これらのうち、レーザアブレーションは、このプロセスと関連付けられる柔軟な工具の利点と相まって、材料除去の速度の組み合わせにより大量生産において利用を開始することが比較的容易となる。
穴を形成するために使用される機械加工プロセスはボンドパッドの厚みを貫通するため、ボンドパッドのバージンメタルを露出させる。このことは、穴の機械加工後及び穴の壁面に対する導電コーティングの塗布前の綿密な洗浄の必要性がないことを意味する。このため、処理が簡略化する。
図４ｄを参照すると、特定の実施形態では、マイクロ電子素子の半導体領域４０１に穴４１０をエッチングして、素子接点４０３と半導体領域との間の誘電体層４０２の表面を露出させることができる。その後、穴の壁面４２０に沿って延びる絶縁層４１１（図４ｅ）を形成することができる。その後、図４ｆに示されるように、誘電体層４０２及び素子接点４０３を貫通して穴４１０を延ばすことができる。絶縁層４１１が形成時に（例えば図４ｅに描かれるように）穴の底部を覆う場合には、穴を延ばすプロセスによって穴が絶縁層４１１の一部を貫通してもよい（図４ｆ）。素子接点４０３を貫通して穴を延ばした後、図４ａに示されるように、導電材料４１２を素子接点４０３及び穴の絶縁層４１１と接触させた状態で堆積させることができる。
本発明の他の実施形態では、図４ｇに示されるように、単一のステップで、穴４１０が半導体領域４０１、誘電体層４０２、及び、素子接点４０３を貫通して形成されてもよい。そのような場合、穴は、レーザアブレーション又はドリル加工を使用して形成されてもよい。その後、図４ｈに示されるように、半導体領域４０１上にのみを覆うように絶縁層４１１が形成されてもよい。そのような絶縁層は電気泳動電着を使用して形成されてもよい。次に、図４ａに示されるように、導電材料４１２を素子接点４０３及び穴の絶縁層４１１と接触させた状態で堆積させることができる。そのような導電層は、化学蒸着、スパッタリング、又は、物理蒸着を使用して形成されてもよい。
図４ａ〜４ｃに示される実施形態の変形例において、導体は、穴を充填する中実導体の形態を成してもよく、或いは、導電コーティングの形態を成すが壁面の一部のみに沿って延びてもよい。他の変形例では、ダイの後面が既に誘電体層を含む場合、穴の内側を覆う誘電体層がダイの後面へと延びる必要がない。
図４ａ〜４ｃに示されるタイプのＴＳＶの利点は、結果として生じる相互接続技術が、ダイの各層上のボンドパッドが平面視で位置合わせされる場合（図５ａ）にダイの積層体
と適合するという点である。ダイの複数の層を横切ることができるＴＳＶ技術は、これらのボンドパッドの全てをプロセス上の単一のステップで同時に接続することを可能にする。結果として生じるマイクロ電子ユニットは、図５ａに示されるように、互いに積層状態で結合される垂直に位置合わせされるダイ５０１を含み、各ダイは、各ダイのボンドパッド５０２をユニット接点５０４と相互に導電接続するＴ型接点を有する。
図５ａは、構造体の主要な特徴を図示し、一定の縮尺ではない。図５ａはダイ５００の積層体の断面図である。各層では、ＴＳＶ５１０がダイ５０１及びボンドパッド５０２を完全に貫通して延び、そのため、ボンドパッドに対するそれぞれの接続はフラスト円錐形状のＴ型接点によって行われる。この図では、完全性を期すため、２つの更なる特徴が含まれている。これらは、各ダイを取り囲み且つ積層体を一括して保持する封入体５０３、及び、ダイ積層体の上端にあるＢＧＡインタフェース５０４である。
図５ａは垂直でテーパがない壁面を有するＴＳＶを示しているが、別の実施形態は、ＴＳＶが単一のダイ又はダイの積層体を貫通するか否かにかかわらず、必ずしも垂直でテーパがないとは限らない。ＴＳＶは、テーパ状を成して垂直からそれてもよい。唯一の制約は、図４ｂに示されるようにＴＳＶの直径がＴＳＶが貫通するボンドパッドよりも小さくなければならないという点である。これにより、Ｔ型接点の長さは最大になる。また、ＴＳＶの一部がボンドパッドの外側に形成されると、ダイ上の回路を損傷させる危険がある。既知の技術によれば、高出力用途及び高周波用途において異なり、経路によって望まれるものが異なる電気特性に応じて、ＴＳＶが誘電体材料又は導電材料で充填される場合もされない場合もある。
ＴＳＶはシリコン及びボンドパッドの厚みを横切るため、ダイの前面又は後面からの機械加工によって構造体を製造できることは明らかである。確かに、他の考慮すべき事項があれば、ＴＳＶがダイの同じ深さで位置合わせされた状態で、ＴＳＶを両側から機械加工することもできる。ＴＳＶの完成後、ダイは、このとき、前面のボンドパッドが後面の同一の位置のランドに結合されることは明らかである。ダイに対する電気的接続を行なうという観点から、このとき、ダイは有効な形で両面部品となって、したがって、ダイを表を上にする方向又は表を下にする方向で実装できる。また、他の電気部品又は電子部品がダイの一方の面に取り付けられている場合には、ボンドパッドがダイの回路に対する接続を伴わないダミー機構であれば、この新たな形態のＴＳＶを使用して、ダイの回路と相互作用することなく、電気信号をダイの一方側から他方側へ伝えることができる。
前述したように、ＴＳＶの導体素子は、それが貫通する半導体から電気的に絶縁されなければならない。さもなければ、電気経路が全て互いに短絡される。その例が図４に示される誘電体層４１１である。この誘電体層は穴の機械加工後に適用されなければならないが、その適用は、Ｔ型接点を形成するために使用されるボンドパッドの金属露出部にまで及んではならない。この要件に適合する誘電体膜を形成するためのプロセスは多数存在する。その１つは、露出した半導体の酸化によって誘電体層を形成することである。これは、半導体がシリコンである場合に有効である。シリカ（酸化ケイ素）が絶縁体だからである。シリコンを酸化するがボンドパッドの金属を金属状態のままにする化学反応が存在する。
前記実施形態の変形例において、図５ｂは積層マイクロ電子ユニットを示し、同ユニット内では、ＴＳＶ５２０が第１の半導体ダイ５１１及び第１のダイのボンドパッド５２２を貫通して延び、ＴＳＶが第２のダイ５１２の前面のボンドパッド５２４を露出させる。２つのダイの対向面同士の間で誘電体材料５１６を露出させることができる。導電層５２８は、第１のダイのボンドパッド５２２と、第２のダイ５１２のパッド５２４と、ユニットのユニット接点５４４とを相互に導電接続する。図５ｂに示される実施形態の変形例で
は、単一の第１のダイ５１１の代わりに、複数の第１のダイを積層してＴＳＶ内の導電層によって第２のダイ５１２と相互接続することができる。
図６ａは、本発明の一実施形態に係る再構成ウエハに組み込まれたダイを示している。シリコンダイ６０１は、誘電体材料６０２によって少なくとも４つの面（ダイの下面が覆われる場合には５つの面）で取り囲まれる。ダイ６０１上のボンドパッド６０３は、配線トレース６０４により誘電体材料６０２上の新たなボンドパッド６０５に接続される。１つの配線トレースに沿った部分断面図が図６ｂの６５０に示されている。この図では、配線トレース６５４がその製造プロセスの一環としてダイに加えられる誘電体膜６５２によって半導体から絶縁されているのが分かる。誘電体膜６５２はダイ外周を超えて延びていない。これは、再構成ウエハを構成するために使用され且つダイを取り囲む材料も本来は誘電体だからである。
再構成ウエハにおいて、各ダイのエッジは、通常、図６ａに示されるように、固化した液体高分子などの誘電体材料、例えば誘電性のオーバーモールド組成体によって取り囲まれる。誘電体材料が各ダイの後面を覆ってもよい。誘電体材料６０２は、通常、ダイ６０１の前面を覆わず、同前面と面一である。再構成ウエハを製造するプロセスの一部は、パターン化された金属コーティングを前面に塗布することである。この配線トレースの機能は、ダイボンドパッドをダイ領域の外側にある類似のパッドに対して接続することである。これらの新たなボンドパッドは、誘電体材料上にわたって位置する金属などの導電材料から形成される。図６ａ及び図６ｂに示される実施形態においては、ダイを取り囲む誘電体材料６０２を貫通して延びる貫通ビアが形成される。その結果、貫通ビアは、ビア上の導電コーティングをビアが貫通する誘電体材料から絶縁するために更なる誘電体膜を必要としない。特に、１つ以上の再構成ウエハ又は再構成ウエハの積層体に対して貫通ビアが一括して形成される場合には、より簡単で経済的なプロセスが達成される。再構成ウエハは、単一ダイ用途及びダイ積層体の両方において使用できる。
図７ａ及び図７ｂは、本発明の一実施形態に係る再構成ウエハ７００に形成されるダイの断面図を示している。再構成ウエハについては、その開示内容が参照することにより本出願に組み入れられる２００７年７月２７日に出願された米国仮出願第６０／９６２，２００号の利益を主張する、２００８年７月２５日に出願された米国特許出願「ＲＥＣＯＮＳＴＩＴＵＴＥＤ ＷＡＦＥＲ ＳＴＡＣＫ ＰＡＣＫＡＧＩＮＧ ＷＩＴＨ ＡＦＴＥＲ−ＡＰＰＬＩＥＤ ＰＡＤ ＥＸＴＥＮＳＩＯＮＳ．」に更に詳しく論じられている。また、更なる詳細は、同様に参照することにより本出願に組み入れられる「ＲＥＣＯＮＳＴＩＴＵＴＥＤ ＷＡＦＥＲ ＬＥＶＥＬ ＳＴＡＣＫＩＮＧ」と題された２００７年６月２０日に出願された米国仮出願第６０／９３６，６１７号の利益を主張する、２００８年６月２０日に出願された「ＲＥＣＯＮＳＴＩＴＵＴＥＤ ＷＡＦＥＲ ＬＥＶＥＬ ＳＴＡＣＫＩＮＧ」と題される米国特許出願１２／１４３，７４３において説明されている。
ダイボンドパッド７０２とダイ上の同パッドに関連する誘電体コーティング７０３とがダイ面７０１上にわたって位置している。ダイは、再構成ウエハの誘電体充填剤７０５によってその側面及び後面が取り囲まれている。貫通ビア７１０（図７ｂ）は段付きであり、第１の貫通穴７１１と第２の貫通穴７１３とを有している。第１の貫通穴７１１は、同穴７１１の壁面に対する導電コーティング７１２の堆積を助けるためにテーパ形状を成している。誘電体充填層７０５の下面７１５には第２のボンドパッド７１４が形成され、第２のボンドパッド７１４はダイボンドパッド７０２に導電接続されている。導電コーティング７１２は、第２のボンドパッド７１４の第２の貫通穴７１３の壁面に沿って延びる。このように、第２の貫通穴７１３内でのビアの延在は、第２のボンドパッド７１４との導電接点を形成する。この領域に対する導電コーティングの塗布後、結果として、第２のボ
ンドパッド７１４とビア延在部７１３との間にフラスト円錐形状のＴ型接点が生じる。
半導体ダイを貫通するＴＳＶの機械加工及び誘電体層を突き抜ける貫通ビアの機械加工は、様々なプロセスによって達成されてもよい。ある場合には、プロセスの組み合わせが製造上の利点を与える場合があり、そのため、例えば、シリコンの厚みにわたって機械加工を行ってテーパ状ビアを形成するためにプラズマエッチングが使用され、また、レーザアブレーションによって穴がボンドパッドを貫通して延ばされる。結果として得られる構造は、シリコンを貫くテーパ角がＴＳＶの壁面に対するコーティング材の塗布を助ける一方で、レーザアブレーションを使用してボンドパッドを貫通する小径穴を形成できるという利点を有する。したがって、相互接続は、図７の再構成ウエハから形成されるダイに関して示されるように、段階的な直径持つ構造を有する。この構造は位置合わせ上の公差を増大させるとともに、主穴の底部よりも面積が小さいボンドパッドとの接触を許容する。更なる利点は、側面が平行なビアと比べて、所定の堆積時間にわたって加えられる金属の表面積と厚みが拡大し、それを組み合わせることにより、完全に垂直なビアよりも低いオーム抵抗でテーパ角を有するＴＳＶを概して形成できるという点である。
ＴＳＶを形成するためにそのような２段階プロセス（図７）を使用することは、構造体の特定の実施形態において利点を有する。前述したように、ＴＳＶが半導体ダイを貫通して延びる場合には、通常、ＴＳＶの壁面上の金属が半導体基板と、ＴＳＶが貫通する任意の他の導電構造とから電気的に絶縁されることが要件である。その場合、接続が求められるボンドパッドを除くことは言うまでもない。部品の全面に対して連続的で均一な厚さの誘電体膜を施す有効で信頼できる手段は、それらが露出面であるか或いは高アスペクト比ビアによって覆い隠されるかどうかに関係なく、例えば電気泳動電着によって誘電体膜を電着することである。共有の２００６年１０月３１日に出願された米国出願第１１／５９０，６１６号及び２００７年４月２５日に出願された第１１／７８９，６９４号は誘電体層を電気泳動で電着する方法について記載し、誘電体層上には、その後に、例えばトレース又は他の導電相互接続部といった導電層が形成される。これらの出願は、参照することにより本出願に組み入れられる。
図８ａ〜図８ｆは、本発明の一実施形態にしたがってＴＳＶを形成するためのプロセスを示している。図８ｆは、本発明の一実施形態に係る半導体ダイを貫通して延びるＴＳＶの断面図を示している。
図８ａは半導体ダイ８０１の部分断面を示している。ダイの前面８０２は、ダイの後面８０３と反対側にあり、すなわち、ダイの後面８０３から離れ、誘電体膜８０５によって半導体ダイ８０１から絶縁されるボンドパッド８０４を含む。ダイは、その機構の全てを覆う保護誘電体膜８０６を伴って示されている。この膜８０６は、ダイパッケージの特定のタイプに見られる構造体、例えば、任意の様々な柔軟層、ダイ接着膜、ダイ積層用接着剤、又は、これらの組み合わせを代表するものである。
図８ｂは、ダイ８０１の後面８０２からダイの能動表面へと延びる第１の穴の形成を示している。一実施形態において、第１の穴８０７は、誘電体膜８０５の上側に位置する底面を有する。一実施形態にしたがって、シリコンの厚みを貫通して第１の穴８０７を形成するために、プラズマエッチングプロセスが使用されてもよい。プラズマプロセスは材料選択的であるため、第１の穴８０７は、ボンドパッド８０４が載置する誘電体膜８０５で停止する。第１の穴８０７は、ダイの後面８０３に最大の面積を有するテーパ形状を成すことができる。そのようなテーパ形状は、その表面のその後のコーティングを助ける場合がある。別の実施形態において、第１の穴８０７は、ウェットエッチング又は機械的な切削によって形成されてもよい。
図８ｃは、一実施形態にしたがってダイの後面８０３上にわたって絶縁コーティング８０８を形成するステップを示している。絶縁コーティング８０８は、第１の穴８０７内に絶縁層を形成する。一実施形態では、例えば電着材料といった誘電体膜が、電気泳動堆積などによってダイの後面に加えられてもよい。電着材料の性質により、これは、絶縁保護であり、したがって、第１の穴８０７の壁面とボンドパッド８０４の下側の誘電体膜８０５とをコーティングする。別の実施形態において、ソルダーマスク又はフォトレジストなどの他の誘電体膜が使用されてもよい。
図８ｄは、一実施形態にしたがって絶縁層８０８、誘電体膜８０５、及び、ボンドパッド８０４を貫通して延びる第２の穴８０９を形成するステップを示している。図８ｄに示されるように、第２の穴８０９の直径はボンドパッド８０４内に含まれる。
一実施形態では、絶縁材料８０８、誘電体膜８０５、及び、ボンドパッド８０４の厚みを貫通して第２の穴８０９を形成するために、レーザアブレーションが使用されてもよい。ボンドパッド上に何も存在しない場合には、結果として得られるものは貫通穴である。しかしながら、この場合には、ダイの前面が誘電体材料８１６によって覆われている。その場合には、レーザ除去された第２の穴は、誘電体膜及びボンドパッドを貫通できるとともに、ダイ被覆８１６で終端することができ、それにより、閉塞穴又は止まり穴が効果的に形成される。一実施形態では、ダイ被覆８１６がソルダーマスクから形成されてもよい。また、ダイ被覆８１６は、ダイとガラス層（図示せず）との間にキャビティの側壁を形成するために使用されてもよい。ダイ８０１及びボンドパッド８０４を貫通する段付き貫通穴８１５が、第１の穴８０７及び第２の穴８０９によって形成されるとともに、ダイの後面８０３からボンドパッド８０４を貫通して延びる。
図８ｅは、一実施形態にしたがって金属を含むことができる導電層８１０を形成するステップを示している。この場合、導電層８１０は、第１及び第２の穴によって形成される貫通穴８１５の内面に加えられる。段付き貫通穴８１５は、ボンドパッド８０４を貫通するため、径方向に対称なＴ型接点８１１を形成する。ＴＳＶは、穴を金属でコーティングすることにより、或いは、穴に金属を充填することにより形成することができる。
金属コーティングを施すために使用できる一プロセスは気相堆積であり、その例として、蒸着及びスパッタリングが挙げられる。これらのプロセスは、ダイの後面上にも金属を堆積させる。この膜をパターニングすることにより、図８ｆに示されるように半田ボールの各位置がビア及びダイボンドパッドに接続されるＢＧＡインタフェース８１２を形成することができる。加えられる金属の厚みは、電気めっきなどの更なる処理によって１０倍未満程度の大きさまで実質的に増大されてもよい。他の実施形態では、ビアを導電材料で完全に充填することができる。
その後、図８ｆに示されるように穴内の導電層８１０上にわたって誘電体材料の層８１３を堆積させることができる。配線トレースの露出金属を有機保護誘電体コーティングによって被覆することができる。一般的な材料はソルダーマスクである。その結果、図８ｆに示されるように、完成した構造体が出現し得る。
図８ａ〜図８ｆは、本発明の一実施形態にしたがってダイ上に形成されるボンドパッドとＢＧＡインタフェースとの間に電気接点を設けるためのビアの形成を示している。穴は、ダイの後面からボンドパッドを貫通して延びる。また、第２の穴の直径は、ボンドパッドの外周を超えて延びることはない。別の実施形態においては、第１及び第２の穴が円形である必要がない。第１の穴は、幾つかのボンドパッドに及ぶ切り欠き又は溝を形成するように長く延在させることができる。その場合、第２の穴は、単独で、切り欠き又は溝の底部においてボンドパッドを貫通する。この実施形態は、ボンドパッドの列が並行して接
続されることが望ましい場合を除き、切り欠き又は溝の側壁面上の金属コーティングをパターニングする必要がある。半導体に対して電力を供給するボンドパッドには、時としてこのようなケースが発生する。
両方のダイボンドパッド又は再構成ウエハの誘電体領域のボンドパッドにおける典型的な寸法は、一辺が１００μｍの範囲である。典型的なＴＳＶは、側面が平行な場合には約５０μｍの直径を有し、テーパ状の場合には、底部で約５０μｍの直径、開口部で約８０μｍの直径を有する。ボンドパッドを貫通するＴＳＶの延在は、僅かに小さく約２０μｍの直径となる。
先の実施例の全ては、１つのＴＳＶが単一のボンドパッド又はボンドパッドの積層体と交差する場合について言及している。この理由の１つは、ビア上の導電コーティングが金属から成る単一の薄膜であり、したがって、同コーティングが１つの電気経路を与えるからである。ビアの内部の金属をパターニングするための技術は存在する。したがって、単一のビアを使用して、複数のボンドパッドと交差して接続することができる。この場合、各Ｔ型接点は、完全な円形又は楕円ではなく、円弧である。この実施形態が図９に示されている。
図９は、本発明の一実施形態に係る４つのボンドパッド上にわたって位置するＴＳＶの平面図を示している。ＴＳＶは、パターニングされた金属を側壁に有し、それにより、別個の経路を各ボンドパッドに形成することができる。４つのボンドパッド９０１、９０２、９０３、９０４はダイの前面で露出する。テーパ状のビア９０５が４つの全てのボンドパッドの一部を貫通する。ＴＳＶ上の金属は、Ｔ型接点の個々の円弧をボンドパッドに対して与えるようにパターニングされた９０６、９０７、９０８、９０９である。
ＴＳＶの形成はウエハレベルで行なわれることが好ましい。これは、構造体の全てを並行して製造可能であり、そのため、プロセスコストが全ての生産部品間で共有されるからである。そのような処理の終了後、ウエハは、個々のダイを解放するため分割しなければならない。これは、機械的な切断によって達成されてもよい。或いは、図１０ａに示されるように、ＴＳＶの穴を形成するために半導体が機械加工されているときに材料もダイシング通路から除去されるように編成されてもよい。この場合、分割は、ウエハの前面でダイシング通路中に存在する任意の材料を除去し或いは切り抜く処理を伴い、又は、単にそれを貫く処理を伴う。これらのプロセスの全ては、半導体とこれらの層の全厚にわたってダイシングするよりも短時間で行なわれる。電気的接続のために使用されるＴＳＶは円形であることが好ましいが、ウエハ上のダイを分離するために、図１０ｂに示されるように、通路に形成されるＴＳＶが各ダイ間で通路（ダイシングレーン）のスロットの形態を成し得ることは明らかである。ダイを各角部で半導体材料の小さい索によって接続されたままにすることができる。こうすることで、単一の電気接点からウエハの後面全体にわたって電気的導通を保持するからである。この特性は、電着誘電体膜を施す次のプロセスのステップに役立つ。
図１０ａ及び図１０ｂは、ＴＳＶを形成するために使用されるプロセスをどのように使用すれば、ダイシング通路（ダイシングレーン）から半導体材料を同時に除去し、それにより、本発明の一実施形態にしたがった、ウエハからのダイのその後の分割に役立てることができるのかを示している。図１０ａには、２つの隣り合うダイ１０１０と１０２０との間にダイシング通路１００１が示されている。各ダイは、シリコンを貫通してボンドパッド１０１３／１０２３の下側の誘電体膜１０１２／１０２２へと形成される、ＴＳＶ１０１１／１０２１穴を有する。電気的接続のために使用されるＴＳＶを形成するべく使用される同じ機械加工プロセスによって、他のＴＳＶ１００２がダイシング通路内に形成される。ウエハ材料のこの部分を除去することにより、その後のダイス切りプロセスを必要
とすることなくダイが効果的に分割される。図１０ｂは、ウエハ上の幾つかの隣接するダイの後面の平面図１０５０である。各ボンドパッドを接触させるために円形のＴＳＶ１０５１が形成され、一方、分割プロセスの一環として、同時にスロット形状のＴＳＶ１０５２がダイシング通路中に機械加工されている。４つのダイの角部の各交差部には半導体の索１０５４が残存し、それにより、その後の電着プロセスのためのウエハ面の電気的導通が与えられる。
本明細書中で説明した様々な実施形態の特徴は、１つの前述した実施形態の特徴の一部又は全てと他の前述した実施形態の１つ以上の特徴とを有するマイクロ電子ユニットを形成するために、組み合わせることができる。出願人は、そのような組み合わせが明確に説明されていない場合であっても、本開示によって、全てのそのような特徴の組み合わせを認めることを意図している。

Claims (35)

  1. 前面及び該前面に対向する後面と、前面に隣接するマイクロ電子半導体デバイスと、前面の接点とを有する半導体素子であって、後面から前記半導体素子と前記接点とを貫通して延びる貫通穴を有し、該接点は、前記半導体素子と離間した外面と該外面に対向する内面とを有し、該貫通穴は、前記内面から前記外面まで前記接点の内部に延びる壁面を規定する、半導体素子と、
    前記貫通穴の内側の一部を覆い、前記内面の少なくとも一部を覆う一体型の誘電体層と、
    前記貫通穴内で誘電体層上にわたって位置する導電要素であって、該導電要素が前記接点の内部の少なくとも前記壁面に接触して、前記接点とユニット接点とを相互に導電接続する、導電要素と
    を備える、マイクロ電子ユニット。
  2. 前記半導体素子は、前記後面を覆う接点をさらに含む請求項１に記載のマイクロ電子ユニット。
  3. 前記貫通穴がテーパ状であり、前記貫通穴は後面からの距離の増大に伴って小さくなる請求項２に記載のマイクロ電子ユニット。
  4. 前記貫通穴の壁面は、後面の法線に対して約５度以上の角度をなして方向付けられる請求項３に記載のマイクロ電子ユニット。
  5. 前記壁面は、後面の法線に対して約４０度以下の角度を成して方向付けられる請求項４に記載のマイクロ電子ユニット。
  6. 前記各貫通穴の面積全体が接点のうちの１つの面積内に含まれる請求項１に記載のマイクロ電子ユニット。
  7. 前面及び該前面に対向する後面と、前面の複数の接点とを有するマイクロ電子素子であって、前記後面が少なくとも１つの凹部を含む、マイクロ電子素子と、
    前記凹部から前記マイクロ電子素子と前記接点とを貫通して延びる複数の貫通穴であって、該接点は、前記マイクロ電子素子と離間した外面と該外面に対向する内面とを有し、誘電体層が該貫通穴の少なくとも一部を覆い、該貫通穴は、前記内面から前記外面まで前記接点の内部に延びる壁面を規定する、複数の貫通穴と、
    前記貫通穴内の導電ビアであって、該導電ビアが前記接点の内部の少なくとも前記壁面に接触して、少なくとも１つの凹部内で前記接点と導体とを相互接続する、導電ビアと
    を備える、マイクロ電子ユニット。
  8. 前記導体は、少なくとも１つの凹部を超えた後面の位置で露出するユニット接点と相互接続される請求項７に記載のマイクロ電子ユニット。
  9. 前記導電ビアが前記誘電体層によって前記貫通穴の壁面から分離される請求項７に記載のマイクロ電子ユニット。
  10. 前記前面に隣接するマイクロ電子デバイスを更に備え、前記接点がマイクロ電子デバイスに接続される請求項７に記載のマイクロ電子ユニット。
  11. 少なくとも１つの凹部が複数の閉塞穴を含み、各閉塞穴が前記貫通穴のうちの少なくとも１つと位置合わせされる請求項７に記載のマイクロ電子ユニット。
  12. 前記の少なくとも１つの凹部が複数の閉塞穴を含み、各閉塞穴が単一の貫通穴と位置合わせされる請求項１１に記載のマイクロ電子ユニット。
  13. 各閉塞穴は、後面の法線に対して５度以上の角度を成して方向付けられる壁面を有する請求項１１に記載のマイクロ電子ユニット。
  14. 前記少なくとも１つの凹部が細長い溝を含み、前記溝が複数の貫通穴と位置合わせされる請求項７に記載のマイクロ電子ユニット。
  15. それぞれの細長い溝は、後面の法線に対して５度以上の角度を成して方向付けられる壁面を有する請求項１４に記載のマイクロ電子ユニット。
  16. 前記凹部の壁面の内側を覆う誘電体層を更に備え、前記導体が誘電体層によって前記壁面から分離される請求項７に記載のマイクロ電子ユニット。
  17. 前記マイクロ電子素子の前面から前記接点を分離する誘電体層を更に備え、前記貫通穴が前記誘電体層を貫通して延び、前記導電ビアが貫通穴内で前記誘電体層の壁面と直接に接触する請求項７に記載のマイクロ電子ユニット。
  18. 互いに積層されて結合される複数の半導体素子であって、各半導体素子が、水平面を規定する前面及び該前面に対向する後面と、前面の接点とを有し、前記半導体素子が前記水平面を横断する垂直方向に積層される、複数の半導体素子と、
    積層された半導体素子の少なくとも１つと少なくとも１つの半導体素子の接点とを貫通して延びる複数の貫通穴であって、該接点は、前記半導体素子と離間した外面と該外面に対向する内面とを有し、該貫通穴は、前記内面から前記外面まで前記接点の内部に延びる壁面を規定し、複数の積層された半導体素子の前記接点が前記貫通穴内で露出する、複数の貫通穴と、
    前記貫通穴の内側の一部を覆い、前記内面の少なくとも一部を覆う誘電体層と、
    前記貫通穴内で誘電体層上にわたって位置する導電層であって、該導電層が前記接点の内部の少なくとも前記壁面に接触して、マイクロ電子ユニットのユニット接点と電気的に通じる、導電層と
    を備える、マイクロ電子ユニット。
  19. 前記ユニット接点が前記マイクロ電子ユニットの外面で露出する請求項１８に記載のマイクロ電子ユニット。
  20. 前記貫通穴が複数の前記積層された半導体素子の接点を貫通して延びる請求項１８に記載のマイクロ電子ユニット。
  21. 前面と、該前面の接点と、該前面から離間する後面と、該前面と該後面との間に延びるエッジとを有する半導体素子であって、該接点は、前記半導体素子と離間した外面と該外面に対向する内面とを有する、半導体素子と、
    前記半導体素子の前記エッジの少なくとも１つから外側へ延びる誘電体素子であって、該誘電体素子の前面と、該誘電体素子の前面から離間する後面とを有し、前記接点に接続される複数の導電パッドを支持するとともに、前記半導体素子の前面と前記半導体素子の後面との間で前記複数の導電パッドを貫通して延びる複数の貫通穴を有する、誘電体素子と、
    前記マイクロ電子ユニットの外面で露出する複数のユニット接点と、
    前記貫通穴内で前記接点から延びる導電機構であって、前記ユニット接点と電気的に通じる、導電機構と
    を備える、マイクロ電子ユニット。
  22. （ａ）マイクロ電子素子の後面から前記マイクロ電子素子の前面の素子接点へ向けて延びる第１の貫通穴を形成するステップであって、該素子接点は、前記マイクロ電子素子と離間した外面と該外面に対向する内面とを有する、ステップと、
    （ｂ）前記第１の穴の少なくとも１つの壁面上にわたって位置する誘電材料によって絶縁コーティングを形成するステップと、
    （ｃ）前記素子接点を貫通して延びる第２の穴を形成し、前記内面から前記外面まで前記接点の内部に延びる壁面を規定するステップと、
    （ｄ）前記後面で露出するユニット接点であって、前記第１の穴の壁面上と前記第２の穴の壁面上とにわたって位置する前記誘電材料の少なくとも一部を覆い、前記素子接点と導電接続される導電材料を含み、該導電材料は前記接点の内部の少なくとも前記壁面に接触している、ユニット接点を形成するステップと、
    を含む、マイクロ電子素子の後面で露出するユニット接点を形成する方法。
  23. 前記素子接点が誘電体層によって前面から分離される請求項２２に記載のユニット接点を形成する方法。
  24. 前記絶縁コーティングが前記誘電材料上にわたって位置するように形成され、前記第２の穴が前記誘電材料を貫通して延びる請求項２２に記載のユニット接点を形成する方法。
  25. 前記絶縁コーティングが電気泳動堆積によって形成される請求項２２に記載の方法。
  26. 前記絶縁コーティングは、電着材料、ソルダーマスク又はフォトレジストからなるグループから選択される請求項２２に記載の方法。
  27. 前記第２の穴がレーザアブレーションによって形成される請求項２２に記載の方法。
  28. ステップ（ｄ）は、第１及び第２の穴に導電材料を充填することを含む請求項２２に記載の方法。
  29. ステップ（ｄ）は、前記第１及び第２の穴の壁面に沿って導電材料の層を形成し、絶縁材料を前記導電材料上にわたって位置するように堆積させることを含む請求項２２に記載の方法。
  30. ステップ（ｄ）は、気相堆積、蒸着、又はスパッタリングのうちの少なくとも１つによって導電材料を堆積させることを含む請求項２２に記載の方法。
  31. 前記ユニット接点は、前記マイクロ電子素子の後面に隣接するボールグリッドアレイの導電性ボールを含む請求項２２に記載の方法。
  32. 前記絶縁材料がソルダーマスクを含む請求項２２に記載の方法。
  33. （ａ）マイクロ電子素子の後面から前記マイクロ電子素子の前面の素子接点を貫通して延びる貫通穴を形成するステップであって、該素子接点は、前記マイクロ電子素子と離間した外面と該外面に対向する内面と、前記内面及び前記外面の間に延びる壁面とを有し、少なくとも一部の前記穴が絶縁層によって覆われており、該絶縁層が前記穴の壁面で露出する、ステップと、
    （ｂ）前記後面で露出するユニット接点であって、絶縁層上及び前記素子接点の前記壁面上にわたって位置し且つ前記素子接点と導電接続される導電層を含むユニット接点を形成する、ステップと
    を含む、マイクロ電子素子の後面で露出するユニット接点を形成する方法。
  34. ステップ（ａ）は、前記マイクロ電子素子中に含まれる半導体材料に穴をエッチングし、前記素子接点と前記半導体材料との間の誘電体層の表面を露出させ、前記穴の壁面に沿って前記絶縁層を形成した後、前記絶縁層と前記素子接点とを貫通して延びる穴を形成することを含む請求項３３に記載の方法。
  35. 前記前面は凹部をさらに含み、該凹部は前記穴を介して前記複数の接点がそこから延びる底部を有し、少なくとも１つの該凹部の前記底部は第１直径を有し、前記穴は該第１直径よりも小さい第２直径を有する請求項７に記載のマイクロ電子ユニット。
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