TWI607531B - 底部元件限制於介電材凹穴內之封裝疊加半導體組體 - Google Patents

底部元件限制於介電材凹穴內之封裝疊加半導體組體 Download PDF

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文強 林
王家忠
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鈺橋半導體股份有限公司
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Description

底部元件限制於介電材凹穴內之封裝疊加半導體組體
本發明是關於一種封裝疊加半導體組體，尤指一種將底部元件限制於介電層凹穴中之封裝疊加半導體組體，其中該底部元件被一系列金屬柱所環繞。
為了整合行動、通訊以及運算功能，半導體封裝產業面臨極大的散熱、電性以及可靠度挑戰。儘管在文獻中已報導許多封裝疊加(package-on-package,POP)組體，但仍存有許多缺失。舉例來說，美國專利案號9,214,450、8,916,481、8,525,337及8,344,492係利用模封材中的導孔、中介層中的貫孔或柱形凸塊(stud bump)形成垂直通道，以電性連接頂部及底部元件。然而，隨著行動模組的進步，元件間需連接之I/O墊數目持續地增加，因此使用上述垂直通道之方法會因為連接結構彼此非常靠近，而導致相鄰連接結構間發生短路。
上述組體之製造方法還會造成另一嚴重的缺點，其在封膠或層壓製程時，會造成嵌埋/底部元件之位移。如美國專利案號No.8,501,544中描述之元件位移會造成不完全之微盲孔金屬化，其導致電性連接品質劣化，因而降低組體之可靠度及生產良率。
為了上述理由及以下所述之其他理由，目前亟需發展一種新式的封裝疊加半導體組體，以達到較佳信號完整度、高良率及低成本之要求。
本發明之主要目的係提供一種封裝疊加半導體組體，其底部元件係限制於介電層之凹穴中，以控制嵌埋之底部元件避免發生位移。
本發明之另一目的係提供一種封裝疊加半導體組體，其於核心基座中形成一系列金屬柱，以作為垂直互連路由。由於金屬柱與凹穴皆是藉由同一金屬載板所形成，藉此嵌埋之底部元件與金屬柱間可維持預定的相對位置。
本發明之再一目的係提供一種封裝疊加半導體組體，其中凹穴及金屬柱皆設於核心基座中。該些金屬柱係用於提供核心基座兩相反側間之垂直連接，由於該組體可利用凹穴之深度，以降低金屬柱所需之最小高度，故可大幅改善生產良率並降低成本。
依據上述及其他目的，本發明提出一種封裝疊加半導體組體，其包括一核心基座、一第一半導體元件、一底部增層電路及一第二半導體元件。於一較佳實施態樣中，該核心基座包括一介電層、一樹脂密封層及一系列金屬柱。該介電層具有一凹穴，其係由介電層之頂面延伸。該樹脂密封層係設置於該介電層之頂面上。該第一半導體元件係被介電層之凹穴於側向上限制位置，並藉由黏著劑貼附至介電層之凹穴底板上，且第一半導體元件之主動墊面向凹穴之底板。該些金屬柱係設置於介電層之頂面上，且被樹脂密封層所側向覆蓋。該底部增層電路係設置於該核心基座 之底面上，其包括延伸穿過介電層之金屬化盲孔，並電性耦接至第一半導體元件之主動墊及金屬柱。該第二半導體元件係設置於核心基座之頂面上，並藉由金屬柱及底部增層電路電性耦接至第一半導體元件。
本發明之封裝疊加半導體組體具有許多優點。舉例來說，藉由將第一半導體元件插入介電層凹穴中，則可利用凹穴之深度以降低金屬柱所需之最小高度。於介電層頂面上形成金屬柱之作法，可用以提供封裝疊加互連製程所需之垂直路由，使設置於核心基座頂面上之第二半導體元件可藉由底部增層電路，電性耦接至第一半導體元件。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
10‧‧‧第一半導體元件
100、200、300、400、500‧‧‧封裝疊加半導體組體
11‧‧‧犧牲載板
13‧‧‧重佈層
131‧‧‧第一路由電路
132‧‧‧主動墊
133‧‧‧絕緣層
135‧‧‧第二路由電路
14、18‧‧‧凸塊
15‧‧‧半導體晶片
17‧‧‧模封材
20‧‧‧核心基座
21‧‧‧金屬載板
211‧‧‧金屬塊
213‧‧‧金屬柱
221‧‧‧金屬凸層
223‧‧‧輔助金屬墊
23‧‧‧第一介電層
230‧‧‧凹穴
231‧‧‧穿孔
233、234‧‧‧第一盲孔
236‧‧‧底板
237、238‧‧‧第一金屬化盲孔
238、248‧‧‧側壁
24‧‧‧樹脂密封層
240‧‧‧開口
250‧‧‧置放區域
26‧‧‧黏著劑
310‧‧‧底部增層電路
315‧‧‧第一導線
317、318‧‧‧第一金屬化盲孔
320‧‧‧頂部增層電路
321‧‧‧第二介電層
323‧‧‧第二盲孔
325‧‧‧第二導線
327‧‧‧第二金屬化盲孔
331‧‧‧第三介電層
333‧‧‧第三盲孔
335‧‧‧第三導線
337‧‧‧第三金屬化盲孔
341‧‧‧第四介電層
343‧‧‧第四盲孔
345‧‧‧第四導線
347‧‧‧第四金屬化盲孔
40‧‧‧第二半導體元件
51‧‧‧焊球
L‧‧‧切割線
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中：圖1為本發明第一實施態樣中，犧牲載板之剖視圖；圖2及3分別為本發明第一實施態樣中，於圖1之犧牲載板上形成一重佈層之剖視圖及頂部立體示意圖；圖4及5分別為本發明第一實施態樣中，半導體晶片設置於圖2及3結構上之剖視圖及頂部立體示意圖；圖6為本發明第一實施態樣中，圖4結構上形成模封材之剖視圖；圖7及8分別為本發明第一實施態樣中，將圖6結構中之犧牲載板移除之剖視圖及底部立體示意圖；圖9及10分別為本發明第一實施態樣中，圖7及8之結構切割成個別單件 之剖視圖及底部立體示意圖；圖11及12分別為本發明第一實施態樣中，對應於圖9及10切離單元之半導體元件剖視圖及底部立體示意圖；圖13及14分別為本發明第一實施態樣中，金屬載板上形成金屬凸層之剖視圖及底部立體示意圖；圖15為本發明第一實施態樣中，圖13結構上形成第一介電層之剖視圖；圖16及17分別為本發明第一實施態樣中，將圖15結構中金屬載板之一選定部位移除之剖視圖及頂部立體示意圖；圖18為本發明第一實施態樣中，圖16結構上形成樹脂密封層之剖視圖；圖19及20分別為本發明第一實施態樣中，圖18結構形成置放區域之剖視圖及頂部立體示意圖；圖21為本發明第一實施態樣中，圖19結構上設置圖11半導體元件之剖視圖；圖22為本發明第一實施態樣中，圖21結構上形成第二介電層之剖視圖；圖23為本發明第一實施態樣中，圖22結構上形成第一及第二盲孔之剖視圖；圖24為本發明第一實施態樣中，圖23結構上形成第一及第二導線之剖視圖；圖25為本發明第一實施態樣中，圖24結構上形成第三及第四介電層之剖視圖；圖26為本發明第一實施態樣中，圖25結構上形成第三及第四盲孔之剖視圖； 圖27為本發明第一實施態樣中，圖26結構上形成第三及第四導線之剖視圖；圖28為本發明第一實施態樣中，圖27結構上設置另一半導體元件，以製作完成封裝疊加半導體組體之剖視圖；圖29為本發明第二實施態樣中，金屬載板上形成金屬凸層及輔助金屬墊之剖視圖；圖30為本發明第二實施態樣中，圖29結構上形成第一介電層之剖視圖；圖31為本發明第二實施態樣中，圖30結構形成凹穴及金屬柱之剖視圖；圖32為本發明第二實施態樣中，圖31結構上設置圖11半導體元件之剖視圖；圖33為本發明第二實施態樣中，圖32結構上形成樹脂密封層之剖視圖；圖34為本發明第二實施態樣中，圖33結構上形成第二介電層之剖視圖；圖35為本發明第二實施態樣中，圖34結構上形成第一及第二盲孔之剖視圖；圖36為本發明第二實施態樣中，圖35結構上形成第一及第二導線之剖視圖；圖37為本發明第二實施態樣中，圖36結構上形成第三及第四介電層之剖視圖；圖38為本發明第二實施態樣中，圖37結構上形成第三及第四盲孔之剖視圖；圖39為本發明第二實施態樣中，圖38結構上形成第三及第四導線之剖視圖； 圖40為本發明第二實施態樣中，圖39結構上設置另一半導體元件，以製作完成封裝疊加半導體組體之剖視圖；圖41為本發明第三實施態樣中，第一介電層上形成金屬柱之剖視圖；圖42為本發明第三實施態樣中，圖41結構上形成穿孔之剖視圖；圖43為本發明第三實施態樣中，圖42結構上設置圖11半導體元件之剖視圖；圖44為本發明第三實施態樣中，圖43結構上形成樹脂密封層之剖視圖；圖45為本發明第三實施態樣中，圖44結構上形成第二介電層之剖視圖；圖46為本發明第三實施態樣中，圖45結構上形成第一及第二盲孔之剖視圖；圖47為本發明第三實施態樣中，圖46結構上形成第一及第二導線之剖視圖；圖48為本發明第三實施態樣中，圖47結構上設置另一半導體元件，以製作完成封裝疊加半導體組體之剖視圖；圖49為本發明第四實施態樣中，另一封裝疊加半導體組體之剖視圖；以及圖50為本發明第五實施態樣中，再一封裝疊加半導體組體之剖視圖。
在下文中，將提供一實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸 可依據實際情況而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不偏離本發明所定義之精神及範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-28為本發明第一實施態樣中，一種封裝疊加半導體組體之製作方法圖，其包括一第一半導體元件、一核心基座、一頂部增層電路、一底部增層電路及一第二半導體元件。
圖1為犧牲載板11之剖視圖。犧牲載板11可由任何可剝離或可移除之材料所製成，如矽、銅、鋁、鐵、鎳、錫或其合金。
圖2及3分別為犧牲載板11上形成重佈層(re-distribution layer)13之剖視圖及頂部立體示意圖。於此圖中，該重佈層13包括第一路由電路131、一絕緣層133及第二路由電路135。第一路由電路131側向延伸於犧牲載板11上。絕緣層133接觸犧牲載板11及第一路由電路131，並覆蓋且側向延伸於犧牲載板11及第一路由電路131上。第二路由電路135自第一導路131朝上延伸，並延伸穿過絕緣層133，同時側向延伸於絕緣層133上。該絕緣層133可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成，且通常具有50微米之厚度。
圖4及5分別為半導體晶片15以覆晶方式接置於重佈層13上之剖視圖及頂部立體示意圖。藉由熱壓、迴焊、或熱超音波接合技術，可將半導體晶片15經由凸塊14電性耦接至第二路由電路135。
圖6為重佈層13及半導體晶片15上形成模封材(mold compound)17之剖視圖。該模封材17通常是藉由模封製程(molding)、樹脂塗 佈或樹脂層壓方式形成，其接觸重佈層13及半導體晶片15，並由上方覆蓋重佈層13及半導體晶片15。
圖7及8分別為移除犧牲載板11之剖視圖及底部立體示意圖。犧牲載板11可藉由各種技術移除，以顯露第一路由電路131，如使用酸性溶液(如氯化鐵、硫酸銅溶液)或鹼性溶液(如氨溶液)進行濕蝕刻、電化學蝕刻、或於機械方式(如鑽孔或端銑)後再進行化學蝕刻。據此，重佈層13之第一路由電路131可由下方顯露，並具有陣列排列之主動墊132(如圖8所示)，以提供與下一級增層電路互連之電性接點。
圖9及10分別為將圖7及8之面板尺寸結構切割成個別單件之剖視圖及底部立體視圖。如圖所示，沿著切割線“L”，將此面板尺寸結構(其中半導體晶片15係接置於重佈層13上)切割成個別的第一半導體元件10。
圖11及12分別為個別第一半導體元件10之剖視圖及底部立體視圖，其中該第一半導體元件10包括一重佈層13、一半導體晶片15及一模封材17。重佈層13之底面具有主動墊132，而半導體晶片15由上方電性耦接至重佈層13且被模封材17所包圍。於此圖中，該半導體元件15係藉由凸塊14電性耦接至重佈層13。或者，亦可藉由另一種方法製得第一半導體元件10，其半導體晶片15可藉由微盲孔而電性耦接至重佈層13。
圖13及14分別為金屬載板21上形成金屬凸層221之剖視圖及底部立體示意圖。金屬載板21及金屬凸層221通常由銅、鋁、鎳、或其他金屬或合金製成。金屬凸層221之材料可與金屬載板21相同或相異。金屬載板21之厚度可為0.05毫米至0.5毫米(較佳為0.1毫米至0.2毫米)，而金屬凸層221之厚度可為10微米至100微米。於本實施態樣中，該金屬載板21係由銅所製 成並具有0.125毫米厚度，而金屬凸層221係由銅所製成並具有50微米厚度。金屬凸層221可藉由圖案化沉積法形成於金屬載板21，如電鍍、無電電鍍、蒸鍍、濺鍍或其組合，或者藉由蝕刻或機械刻蝕(carving)而形成。
圖15為金屬載板21與金屬凸層221上形成第一介電層23之剖視圖。該第一介電層23可藉由層壓或塗佈方式形成，且通常含有玻璃纖維。第一介電層23接觸金屬載板21及金屬凸層221，並由下方覆蓋並側向延伸於金屬載板21及金屬凸層221上，同時於側面方向上環繞且同形披覆金屬凸層221之側壁。
圖16及17分別為形成一金屬塊211及陣列式金屬柱213之剖視圖及頂部立體示意圖。在此，可藉由如微影技術及濕蝕刻方式，移除金屬載板21之選定部分，以形成金屬塊211及金屬柱213。金屬塊211係由上方覆蓋金屬凸層221，而金屬柱213則位於第一介電層23之頂面上。於此階段中，由於已將金屬載板21蝕刻分成金屬塊211及金屬柱213，故主要是透過第一介電層23的機械強度來維持整體結構的完整，而第一介電層23所含有的玻璃纖維可提高第一介電層23之機械強度，以避免發生樹脂裂損及彎翹現象。
圖18為第一介電層23上形成樹脂密封層24之剖視圖。樹脂密封層24係由上方覆蓋第一介電層23，並於側面方向上環繞、同形披覆且覆蓋金屬塊211及金屬柱213之側壁。在此，該樹脂密封層24通常不含玻璃纖維，且其厚度係與金屬塊211及金屬柱213厚度相同。因此，樹脂密封層24與金屬塊211及金屬柱213於頂面及底面處呈實質上共平面。
圖19及20分別為移除金屬塊211及金屬凸層221之剖視圖及 頂部立體示意圖。金屬塊211及金屬凸層221可藉由各種技術移除，如濕蝕刻、電化學蝕刻或雷射，以形成由凹穴230及開口240所構成之置放區域250。第一介電層23中之凹穴230具有一底板236，其係實質上平行於第一介電層23之頂面及底面，且凹穴230之周緣定義出自底板236延伸至第一介電層23頂面之內側壁238。開口240之側壁248係由樹脂密封層24之底面延伸至頂面，並且對準凹穴230。於此圖中，凹穴230與開口240具有相同直徑，且開口240之側壁248與凹穴230之側壁238齊平。
圖21為圖11之第一半導體元件10置於置放區域250中之剖視圖。該第一半導體元件10係插入該置放區域250中，並藉由黏著劑26而貼附至凹穴230之底板236，其中主動墊132與黏著劑26接觸，而模封材17會與金屬柱213及樹脂密封層24於頂面處呈實質上共平面。黏著劑26接觸第一半導體元件10之重佈層13及凹穴230之底板236，並且夾置於第一半導體元件10之重佈層13與凹穴230之底板236之間，以提供第一半導體元件10與第一介電層23間之機械連結。凹穴230之側壁238與開口240之側壁248係側向對準並靠近第一半導體元件10之外圍邊緣，得以限制第一半導體元件10側向位移。
圖22為第二介電層321由上方層壓/塗佈於第一半導體元件10、金屬柱213及樹脂密封層24上之剖視圖。第二介電層321係接觸第一半導體元件10、金屬柱213及樹脂密封層24之該些頂面，且覆蓋並側向延伸於第一半導體元件10、金屬柱213及樹脂密封層24之該些頂面上。於此實施態樣中，該第二介電層321通常具有50微米之厚度，且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。
圖23為形成第一盲孔233、234及第二盲孔323之剖視圖。第一盲孔233係延伸穿過第一介電層23及黏著劑26，並對準第一半導體元件10之主動墊132，以於向下方向上顯露第一半導體元件10之主動墊132。另外的第一盲孔234則延伸穿過第一介電層23，並對準金屬柱213之選定部位，以於向下方向上顯露金屬柱213之選定部位。第二盲孔323係延伸穿過第二介電層321，並對準金屬柱213之選定部位，以於向上方向上顯露金屬柱213之選定部位。第一盲孔233、234及第二盲孔323可藉由各種技術形成，如雷射鑽孔、電漿蝕刻、及微影技術，且通常具有50微米之直徑。可使用脈衝雷射提高雷射鑽孔效能。或者，可使用掃描雷射光束，並搭配金屬光罩。
參考圖24，藉由金屬沉積及金屬圖案化製程，分別於第一介電層23及第二介電層321上形成第一導線315及第二導線325。第一導線315自金屬柱213之底面及第一半導體元件10之主動墊132朝下延伸，並填滿第一盲孔233、234，以分別形成直接接觸第一半導體元件10之主動墊132與金屬柱213之第一金屬化盲孔317、318，同時側向延伸於第一介電層23上。第二導線325自金屬柱213之頂面朝上延伸，並填滿第二盲孔323，以形成直接接觸金屬柱213之第二金屬化盲孔327，同時側向延伸於第二介電層321上。因此，第一導線315及第二導線325可提供X及Y方向的水平信號路由及穿過第一盲孔233、234與第二盲孔323之垂直路由，並可作為第一半導體元件10及金屬柱213之電性連接。
第一導線315及第二導線325可藉由各種技術沉積為單層或多層，如電鍍、無電電鍍、蒸鍍、濺鍍或其組合。舉例來說，首先藉由將該結構浸入活化劑溶液中，使第一介電層23及第二介電層321與無電鍍銅產 生觸媒反應，接著以無電電鍍方式被覆一薄銅層作為晶種層，然後以電鍍方式將所需厚度之第二銅層形成於晶種層上。或者，於晶種層上沉積電鍍銅層前，該晶種層可藉由濺鍍方式形成如鈦/銅之晶種層薄膜。一旦達到所需之厚度，即可使用各種技術圖案化被覆層，以形成第一導線315及第二導線325，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合，並使用蝕刻光罩(圖未示)，以定義出第一導線315及第二導線325。
圖25為形成第三介電層331及第四介電層341之剖視圖，其中第三介電層331係由下方層壓/塗佈於第一介電層23及第一導線315上，而第四介電層341係由上方層壓/塗佈於第二介電層321及第二導線325上。第三介電層331接觸第一介電層23及第一導線315，並由下方覆蓋並側向延伸於第一介電層23及第一導線315上。第四介電層341接觸第二介電層321及第二導線325，並由上方覆蓋並側向延伸於第二介電層321及第二導線325上。第三介電層331及第四介電層341可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成，且通常具有50微米之厚度。
圖26為形成第三盲孔333及第四盲孔343之剖視圖。第三盲孔333係延伸穿過第三介電層331，以於向下方向上顯露第一導線315之選定部位。第四盲孔343係延伸穿過第四介電層341，以於向上方向上顯露第二導線325之選定部位。如第一盲孔233及第二盲孔323所述，第三盲孔333及第四盲孔343亦可藉由各種技術形成，如雷射鑽孔、電漿蝕刻、及微影技術，且通常具有50微米之直徑。
圖27為形成第三導線335及第四導線345之剖視圖，其中第三導線335及第四導線345可藉由金屬沉積及金屬圖案化製程分別形成於第三 介電層331及第四介電層341上。第三導線335自第一導線315向下延伸，並填滿第三盲孔333，以形成直接接觸第一導線315之第三金屬化盲孔337，同時側向延伸於第三介電層331上。第四導線345自第二導線325向上延伸，並填滿第四盲孔343，以形成直接接觸第二導線325之第四金屬化盲孔347，同時側向延伸於第四介電層341上。
此階段已製作完成底部增層電路310及頂部增層電路320，且頂部增層電路320藉由金屬柱213電性耦接至底部增層電路310。
圖28為第二半導體元件40接置於第四導線345上之剖視圖。第二半導體元件40係藉由焊球51接置於頂部增層電路320上，其中該些焊球51係與第四導線345及第二半導體元件40接觸。
據此，如圖28所示，已完成之封裝疊加(package-on-package,POP)半導體組體100包括一第一半導體元件10、一核心基座20、一底部增層電路310、一頂部增層電路320及一第二半導體元件40。於此圖中，第一半導體元件10包括一重佈層13、一半導體晶片15及一模封材17；核心基座20包括陣列式金屬柱213、一第一介電層23及一樹脂密封層24；底部增層電路310包括第一導線315、一第三介電層331及第三導線335；頂部增層電路320包括第二介電層321、第二導線325、一第四介電層341及第四導線345。
該第一半導體元件10係以面朝下方式設置於第一介電層23之凹穴230中，並突伸出凹穴230且延伸穿過樹脂密封層24之開口240，同時模封材17係與金屬柱213及樹脂密封層24於其頂面處呈實質上共平面。第一半導體元件10與凹穴230側壁238及開口240側壁248間之間隙約於5微米至50微米之範圍內。如此一來，凹穴230之側壁238及開口240之側壁248可精 準控制第一半導體元件10之置放位置，其中凹穴230之側壁238係朝向上方向延伸超過第一半導體元件10之底面。底部增層電路310係設置於核心基座20之底面，並藉由第一金屬化盲孔317電性耦接至第一半導體元件10之主動墊132，同時更藉由額外的第一金屬化盲孔318電性耦接至核心基座20之金屬柱213，其中第一金屬化盲孔317延伸穿過黏著劑26及第一介電層23，而額外的第一金屬化盲孔318則延伸穿過第一介電層23。頂部增層電路320係設置於第一半導體元件10及核心基座20之頂面上，且藉由第二金屬化盲孔327電性耦接至核心基座20之金屬柱213。第二半導體元件40係設置於頂部增層電路320上，並藉由頂部增層電路320而電性耦接至第一半導體元件10、金屬柱213及底部增層電路310。
[實施例2]
圖29-40為本發明第二實施態樣之封裝疊加半導體組體製作方法圖，其係於金屬柱底下設有輔助金屬墊。
為了簡要說明之目的，上述實施例1中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖29為金屬載板21上形成金屬凸層221及陣列式輔助金屬墊223之剖視圖。金屬凸層221及輔助金屬墊223係自金屬載板21之底面朝向下方向延伸。於此圖中，輔助金屬墊223係與金屬凸層221於其頂面及底面處呈實質上共平面。輔助金屬墊223之材料可與金屬凸層221之材料相同，且可藉由圖案化沉積法形成，如電鍍、無電電鍍、蒸鍍、濺鍍或其組合，或者藉由蝕刻或機械刻蝕而形成。
圖30為金屬載板21、金屬凸層221及輔助金屬墊223上形成第 一介電層23之剖視圖。第一介電層23接觸金屬載板21、金屬凸層221及輔助金屬墊223，並由下方覆蓋金屬載板21、金屬凸層221及輔助金屬墊223，同時於側面方向上環繞且同形披覆金屬凸層221及輔助金屬墊223之側壁。
圖31為形成一凹穴230及陣列式金屬柱213之剖視圖。在此，該凹穴230及該些金屬柱213係藉由移除金屬載板21之選定部分及金屬凸層221而形成。金屬柱213係對準輔助金屬墊223，並於向上方向上接觸並覆蓋輔助金屬墊223。金屬柱213底面處之直徑可與輔助金屬墊223頂面處之直徑相同或相異。此外，凹穴230之深度係實質上相等於輔助金屬墊223之厚度。
圖32為圖11之第一半導體元件10置於第一介電層23之凹穴230中之剖視圖。該第一半導體元件10係插入該凹穴230中，並藉由黏著劑26而貼附至第一介電層23，其中重佈層13接觸黏著劑26，且模封材17係與金屬柱213於頂面處呈實質上共平面。
圖33為第一介電層23上形成樹脂密封層24之剖視圖。樹脂密封層24係由上方覆蓋第一介電層23，並於側面方向上環繞、同形披覆且覆蓋第一半導體元件10及金屬柱213之側壁。在此，樹脂密封層24與第一半導體元件10及金屬柱213於頂面處呈實質上共平面。
圖34為第二介電層321由上方層壓/塗佈於第一半導體元件10、金屬柱213及樹脂密封層24上之剖視圖。第二介電層321係接觸並覆蓋第一半導體元件10、金屬柱213及樹脂密封層24之該些頂面。
圖35為形成第一盲孔233、234及第二盲孔323之剖視圖。第一盲孔233係延伸穿過第一介電層23及黏著劑26，並對準第一半導體元件10之主動墊132，以於向下方向上顯露第一半導體元件10之主動墊132。另外 的第一盲孔234則延伸穿過第一介電層23，並對準輔助金屬墊223之選定部位，以於向下方向上顯露輔助金屬墊223之選定部位。第二盲孔323係延伸穿過第二介電層321，並對準金屬柱213之選定部位，以於向上方向上顯露金屬柱213之選定部位。
參考圖36，藉由金屬沉積及金屬圖案化製程，分別於第一介電層23及第二介電層321上形成第一導線315及第二導電325。第一導線315自主動墊132及輔助金屬墊223朝下延伸，並填滿第一盲孔233、234，以形成第一金屬化盲孔317、318，同時側向延伸於第一介電層23上。第二導線325自金屬柱213朝上延伸，並填滿第二盲孔323，以形成第二金屬化盲孔327，同時側向延伸於第二介電層321上。
圖37為形成第三介電層331及第四介電層341之剖視圖，其中第三介電層331係由下方層壓/塗佈於第一介電層23及第一導線315上，而第四介電層341係由上方層壓/塗佈於第二介電層321及第二導線325上。第三介電層331接觸第一介電層23及第一導線315，並由下方覆蓋並側向延伸於第一介電層23及第一導線315上。第四介電層341接觸第二介電層321及第二導線325，並由上方覆蓋並側向延伸於第二介電層321及第二導線325上。
圖38為形成第三盲孔333及第四盲孔343之剖視圖。第三盲孔333係延伸穿過第三介電層331，以於向下方向上顯露第一導線315之選定部位。第四盲孔343係延伸穿過第四介電層341，以於向上方向上顯露第二導線325之選定部位。
圖39為形成第三導線335及第四導線345之剖視圖，其中第三導線335及第四導線345可藉由金屬沉積及金屬圖案化製程分別形成於第三 介電層331及第四介電層341上。第三導線335自第一導線315向下延伸，並填滿第三盲孔333，以形成直接接觸第一導線315之第三金屬化盲孔337，同時側向延伸於第三介電層331上。第四導線345自第二導線325向上延伸，並填滿第四盲孔343，以形成直接接觸第二導線325之第四金屬化盲孔347，同時側向延伸於第四介電層341上。
圖40為第二半導體元件40接置於第四導線345上之剖視圖。第二半導體元件40係藉由焊球51電性耦接至第一半導體元件10，其中該些焊球51係與第四導線345及第二半導體元件40接觸。
據此，如圖40所示，已完成之封裝疊加半導體組體200包括一第一半導體元件10、一核心基座20、一底部增層電路310、一頂部增層電路320及一第二半導體元件40。於此圖中，第一半導體元件10包括一重佈層13、一半導體晶片15及一模封材17；核心基座20包括陣列式金屬柱213、陣列式輔助金屬墊223、一第一介電層23及一樹脂密封層24；底部增層電路310包括第一導線315、一第三介電層331及第三導線335；頂部增層電路320包括第二介電層321、第二導線325、一第四介電層341及第四導線345。
該第一半導體元件10係延伸穿過樹脂密封層24之開口240，並延伸進入第一介電層23之凹穴230。該第一半導體元件10凸伸於凹穴230外之凸出高度係實質上相等於金屬柱213與樹脂密封層24之厚度，而凹穴230之深度則實質上相等於輔助金屬墊223之厚度。底部增層電路310係電性耦接至第一半導體元件10之主動墊132及輔助金屬墊223，以對第一半導體元件10提供扇出路由。頂部增層電路320則透過核心基座20之輔助金屬墊223與金屬柱213，電性耦接至底部增層電路310，並對第二半導體元件40提 供電性接點。
[實施例3]
圖41-48為本發明第三實施態樣之封裝疊加半導體組體製作方法圖，其第一半導體元件10包括凸塊18，且凸塊18延伸穿過第一介電層23。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖41為第一介電層23上形成陣列式金屬柱213之剖視圖。此結構可藉由移除圖13中的金屬載板21之選定部分及金屬凸層221而製成。據此，第一介電層23具有自頂面延伸之一凹穴230，而金屬柱213係位於凹穴230外。
圖42為第一介電層23中形成陣列式穿孔231之剖視圖。該些穿孔231係對準於凹穴230，並且延伸穿過第一介電層23。
圖43為第一半導體元件10置於第一介電層23凹穴230中之剖視圖。於本實施態樣中，該第一半導體元件10與圖11結構相似，惟差異處在於，該第一半導體元件10更包括凸塊18，且該些凸塊18係位於重佈層13之主動墊132上。該些凸塊18可為銅柱、錫柱、金柱或其他導電凸塊。第一半導體元件10係藉由黏著劑26而貼附至第一介電層23之凹穴230處，而凸塊18係插入穿孔231，並自穿孔231顯露，同時模封材17與金屬柱213於頂面處呈實質上共平面。
圖44為第一介電層23上形成樹脂密封層24之剖視圖。樹脂密封層24係由上方覆蓋第一介電層23，並於側面方向上環繞、同形披覆且覆 蓋第一半導體元件10及金屬柱213之側壁。在此，該樹脂密封層24與第一半導體元件10及金屬柱213於頂面處呈實質上共平面。
圖45為第二介電層321由上方層壓/塗佈於第一半導體元件10、金屬柱213及樹脂密封層24上之剖視圖。第二介電層321係接觸第一半導體元件10、金屬柱213及樹脂密封層24之該些頂面，且覆蓋並側向延伸於第一半導體元件10、金屬柱213及樹脂密封層24之該些頂面上。
圖46為形成第一盲孔234及第二盲孔323之剖視圖。第一盲孔234係延伸穿過第一介電層23，並對準金屬柱213，以於向下方向上顯露金屬柱213之選定部位。第二盲孔323係延伸穿過第二介電層321，並對準金屬柱213，以於向上方向上顯露金屬柱213之選定部位。
參考圖47，藉由金屬沉積及金屬圖案化製程，分別於第一介電層23及第二介電層321上形成第一導線315及第二導線325。第一導線315自第一半導體元件10之凸塊18及金屬柱213朝下延伸，並填滿第一盲孔234，以形成直接接觸金屬柱213之第一金屬化盲孔318，同時側向延伸於第一介電層23上。第二導線325自金屬柱213朝上延伸，並填滿第二盲孔323，以形成直接接觸金屬柱213之第二金屬化盲孔327，同時側向延伸於第二介電層321上。
圖48為第二半導體元件40接置於第二導線325上之剖視圖。第二半導體元件40係藉由焊球51電性耦接至第一半導體元件10，其中該些焊球51係與第二導線325及第二半導體元件40接觸。
據此，如圖48所示，已完成之封裝疊加半導體組體300包括一第一半導體元件10、一核心基座20、一底部增層電路310、一頂部增層電 路320及一第二半導體元件40。於此圖中，第一半導體元件10包括一重佈層13、一半導體晶片15、一模封材17及凸塊18；核心基座20包括陣列式金屬柱213、一第一介電層23及一樹脂密封層24；底部增層電路310包括第一導線315；頂部增層電路320包括第二介電層321及第二導線325。
該第一半導體元件10係以面朝下方式設置於第一介電層23之凹穴230中，且凹穴230側壁靠近第一半導體元件10之外圍邊緣，同時第一半導體元件10之凸塊18插入穿孔231。底部及頂部增層電路310、320係藉由核心基座20之金屬柱213相互電性連接。因此，接置於頂部增層電路320上之第二半導體元件40可藉由頂部增層電路320、金屬柱213及底部增層電路310，電性耦接至嵌埋於核心基座20中之第一半導體元件10。
[實施例4]
圖49為本發明第四實施態樣中，另一種不具頂部增層電路之封裝疊加半導體組體400剖視圖，且樹脂密封層更覆蓋第一半導體元件及金屬柱之頂面。
於本實施態樣中，該封裝疊加半導體組體400與實施例1所述相似，惟不同處在於，(i)樹脂密封層24之厚度大於金屬柱213厚度，且具有顯露金屬柱213頂面之開孔，(ii)第一半導體元件10及核心基座20之頂面上未形成頂部增層電路，且(iii)第二半導體元件40藉由焊球51接置於金屬柱213頂面，其中焊球51延伸進入樹脂密封層24之開孔並與金屬柱213接觸。據此，第二半導體元件40可藉由金屬柱213及底部增層電路310，電性耦接至第一半導體元件10。
[實施例5]
圖50為本發明第五實施態樣中，另一種不具頂部增層電路之封裝疊加半導體組體500剖視圖，其中金屬柱213由樹脂密封層24凸伸出。
於本實施態樣中，該封裝疊加半導體組體500與實施例3所述相似，惟不同處在於，(i)金屬柱213厚度大於樹脂密封層24之厚度，(ii)第一半導體元件10及核心基座20之頂面上未形成頂部增層電路，(iii)第二半導體元件40藉由焊球51接置於金屬柱213頂面，且焊球51接觸金屬柱213凸出的部分。據此，第二半導體元件40可藉由金屬柱213及底部增層電路310，電性耦接至第一半導體元件10。
上述封裝疊加半導體組體僅為說明範例，本發明尚可透過其他多種實施例實現。此外，上述實施例可基於設計及可靠度之考量，彼此混合搭配使用或與其他實施例混合搭配使用。舉例來說，第一介電層可包括多個排列成陣列形狀之凹穴，且每一凹穴中可設置一第一半導體元件。 此外，底部增層電路亦可包括額外的導線，以接收並連接額外第一半導體元件之額外主動墊。
如上述實施態樣所示，本發明建構出一種獨特之封裝疊加半導體組體，其包括一核心基座、一第一半導體元件、一底部增層電路及一第二半導體元件，其中該第一半導體元件係容置於核心基座中，並電性耦接至底部增層電路，且底部增層電路設置於核心基座之底面上，而該核心基座則提供進行封裝疊加互連製程之垂直路由，以供第二半導體元件設置於核心基座之頂面上，使第二半導體元件可藉由底部增層電路電性耦接至第一半導體元件。
於一較佳實施態樣中，該核心基座包括一介電層、一樹脂密 封層、位於介電層中之一凹穴、以及位於樹脂密封層中之一系列金屬柱。第一半導體元件可藉由下述步驟而封裝於核心基座中並電性耦接至底部增層電路：形成一金屬凸層於一金屬載板之一底面上；形成一介電層，其覆蓋該金屬凸層及該金屬載板之該底面；移除該金屬載板之一部份，以於該介電層之一頂面上形成一系列金屬柱；移除該金屬凸層，以於該介電層中形成一凹穴；利用一黏著劑，將一第一半導體元件貼附至該介電層之該凹穴中，其中該第一半導體元件延伸進入該介電層之該凹穴中，並被介電層頂面上之樹脂密封層側向覆蓋，且第一半導體元件之底面具有主動墊；以及形成一底部增層電路於介電層之底面上，其中該底部增層電路係電性耦接至該第一半導體元件之該些主動墊及該些金屬柱。據此，該核心基座可作為一平坦平台，並可提供後續進行封裝疊加互連步驟之垂直路由，亦即，可藉由將一第二半導體元件電性耦接至金屬柱之步驟，以製作完成一封裝疊加半導體組體。具體地說，該第二半導體元件係設置於核心基座之頂面上，且藉由金屬柱及底部增層電路電性耦接至第一半導體元件。
除非特別描述或必須依序發生之步驟，上述步驟之順序並無限制於以上所列，且可根據所需設計而變化或重新安排。
該第一半導體元件可為已封裝或未封裝晶片。例如，可藉由面板尺寸製程製得已封裝晶片後，再進行切割步驟以獲得第一半導體元件，其包括一半導體晶片、一重佈層及一模封材。該重佈層之底面處可具有主動墊，以與底部增層電路互連，而半導體晶片可設置於重佈層之頂面上，並電性耦接至重佈層之主動墊，同時被模封材所包圍。於一較佳實施態樣中，該第一半導體元件可藉由下述步驟製得：於一犧牲載板上形成一 重佈層；將一半導體晶片電性耦接至重佈層；形成一模封材，以覆蓋該重佈層及該半導體晶片；以及移除該犧牲載板。此外，第一半導體元件更可包括凸塊於該些主動墊上。
該核心基座之介電層較佳係含有玻璃纖維，並具有容置第一半導體元件之凹穴。該介電層之凹穴具有一底板及自底板延伸至介電層頂面之側壁。該介電層之凹穴側壁係側向對準並靠近第一半導體元件之外圍邊緣。由於凹穴側壁係由凹穴底板延伸超過第一半導體元件之底面，故凹穴側壁可限制第一半導體元件之側向位移，以控制第一半導體元件置於凹穴中之準確度。此外，於具有凸塊之第一半導體元件態樣中，該介電層更可具有一系列的穿孔，其於凹穴之底板處延伸穿過介電層，以使第一半導體元件之凸塊可延伸穿過其中，並由介電層之穿孔顯露。
樹脂密封層可不含玻璃纖維，且可於貼附第一半導體元件至介電層凹穴中之步驟前或該步驟後形成。例如，於移除金屬載板之選定部位而形成金屬柱及覆蓋金屬凸層之金屬塊後，可提供樹脂密封層以覆蓋金屬塊及金屬柱之側壁，接著再移除金屬塊及金屬凸層，以於樹脂密封層中形成開口，同時於介電層中形成凹穴。據此，第一半導體元件可插入樹脂密封層之開口並進入介電層之凹穴，藉此，可利用凹穴側壁作為抗位移控制件，使第一半導體元件保持於預定位置處。或者，可於第一半導體元件貼附於介電層凹穴中後，接著再提供樹脂密封層以覆蓋第一半導體元件及金屬柱側壁。此外，該樹脂密封層之頂面可與金屬柱之頂面呈實質上共平面，或低於金屬柱頂面，以顯露金屬柱頂面。或者，該樹脂密封層更可覆蓋金屬柱頂面，且具有顯露金屬柱頂面之開孔。
樹脂密封層中之金屬柱可提供核心基座兩相對側間之垂直電性連接。於一較佳實施態樣中，金屬柱之厚度係小於第一半導體元件之總厚度，並且實質上相等於第一半導體元件凸出於凹穴外之凸出高度，同時金屬柱係藉由金屬化盲孔電性耦接至底部增層電路，其中金屬化盲孔係由核心基座之底面延伸進入介電層。
該核心基座更可包含一系列輔助金屬墊，其係被介電層所側向覆蓋，且電性耦接至金屬柱及底部增層電路之金屬化盲孔，並設置於底部增層電路之金屬化盲孔與金屬柱之間。該些輔助金屬墊可於形成金屬凸層之同時沉積於金屬載板之底面上，後續再形成與輔助金屬墊頂面接觸之金屬柱。於一較佳實施態樣中，該些輔助金屬墊係與金屬凸層於頂面及底面處呈實質上共平面，且輔助金屬墊之厚度係實質上相等於介電層凹穴之深度。此外，輔助金屬墊頂面處之直徑可相等於或不同於金屬柱底面處之直徑。
底部增層電路係形成於核心基座之底面上，以於核心基座之金屬柱與第一半導體元件之間提供電性連接。更具體地說，該底部增層電路可包括導線，其中導線直接接觸第一半導體元件之主動墊或凸塊及核心基座之金屬柱或輔助金屬墊，並由第一半導體元件之主動墊或凸塊及核心基座之金屬柱或輔助金屬墊延伸，且填滿延伸穿過介電層之盲孔，同時亦填滿延伸穿過介電層及黏著劑之額外盲孔，以形成下部金屬化盲孔，同時側向延伸於介電層之底面上。據此，第一半導體元件與底部增層電路間之電性連接、以及核心基座與底部增層電路間之電性連接皆無須使用焊接材料。可更選擇性地形成一頂部增層電路於核心基座之頂面上，且該頂部增 層電路位於核心基座與第二半導體元件之間，並藉由金屬柱及選擇性的輔助金屬墊電性耦接至底部增層電路。更具體地說，該頂部增層電路可包括一上部介電層及導線，其中該上部介電層位於第一半導體元件及核心基座之頂面，而該些導線直接接觸核心基座之金屬柱，並由金屬柱延伸並填滿上部介電層中之盲孔，以形成上部金屬化盲孔，且同時側向延伸於上部介電層上。據此，該頂部增層電路可電性耦接至金屬柱，並提供第二半導體元件之電性接點。
假如需要更多的信號路由，頂部增層電路及底部增層電路可進一步包括額外之介電層、額外之盲孔、以及額外之導線。頂部及底部增層電路之最外側導線可分別容置導電接點，例如焊球，以與另一電性裝置電性傳輸及機械性連接。例如，第二半導體元件可藉由頂部增層電路最外側導線上之導電接點，以設置於頂部增層電路上，以形成封裝疊加半導體組體。在此，該第二半導體元件可為已封裝或未封裝晶片。例如，第二半導體元件可為裸晶片或晶圓級封裝晶粒等。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，在凹穴向上之狀態下，介電層可於下方覆蓋第一半導體元件，不論另一元件例如黏著劑是否位於介電層與第一半導體元件之間。
「對準」一詞意指元件間之相對位置，不論元件之間是否彼此保持距離或鄰接，或一元件插入且延伸進入另一元件中。例如，當假想之水平線與介電層之凹穴側壁及第一半導體元件相交時，介電層之凹穴側壁即側向對準於第一半導體元件，不論介電層之凹穴側壁與第一半導體元件之間是否具有其他與假想之水平線相交之元件，且不論是否具有另一與 第一半導體元件相交但不與介電層之凹穴側壁相交、或與介電層之凹穴側壁相交但不與第一半導體元件相交之假想水平線。同樣地，盲孔係對準於第一半導體元件之主動墊。
「靠近」一詞意指元件間之間隙的寬度不超過最大可接受範圍。如本領域習知通識，當介電層之凹穴側壁與第一半導體元件間之間隙不夠窄時，第一半導體元件於間隙中之側向位移而導致之位置誤差可能會超過可接受之最大誤差限制。在某些情況下，一旦第一半導體元件之位置誤差超過最大極限時，則不可能使用雷射光束對準第一半導體元件之預定位置，而導致第一半導體元件以及增層電路間之電性連接失敗。根據第一半導體元件之主動墊尺寸，於本領域之技術人員可經由試誤法以確認第一半導體元件以及介電層之凹穴側壁間之間隙的最大可接受範圍，以確保金屬化盲孔與第一半導體元件之主動墊對準。由此，「介電層之凹穴側壁靠近第一半導體元件之外圍邊緣」之用語係指第一半導體元件之外圍邊緣與介電層之凹穴側壁間之間隙係窄到足以防止第一半導體元件之位置誤差超過可接受之最大誤差限制。舉例來說，第一半導體元件與介電層之凹穴側壁間之間隙可約於5微米至50微米之範圍內。
「電性連接」、以及「電性耦接」之詞意指直接或間接電性連接。例如，底部增層電路之導線直接接觸並且電性連接至第一半導體元件之主動墊或凸塊，而頂部增層電路之導線則與第一半導體元件之主動墊保持距離，並且藉由頂部增層電路之導線及核心基座中之金屬柱，而電性連接至第一半導體元件之主動墊。
本發明之封裝疊加半導體組體具有許多優點。舉例來說，該 底部增層電路可對第一與第二半導體元件，提供具有簡單電路圖案之信號路由，或具有複雜電路圖案之可撓性多層信號路由。可利用凹穴之深度以降低金屬柱之最小高度，藉此得以設置更多的金屬柱。凹穴側壁可用來控制第一半導體元件置放之準確度。第一半導體元件與底部增層電路係直接電性連接，因此有利於展現高I/O值以及高性能。藉由此方法製備成的封裝疊加半導體組體係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外，本發明之製作方法不需昂貴工具即可實施。因此，相較於傳統技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
100‧‧‧封裝疊加半導體組體
10‧‧‧第一半導體元件
132‧‧‧主動墊
20‧‧‧核心基座
213‧‧‧金屬柱
23‧‧‧第一介電層
24‧‧‧樹脂密封層
26‧‧‧黏著劑
310‧‧‧底部增層電路
315‧‧‧第一導線
317、318‧‧‧第一金屬化盲孔
331‧‧‧第三介電層
335‧‧‧第三導線
320‧‧‧頂部增層電路
327‧‧‧第二金屬化盲孔
40‧‧‧第二半導體元件
51‧‧‧焊球

Claims (8)

  1. 一種封裝疊加半導體組體，其包括：一核心基座，其包括一介電層、一樹脂密封層及一系列金屬柱，其中(i)該介電層具有一凹穴，且該凹穴係由該介電層之一頂面延伸，(ii)該樹脂密封層係設置於該介電層之該頂面上，且(iii)該些金屬柱係設置於該樹脂密封層中；一第一半導體元件，其係被該介電層之該凹穴於側向上所限制，且具有主動墊，該些主動墊係藉由一黏著劑貼附至該介電層之該凹穴之一底板；一底部增層電路，其係設置於該核心基座之一底面上，其中該底部增層電路係藉由延伸穿過該黏著劑及該介電層之金屬化盲孔，電性耦接至該第一半導體元件之該些主動墊，同時該底部增層電路更藉由延伸穿過該介電層之額外金屬化盲孔，電性耦接至該些金屬柱；以及一第二半導體元件，其係設置於該核心基座之一頂面上，其中該第二半導體元件係藉由該些金屬柱及該底部增層電路，電性耦接至該第一半導體元件。
  2. 如申請專利範圍第1項所述之封裝疊加半導體組體，其中，該介電層含有玻璃纖維，而該樹脂密封層則不含玻璃纖維。
  3. 如申請專利範圍第1項所述之封裝疊加半導體組體，更包括：一頂部增層電路，其係設置於該核心基座之該頂面上，且位於該核心基座與該第二半導體元件之間，其中該第二半導體元件係電性耦接至該頂部增層電路，而該頂部增層電路係藉由該些金屬柱及該底部增層電路，電性耦接至該第一半導體元件。
  4. 如申請專利範圍第1項所述之封裝疊加半導體組體，其中，該第一半導體元件包括一半導體晶片、一重佈層及一模封材，該重佈層之一底面處具有該些主動墊，而該半導體晶片係設置於該重佈層之一頂面上，並電性耦接至該重佈層之該些主動墊，且被該模封材所包圍。
  5. 如申請專利範圍第1項所述之封裝疊加半導體組體，其中，該核心基座更包括一系列輔助金屬墊，其係被該介電層側向覆蓋，並電性耦接至該些金屬柱及該底部增層電路之該些額外金屬化盲孔，且設置於該些金屬柱與該些額外金屬化盲孔之間。
  6. 如申請專利範圍第5項所述之封裝疊加半導體組體，其中，該些輔助金屬墊之厚度係實質上相等於該介電層之該凹穴之深度。
  7. 一種封裝疊加半導體組體，其包括：一核心基座，其包括一介電層、一樹脂密封層及一系列金屬柱，其中(i)該介電層具有一凹穴及一系列穿孔，該凹穴係由該介電層之一頂面延伸，而該些穿孔係於該凹穴之一底板處延伸穿過該介電層，(ii)該樹脂密封層係設置於該介電層之該頂面上，且(iii)該些金屬柱係設置於該樹脂密封層中；一第一半導體元件，其係被該介電層之該凹穴於側向上所限制，且藉由一黏著劑貼附至該介電層之該凹穴之該底板，其中該第一半導體元件具有凸塊，且該些凸塊係延伸穿過該底板處之該些穿孔；一底部增層電路，其係設置於該核心基座之一底面上，其中該底部增層電路係電性耦接至該第一半導體元件之該些凸塊，同時該底部增層電路更藉由延伸穿過該介電層之金屬化盲孔，電性耦接至該些金屬柱；以及一第二半導體元件，其係設置於該核心基座之一頂面上，其中該第二 半導體元件係藉由該些金屬柱及該底部增層電路，電性耦接至該第一半導體元件。
  8. 如申請專利範圍第7項所述之封裝疊加半導體組體，更包括：一頂部增層電路，其係設置於該核心基座之該頂面上，且位於該核心基座與該第二半導體元件之間，其中該第二半導體元件係電性耦接至該頂部增層電路，而該頂部增層電路係藉由該些金屬柱及該底部增層電路，電性耦接至該第一半導體元件。
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