CN106409777A - 底部元件限制于介电材凹穴内的封装叠加半导体组件 - Google Patents

底部元件限制于介电材凹穴内的封装叠加半导体组件 Download PDF

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林文强
王家忠
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Bridge Semiconductor Corp
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Yuqiao Semiconductor Co Ltd
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Abstract

本发明提出一种封装叠加半导体组件，其中，一核心基座的介电材凹穴中设有一半导体元件，且该半导体元件被一系列金属柱所环绕。该核心基座的凹穴可控制该元件，避免元件相对于所述金属柱发生侧向位移，且所述金属柱提供核心基座两相反侧间的垂直连接，其可利用凹穴的深度，以降低金属柱所需的最小高度。此外，另一半导体元件设于核心基座的顶面上，其可通过核心基座底面处的增层电路，电性耦接至介电材凹穴中的半导体元件。

Description

底部元件限制于介电材凹穴内的封装叠加半导体组件
技术领域
本发明涉及一种封装叠加半导体组件，尤指一种将底部元件限制于介电层凹穴中的封装叠加半导体组件，其中该底部元件被一系列金属柱所环绕。
背景技术
为了整合移动、通信以及运算功能，半导体封装产业面临极大的散热、电性以及可靠度挑战。尽管在文献中已报导许多封装叠加(package-on-package，POP)组件，但仍存有许多问题。举例来说，美国专利案号9,214,450、8,916,481、8,525,337及8,344,492是利用模封材中的导孔、中介层中的贯孔或柱形凸块(stud bump)形成垂直通道，以电性连接顶部及底部元件。然而，随着移动模块的进步，元件间需连接的I/O垫数目持续地增加，因此使用上述垂直通道的方法会因为连接结构彼此非常靠近，而导致相邻连接结构间发生短路。
上述组件的制造方法还会造成另一严重的缺点，其在封胶或层压工艺时，会造成嵌埋/底部元件的位移。如美国专利案号No.8,501,544中描述的元件位移会造成不完全的微盲孔金属化，其导致电性连接质量劣化，因而降低组件的可靠度及生产良率。
为了上述理由及以下所述的其他理由，目前亟需发展一种新式的封装叠加半导体组件，以达到较佳信号完整度、高良率及低成本的要求。
发明内容
本发明的主要目的是提供一种封装叠加半导体组件，其底部元件限制于介电层的凹穴中，以控制嵌埋的底部元件避免发生位移。
本发明的另一目的是提供一种封装叠加半导体组件，其在核心基座中形成一系列金属柱，以作为垂直互连路由。由于金属柱与凹穴皆是借助同一金属载板所形成，据此嵌埋的底部元件与金属柱间可维持预定的相对位置。
本发明的再一目的是提供一种封装叠加半导体组件，其中凹穴及金属柱皆设于核心基座中。所述金属柱用于提供核心基座两相反侧间的垂直连接，由于该组件可利用凹穴的深度，以降低金属柱所需的最小高度，故可大幅改善生产良率并降低成本。
依据上述及其他目的，本发明提出一种封装叠加半导体组件，其包括一核心基座、一第一半导体元件、一底部增层电路及一第二半导体元件。于一较佳实施方式中，该核心基座包括一介电层、一树脂密封层及一系列金属柱。该介电层具有一凹穴，其由介电层的顶面延伸。该树脂密封层设置于该介电层的顶面上。该第一半导体元件被介电层的凹穴于侧向上限制位置，并借助黏着剂贴附至介电层的凹穴底板上，且第一半导体元件的主动垫面向凹穴的底板。所述金属柱设置于介电层的顶面上，且被树脂密封层所侧向覆盖。该底部增层电路设置于该核心基座的底面上，其包括延伸穿过介电层的金属化盲孔，并电性耦接至第一半导体元件的主动垫及金属柱。该第二半导体元件设置于核心基座的顶面上，并借助金属柱及底部增层电路电性耦接至第一半导体元件。
本发明的封装叠加半导体组件具有许多优点。举例来说，通过将第一半导体元件插入介电层凹穴中，则可利用凹穴的深度以降低金属柱所需的最小高度。于介电层顶面上形成金属柱的作法，可用以提供封装叠加互连工艺所需的垂直路由，使设置于核心基座顶面上的第二半导体元件可借助底部增层电路，电性耦接至第一半导体元件。
本发明的上述及其他特征与优点可通过下述较佳实施例的详细叙述更加清楚明了。
附图说明
参考随附图式，本发明可通过下述较佳实施例的详细叙述更加清楚明了，其中：
图1为本发明第一实施方式中，牺牲载板的剖视图；
图2及3分别为本发明第一实施方式中，在图1的牺牲载板上形成一重布层的剖视图及顶部立体示意图；
图4及5分别为本发明第一实施方式中，半导体芯片设置于图2及3结构上的剖视图及顶部立体示意图；
图6为本发明第一实施方式中，图4结构上形成模封材的剖视图；
图7及8分别为本发明第一实施方式中，将图6结构中的牺牲载板移除的剖视图及底部立体示意图；
图9及10分别为本发明第一实施方式中，图7及8的结构切割成个别单件的剖视图及底部立体示意图；
图11及12分别为本发明第一实施方式中，对应于图9及10切离单元的半导体元件剖视图及底部立体示意图；
图13及14分别为本发明第一实施方式中，金属载板上形成金属凸层的剖视图及底部立体示意图；
图15为本发明第一实施方式中，图13结构上形成第一介电层的剖视图；
图16及17分别为本发明第一实施方式中，将图15结构中金属载板的一选定部位移除的剖视图及顶部立体示意图；
图18为本发明第一实施方式中，图16结构上形成树脂密封层的剖视图；
图19及20分别为本发明第一实施方式中，图18结构形成置放区域的剖视图及顶部立体示意图；
图21为本发明第一实施方式中，图19结构上设置图11半导体元件的剖视图；
图22为本发明第一实施方式中，图21结构上形成第二介电层的剖视图；
图23为本发明第一实施方式中，图22结构上形成第一及第二盲孔的剖视图；
图24为本发明第一实施方式中，图23结构上形成第一及第二导线的剖视图；
图25为本发明第一实施方式中，图24结构上形成第三及第四介电层的剖视图；
图26为本发明第一实施方式中，图25结构上形成第三及第四盲孔的剖视图；
图27为本发明第一实施方式中，图26结构上形成第三及第四导线的剖视图；
图28为本发明第一实施方式中，图27结构上设置另一半导体元件，以制作完成封装叠加半导体组件的剖视图；
图29为本发明第二实施方式中，金属载板上形成金属凸层及辅助金属垫的剖视图；
图30为本发明第二实施方式中，图29结构上形成第一介电层的剖视图；
图31为本发明第二实施方式中，图30结构形成凹穴及金属柱的剖视图；
图32为本发明第二实施方式中，图31结构上设置图11半导体元件的剖视图；
图33为本发明第二实施方式中，图32结构上形成树脂密封层的剖视图；
图34为本发明第二实施方式中，图33结构上形成第二介电层的剖视图；
图35为本发明第二实施方式中，图34结构上形成第一及第二盲孔的剖视图；
图36为本发明第二实施方式中，图35结构上形成第一及第二导线的剖视图；
图37为本发明第二实施方式中，图36结构上形成第三及第四介电层的剖视图；
图38为本发明第二实施方式中，图37结构上形成第三及第四盲孔的剖视图；
图39为本发明第二实施方式中，图38结构上形成第三及第四导线的剖视图；
图40为本发明第二实施方式中，图39结构上设置另一半导体元件，以制作完成封装叠加半导体组件的剖视图；
图41为本发明第三实施方式中，第一介电层上形成金属柱的剖视图；
图42为本发明第三实施方式中，图41结构上形成穿孔的剖视图；
图43为本发明第三实施方式中，图42结构上设置图11半导体元件的剖视图；
图44为本发明第三实施方式中，图43结构上形成树脂密封层的剖视图；
图45为本发明第三实施方式中，图44结构上形成第二介电层的剖视图；
图46为本发明第三实施方式中，图45结构上形成第一及第二盲孔的剖视图；
图47为本发明第三实施方式中，图46结构上形成第一及第二导线的剖视图；
图48为本发明第三实施方式中，图47结构上设置另一半导体元件，以制作完成封装叠加半导体组件的剖视图；
图49为本发明第四实施方式中，另一封装叠加半导体组件的剖视图；以及
图50为本发明第五实施方式中，再一封装叠加半导体组件的剖视图。
【附图标记说明】
第一半导体元件 10
封装叠加半导体组件 100、200、300、400、500
牺牲载板 11
重布层 13
第一路由电路 131
主动垫 132
绝缘层 133
第二路由电路 135
凸块 14、18
半导体芯片 15
模封材 17
核心基座 20
金属载板 21
金属块 211
金属柱 213
金属凸层 221
辅助金属垫 223
第一介电层 23
凹穴 230
穿孔 231
第一盲孔 233、234
底板 236
第一金属化盲孔 237、238
侧壁 238、248
树脂密封层 24
开口 240
置放区域 250
黏着剂 26
底部增层电路 310
第一导线 315
第一金属化盲孔 317、318
顶部增层电路 320
第二介电层 321
第二盲孔 323
第二导线 325
第二金属化盲孔 327
第三介电层 331
第三盲孔 333
第三导线 335
第三金属化盲孔 337
第四介电层 341
第四盲孔 343
第四导线 345
第四金属化盲孔 347
第二半导体元件 40
焊球 51
切割线 L
具体实施方式
在下文中，将提供一实施例以详细说明本发明的实施方式。本发明的优点以及功效将通过本发明所揭露的内容而更为显著。在此说明所附的图式是简化过的且作为示例用。图式中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神及范畴的条件下，可进行各种变化以及调整。
[实施例1]
图1-28为本发明第一实施方式中，一种封装叠加半导体组件的制作方法图，其包括一第一半导体元件、一核心基座、一顶部增层电路、一底部增层电路及一第二半导体元件。
图1为牺牲载板11的剖视图。牺牲载板11可由任何可剥离或可移除的材料所制成，如硅、铜、铝、铁、镍、锡或其合金。
图2及3分别为牺牲载板11上形成重布层(re-distribution layer)13的剖视图及顶部立体示意图。于此图中，该重布层13包括第一路由电路131、一绝缘层133及第二路由电路135。第一路由电路131侧向延伸于牺牲载板11上。绝缘层133接触牺牲载板11及第一路由电路131，并覆盖且侧向延伸于牺牲载板11及第一路由电路131上。第二路由电路135自第一导路131朝上延伸，并延伸穿过绝缘层133，同时侧向延伸于绝缘层133上。该绝缘层133可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成，且通常具有50微米的厚度。
图4及5分别为半导体芯片15以覆晶方式接置于重布层13上的剖视图及顶部立体示意图。通过热压、回焊、或热超音波接合技术，可将半导体芯片15经由凸块14电性耦接至第二路由电路135。
图6为重布层13及半导体芯片15上形成模封材(mold compound)17的剖视图。该模封材17通常是通过模封工艺(molding)、树脂涂布或树脂层压方式形成，其接触重布层13及半导体芯片15，并由上方覆盖重布层13及半导体芯片15。
图7及8分别为移除牺牲载板11的剖视图及底部立体示意图。牺牲载板11可通过各种技术移除，以显露第一路由电路131，如使用酸性溶液(如氯化铁、硫酸铜溶液)或碱性溶液(如氨溶液)进行湿蚀刻、电化学蚀刻、或于机械方式(如钻孔或端铣)后再进行化学蚀刻。据此，重布层13的第一路由电路131可由下方显露，并具有阵列排列的主动垫132(如图8所示)，以提供与下一级增层电路互连的电性接点。
图9及10分别为将图7及8的面板尺寸结构切割成个别单件的剖视图及底部立体视图。如图所示，沿着切割线“L”，将此面板尺寸结构(其中半导体芯片15接置于重布层13上)切割成个别的第一半导体元件10。
图11及12分别为个别第一半导体元件10的剖视图及底部立体视图，其中该第一半导体元件10包括一重布层13、一半导体芯片15及一模封材17。重布层13的底面具有主动垫132，而半导体芯片15由上方电性耦接至重布层13且被模封材17所包围。于此图中，该半导体元件15借助凸块14电性耦接至重布层13。或者，亦可通过另一种方法制得第一半导体元件10，其半导体芯片15可借助微盲孔而电性耦接至重布层13。
图13及14分别为金属载板21上形成金属凸层221的剖视图及底部立体示意图。金属载板21及金属凸层221通常由铜、铝、镍、或其他金属或合金制成。金属凸层221的材料可与金属载板21相同或相异。金属载板21的厚度可为0.05毫米至0.5毫米(较佳为0.1毫米至0.2毫米)，而金属凸层221的厚度可为10微米至100微米。于本实施方式中，该金属载板21由铜所制成并具有0.125毫米厚度，而金属凸层221由铜所制成并具有50微米厚度。金属凸层221可通过图案化沉积法形成于金属载板21，如电镀、无电电镀、蒸镀、溅镀或其组合，或者通过蚀刻或机械刻蚀(carving)而形成。
图15为金属载板21与金属凸层221上形成第一介电层23的剖视图。该第一介电层23可通过层压或涂布方式形成，且通常含有玻璃纤维。第一介电层23接触金属载板21及金属凸层221，并由下方覆盖并侧向延伸于金属载板21及金属凸层221上，同时于侧面方向上环绕且同形披覆金属凸层221的侧壁。
图16及17分别为形成一金属块211及阵列式金属柱213的剖视图及顶部立体示意图。在此，可通过如微影技术及湿蚀刻方式，移除金属载板21的选定部分，以形成金属块211及金属柱213。金属块211由上方覆盖金属凸层221，而金属柱213则位于第一介电层23的顶面上。于此阶段中，由于已将金属载板21蚀刻分成金属块211及金属柱213，故主要是透过第一介电层23的机械强度来维持整体结构的完整，而第一介电层23所含有的玻璃纤维可提高第一介电层23的机械强度，以避免发生树脂裂损及弯翘现象。
图18为第一介电层23上形成树脂密封层24的剖视图。树脂密封层24由上方覆盖第一介电层23，并于侧面方向上环绕、同形披覆且覆盖金属块211及金属柱213的侧壁。在此，该树脂密封层24通常不含玻璃纤维，且其厚度与金属块211及金属柱213厚度相同。因此，树脂密封层24与金属块211及金属柱213于顶面及底面处呈实质上共平面。
图19及20分别为移除金属块211及金属凸层221的剖视图及顶部立体示意图。金属块211及金属凸层221可通过各种技术移除，如湿蚀刻、电化学蚀刻或激光，以形成由凹穴230及开口240所构成的置放区域250。第一介电层23中的凹穴230具有一底板236，其实质上平行于第一介电层23的顶面及底面，且凹穴230的周缘定义出自底板236延伸至第一介电层23顶面的内侧壁238。开口240的侧壁248由树脂密封层24的底面延伸至顶面，并且对准凹穴230。在此图中，凹穴230与开口240具有相同直径，且开口240的侧壁248与凹穴230的侧壁238齐平。
图21为图11的第一半导体元件10置于置放区域250中的剖视图。该第一半导体元件10插入该置放区域250中，并借助黏着剂26而贴附至凹穴230的底板236，其中主动垫132与黏着剂26接触，而模封材17会与金属柱213及树脂密封层24在顶面处呈实质上共平面。黏着剂26接触第一半导体元件10的重布层13及凹穴230的底板236，并且夹置于第一半导体元件10的重布层13与凹穴230的底板236之间，以提供第一半导体元件10与第一介电层23间的机械连结。凹穴230的侧壁238与开口240的侧壁248侧向对准并靠近第一半导体元件10的外围边缘，得以限制第一半导体元件10侧向位移。
图22为第二介电层321由上方层压/涂布于第一半导体元件10、金属柱213及树脂密封层24上的剖视图。第二介电层321接触第一半导体元件10、金属柱213及树脂密封层24的所述顶面，且覆盖并侧向延伸于第一半导体元件10、金属柱213及树脂密封层24的所述顶面上。在此实施方式中，该第二介电层321通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成。
图23为形成第一盲孔233、234及第二盲孔323的剖视图。第一盲孔233延伸穿过第一介电层23及黏着剂26，并对准第一半导体元件10的主动垫132，以在向下方向上显露第一半导体元件10的主动垫132。另外的第一盲孔234则延伸穿过第一介电层23，并对准金属柱213的选定部位，以在向下方向上显露金属柱213的选定部位。第二盲孔323延伸穿过第二介电层321，并对准金属柱213的选定部位，以在向上方向上显露金属柱213的选定部位。第一盲孔233、234及第二盲孔323可通过各种技术形成，如激光钻孔、电浆蚀刻、及微影技术，且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能。或者，可使用扫描激光束，并搭配金属光罩。
参考图24，通过金属沉积及金属图案化工艺，分别在第一介电层23及第二介电层321上形成第一导线315及第二导线325。第一导线315自金属柱213的底面及第一半导体元件10的主动垫132朝下延伸，并填满第一盲孔233、234，以分别形成直接接触第一半导体元件10的主动垫132与金属柱213的第一金属化盲孔317、318，同时侧向延伸于第一介电层23上。第二导线325自金属柱213的顶面朝上延伸，并填满第二盲孔323，以形成直接接触金属柱213的第二金属化盲孔327，同时侧向延伸于第二介电层321上。因此，第一导线315及第二导线325可提供X及Y方向的水平信号路由及穿过第一盲孔233、234与第二盲孔323的垂直路由，并可作为第一半导体元件10及金属柱213的电性连接。
第一导线315及第二导线325可通过各种技术沉积为单层或多层，如电镀、无电电镀、蒸镀、溅镀或其组合。举例来说，首先通过将该结构浸入活化剂溶液中，使第一介电层23及第二介电层321与无电镀铜产生触媒反应，接着以无电电镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，在晶种层上沉积电镀铜层前，该晶种层可通过溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需的厚度，即可使用各种技术图案化被覆层，以形成第一导线315及第二导线325，其包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其组合，并使用蚀刻光罩(图未示)，以定义出第一导线315及第二导线325。
图25为形成第三介电层331及第四介电层341的剖视图，其中第三介电层331由下方层压/涂布于第一介电层23及第一导线315上，而第四介电层341由上方层压/涂布于第二介电层321及第二导线325上。第三介电层331接触第一介电层23及第一导线315，并由下方覆盖并侧向延伸于第一介电层23及第一导线315上。第四介电层341接触第二介电层321及第二导线325，并由上方覆盖并侧向延伸于第二介电层321及第二导线325上。第三介电层331及第四介电层341可由环氧树脂、玻璃环氧树脂、聚酰亚胺、或其类似物所制成，且通常具有50微米的厚度。
图26为形成第三盲孔333及第四盲孔343的剖视图。第三盲孔333延伸穿过第三介电层331，以在向下方向上显露第一导线315的选定部位。第四盲孔343延伸穿过第四介电层341，以在向上方向上显露第二导线325的选定部位。如第一盲孔233及第二盲孔323所述，第三盲孔333及第四盲孔343亦可通过各种技术形成，如激光钻孔、电浆蚀刻、及微影技术，且通常具有50微米的直径。
图27为形成第三导线335及第四导线345的剖视图，其中第三导线335及第四导线345可通过金属沉积及金属图案化工艺分别形成于第三介电层331及第四介电层341上。第三导线335自第一导线315向下延伸，并填满第三盲孔333，以形成直接接触第一导线315的第三金属化盲孔337，同时侧向延伸于第三介电层331上。第四导线345自第二导线325向上延伸，并填满第四盲孔343，以形成直接接触第二导线325的第四金属化盲孔347，同时侧向延伸于第四介电层341上。
此阶段已制作完成底部增层电路310及顶部增层电路320，且顶部增层电路320借助金属柱213电性耦接至底部增层电路310。
图28为第二半导体元件40接置于第四导线345上的剖视图。第二半导体元件40借助焊球51接置于顶部增层电路320上，其中所述焊球51与第四导线345及第二半导体元件40接触。
据此，如图28所示，已完成的封装叠加(package-on-package，POP)半导体组件100包括一第一半导体元件10、一核心基座20、一底部增层电路310、一顶部增层电路320及一第二半导体元件40。在此图中，第一半导体元件10包括一重布层13、一半导体芯片15及一模封材17；核心基座20包括阵列式金属柱213、一第一介电层23及一树脂密封层24；底部增层电路310包括第一导线315、一第三介电层331及第三导线335；顶部增层电路320包括第二介电层321、第二导线325、一第四介电层341及第四导线345。
该第一半导体元件10以面朝下方式设置于第一介电层23的凹穴230中，并突伸出凹穴230且延伸穿过树脂密封层24的开口240，同时模封材17与金属柱213及树脂密封层24在其顶面处呈实质上共平面。第一半导体元件10与凹穴230侧壁238及开口240侧壁248间的间隙约在5微米至50微米的范围内。如此一来，凹穴230的侧壁238及开口240的侧壁248可精准控制第一半导体元件10的置放位置，其中凹穴230的侧壁238朝向上方向延伸超过第一半导体元件10的底面。底部增层电路310设置于核心基座20的底面，并借助第一金属化盲孔317电性耦接至第一半导体元件10的主动垫132，同时还借助额外的第一金属化盲孔318电性耦接至核心基座20的金属柱213，其中第一金属化盲孔317延伸穿过黏着剂26及第一介电层23，而额外的第一金属化盲孔318则延伸穿过第一介电层23。顶部增层电路320设置于第一半导体元件10及核心基座20的顶面上，且借助第二金属化盲孔327电性耦接至核心基座20的金属柱213。第二半导体元件40设置于顶部增层电路320上，并借助顶部增层电路320而电性耦接至第一半导体元件10、金属柱213及底部增层电路310。
[实施例2]
图29-40为本发明第二实施方式的封装叠加半导体组件制作方法图，其在金属柱底下设有辅助金属垫。
为了简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图29为金属载板21上形成金属凸层221及阵列式辅助金属垫223的剖视图。金属凸层221及辅助金属垫223自金属载板21的底面朝向下方向延伸。在此图中，辅助金属垫223与金属凸层221在其顶面及底面处呈实质上共平面。辅助金属垫223的材料可与金属凸层221的材料相同，且可通过图案化沉积法形成，如电镀、无电电镀、蒸镀、溅镀或其组合，或者通过蚀刻或机械刻蚀而形成。
图30为金属载板21、金属凸层221及辅助金属垫223上形成第一介电层23的剖视图。第一介电层23接触金属载板21、金属凸层221及辅助金属垫223，并由下方覆盖金属载板21、金属凸层221及辅助金属垫223，同时在侧面方向上环绕且同形披覆金属凸层221及辅助金属垫223的侧壁。
图31为形成一凹穴230及阵列式金属柱213的剖视图。在此，该凹穴230及所述金属柱213通过移除金属载板21的选定部分及金属凸层221而形成。金属柱213对准辅助金属垫223，并在向上方向上接触并覆盖辅助金属垫223。金属柱213底面处的直径可与辅助金属垫223顶面处的直径相同或相异。此外，凹穴230的深度实质上相等于辅助金属垫223的厚度。
图32为图11的第一半导体元件10置于第一介电层23的凹穴230中的剖视图。该第一半导体元件10插入该凹穴230中，并借助黏着剂26而贴附至第一介电层23，其中重布层13接触黏着剂26，且模封材17与金属柱213在顶面处呈实质上共平面。
图33为第一介电层23上形成树脂密封层24的剖视图。树脂密封层24由上方覆盖第一介电层23，并在侧面方向上环绕、同形披覆且覆盖第一半导体元件10及金属柱213的侧壁。在此，树脂密封层24与第一半导体元件10及金属柱213在顶面处呈实质上共平面。
图34为第二介电层321由上方层压/涂布于第一半导体元件10、金属柱213及树脂密封层24上的剖视图。第二介电层321接触并覆盖第一半导体元件10、金属柱213及树脂密封层24的所述顶面。
图35为形成第一盲孔233、234及第二盲孔323的剖视图。第一盲孔233延伸穿过第一介电层23及黏着剂26，并对准第一半导体元件10的主动垫132，以在向下方向上显露第一半导体元件10的主动垫132。另外的第一盲孔234则延伸穿过第一介电层23，并对准辅助金属垫223的选定部位，以在向下方向上显露辅助金属垫223的选定部位。第二盲孔323延伸穿过第二介电层321，并对准金属柱213的选定部位，以在向上方向上显露金属柱213的选定部位。
参考图36，通过金属沉积及金属图案化工艺，分别在第一介电层23及第二介电层321上形成第一导线315及第二导电325。第一导线315自主动垫132及辅助金属垫223朝下延伸，并填满第一盲孔233、234，以形成第一金属化盲孔317、318，同时侧向延伸于第一介电层23上。第二导线325自金属柱213朝上延伸，并填满第二盲孔323，以形成第二金属化盲孔327，同时侧向延伸于第二介电层321上。
图37为形成第三介电层331及第四介电层341的剖视图，其中第三介电层331由下方层压/涂布于第一介电层23及第一导线315上，而第四介电层341由上方层压/涂布于第二介电层321及第二导线325上。第三介电层331接触第一介电层23及第一导线315，并由下方覆盖并侧向延伸于第一介电层23及第一导线315上。第四介电层341接触第二介电层321及第二导线325，并由上方覆盖并侧向延伸于第二介电层321及第二导线325上。
图38为形成第三盲孔333及第四盲孔343的剖视图。第三盲孔333延伸穿过第三介电层331，以在向下方向上显露第一导线315的选定部位。第四盲孔343延伸穿过第四介电层341，以在向上方向上显露第二导线325的选定部位。
图39为形成第三导线335及第四导线345的剖视图，其中第三导线335及第四导线345可通过金属沉积及金属图案化工艺分别形成于第三介电层331及第四介电层341上。第三导线335自第一导线315向下延伸，并填满第三盲孔333，以形成直接接触第一导线315的第三金属化盲孔337，同时侧向延伸于第三介电层331上。第四导线345自第二导线325向上延伸，并填满第四盲孔343，以形成直接接触第二导线325的第四金属化盲孔347，同时侧向延伸于第四介电层341上。
图40为第二半导体元件40接置于第四导线345上的剖视图。第二半导体元件40借助焊球51电性耦接至第一半导体元件10，其中所述焊球51与第四导线345及第二半导体元件40接触。
据此，如图40所示，已完成的封装叠加半导体组件200包括一第一半导体元件10、一核心基座20、一底部增层电路310、一顶部增层电路320及一第二半导体元件40。在此图中，第一半导体元件10包括一重布层13、一半导体芯片15及一模封材17；核心基座20包括阵列式金属柱213、阵列式辅助金属垫223、一第一介电层23及一树脂密封层24；底部增层电路310包括第一导线315、一第三介电层331及第三导线335；顶部增层电路320包括第二介电层321、第二导线325、一第四介电层341及第四导线345。
该第一半导体元件10延伸穿过树脂密封层24的开口240，并延伸进入第一介电层23的凹穴230。该第一半导体元件10凸伸于凹穴230外的凸出高度实质上相等于金属柱213与树脂密封层24的厚度，而凹穴230的深度则实质上相等于辅助金属垫223的厚度。底部增层电路310电性耦接至第一半导体元件10的主动垫132及辅助金属垫223，以对第一半导体元件10提供扇出路由。顶部增层电路320则透过核心基座20的辅助金属垫223与金属柱213，电性耦接至底部增层电路310，并对第二半导体元件40提供电性接点。
[实施例3]
图41-48为本发明第三实施方式的封装叠加半导体组件制作方法图，其第一半导体元件10包括凸块18，且凸块18延伸穿过第一介电层23。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图41为第一介电层23上形成阵列式金属柱213的剖视图。此结构可通过移除图13中的金属载板21的选定部分及金属凸层221而制成。据此，第一介电层23具有自顶面延伸的一凹穴230，而金属柱213位于凹穴230外。
图42为第一介电层23中形成阵列式穿孔231的剖视图。所述穿孔231对准于凹穴230，并且延伸穿过第一介电层23。
图43为第一半导体元件10置于第一介电层23凹穴230中的剖视图。在本实施方式中，该第一半导体元件10与图11结构相似，惟差异处在于，该第一半导体元件10还包括凸块18，且所述凸块18位于重布层13的主动垫132上。所述凸块18可为铜柱、锡柱、金柱或其他导电凸块。第一半导体元件10借助黏着剂26而贴附至第一介电层23的凹穴230处，而凸块18插入穿孔231，并自穿孔231显露，同时模封材17与金属柱213在顶面处呈实质上共平面。
图44为第一介电层23上形成树脂密封层24的剖视图。树脂密封层24由上方覆盖第一介电层23，并在侧面方向上环绕、同形披覆且覆盖第一半导体元件10及金属柱213的侧壁。在此，该树脂密封层24与第一半导体元件10及金属柱213在顶面处呈实质上共平面。
图45为第二介电层321由上方层压/涂布于第一半导体元件10、金属柱213及树脂密封层24上的剖视图。第二介电层321接触第一半导体元件10、金属柱213及树脂密封层24的所述顶面，且覆盖并侧向延伸于第一半导体元件10、金属柱213及树脂密封层24的所述顶面上。
图46为形成第一盲孔234及第二盲孔323的剖视图。第一盲孔234延伸穿过第一介电层23，并对准金属柱213，以在向下方向上显露金属柱213的选定部位。第二盲孔323延伸穿过第二介电层321，并对准金属柱213，以在向上方向上显露金属柱213的选定部位。
参考图47，通过金属沉积及金属图案化工艺，分别在第一介电层23及第二介电层321上形成第一导线315及第二导线325。第一导线315自第一半导体元件10的凸块18及金属柱213朝下延伸，并填满第一盲孔234，以形成直接接触金属柱213的第一金属化盲孔318，同时侧向延伸于第一介电层23上。第二导线325自金属柱213朝上延伸，并填满第二盲孔323，以形成直接接触金属柱213的第二金属化盲孔327，同时侧向延伸于第二介电层321上。
图48为第二半导体元件40接置于第二导线325上的剖视图。第二半导体元件40借助焊球51电性耦接至第一半导体元件10，其中所述焊球51与第二导线325及第二半导体元件40接触。
据此，如图48所示，已完成的封装叠加半导体组件300包括一第一半导体元件10、一核心基座20、一底部增层电路310、一顶部增层电路320及一第二半导体元件40。在此图中，第一半导体元件10包括一重布层13、一半导体芯片15、一模封材17及凸块18；核心基座20包括阵列式金属柱213、一第一介电层23及一树脂密封层24；底部增层电路310包括第一导线315；顶部增层电路320包括第二介电层321及第二导线325。
该第一半导体元件10以面朝下方式设置于第一介电层23的凹穴230中，且凹穴230侧壁靠近第一半导体元件10的外围边缘，同时第一半导体元件10的凸块18插入穿孔231。底部及顶部增层电路310、320借助核心基座20的金属柱213相互电性连接。因此，接置于顶部增层电路320上的第二半导体元件40可借助顶部增层电路320、金属柱213及底部增层电路310，电性耦接至嵌埋于核心基座20中的第一半导体元件10。
[实施例4]
图49为本发明第四实施方式中，另一种不具顶部增层电路的封装叠加半导体组件400剖视图，且树脂密封层还覆盖第一半导体元件及金属柱的顶面。
在本实施方式中，该封装叠加半导体组件400与实施例1所述相似，惟不同处在于，(i)树脂密封层24的厚度大于金属柱213厚度，且具有显露金属柱213顶面的开孔，(ii)第一半导体元件10及核心基座20的顶面上未形成顶部增层电路，且(iii)第二半导体元件40借助焊球51接置于金属柱213顶面，其中焊球51延伸进入树脂密封层24的开孔并与金属柱213接触。据此，第二半导体元件40可借助金属柱213及底部增层电路310，电性耦接至第一半导体元件10。
[实施例5]
图50为本发明第五实施方式中，另一种不具顶部增层电路的封装叠加半导体组件500剖视图，其中金属柱213由树脂密封层24凸伸出。
在本实施方式中，该封装叠加半导体组件500与实施例3所述相似，惟不同处在于，(i)金属柱213厚度大于树脂密封层24的厚度，(ii)第一半导体元件10及核心基座20的顶面上未形成顶部增层电路，(iii)第二半导体元件40借助焊球51接置于金属柱213顶面，且焊球51接触金属柱213凸出的部分。据此，第二半导体元件40可借助金属柱213及底部增层电路310，电性耦接至第一半导体元件10。
上述封装叠加半导体组件仅为说明范例，本发明尚可透过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。举例来说，第一介电层可包括多个排列成阵列形状的凹穴，且每一凹穴中可设置一第一半导体元件。此外，底部增层电路亦可包括额外的导线，以接收并连接额外第一半导体元件的额外主动垫。
如上述实施方式所示，本发明建构出一种独特的封装叠加半导体组件，其包括一核心基座、一第一半导体元件、一底部增层电路及一第二半导体元件，其中该第一半导体元件容置于核心基座中，并电性耦接至底部增层电路，且底部增层电路设置于核心基座的底面上，而该核心基座则提供进行封装叠加互连工艺的垂直路由，以供第二半导体元件设置于核心基座的顶面上，使第二半导体元件可借助底部增层电路电性耦接至第一半导体元件。
在一较佳实施方式中，该核心基座包括一介电层、一树脂密封层、位于介电层中的一凹穴、以及位于树脂密封层中的一系列金属柱。第一半导体元件可通过下述步骤而封装于核心基座中并电性耦接至底部增层电路：形成一金属凸层在一金属载板的一底面上；形成一介电层，其覆盖该金属凸层及该金属载板的该底面；移除该金属载板的一部份，以在该介电层的一顶面上形成一系列金属柱；移除该金属凸层，以在该介电层中形成一凹穴；利用一黏着剂，将一第一半导体元件贴附至该介电层的该凹穴中，其中该第一半导体元件延伸进入该介电层的该凹穴中，并被介电层顶面上的树脂密封层侧向覆盖，且第一半导体元件的底面具有主动垫；以及形成一底部增层电路在介电层的底面上，其中该底部增层电路电性耦接至该第一半导体元件的所述主动垫及所述金属柱。据此，该核心基座可作为一平坦平台，并可提供后续进行封装叠加互连步骤的垂直路由，亦即，可通过将一第二半导体元件电性耦接至金属柱的步骤，以制作完成一封装叠加半导体组件。具体地说，该第二半导体元件设置于核心基座的顶面上，且借助金属柱及底部增层电路电性耦接至第一半导体元件。
除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。
该第一半导体元件可为已封装或未封装芯片。例如，可通过面板尺寸工艺制得已封装芯片后，再进行切割步骤以获得第一半导体元件，其包括一半导体芯片、一重布层及一模封材。该重布层的底面处可具有主动垫，以与底部增层电路互连，而半导体芯片可设置于重布层的顶面上，并电性耦接至重布层的主动垫，同时被模封材所包围。在一较佳实施方式中，该第一半导体元件可通过下述步骤制得：在一牺牲载板上形成一重布层；将一半导体芯片电性耦接至重布层；形成一模封材，以覆盖该重布层及该半导体芯片；以及移除该牺牲载板。此外，第一半导体元件还可包括凸块于所述主动垫上。
该核心基座的介电层较佳含有玻璃纤维，并具有容置第一半导体元件的凹穴。该介电层的凹穴具有一底板及自底板延伸至介电层顶面的侧壁。该介电层的凹穴侧壁侧向对准并靠近第一半导体元件的外围边缘。由于凹穴侧壁由凹穴底板延伸超过第一半导体元件的底面，故凹穴侧壁可限制第一半导体元件的侧向位移，以控制第一半导体元件置于凹穴中的准确度。此外，在具有凸块的第一半导体元件方式中，该介电层还可具有一系列的穿孔，其在凹穴的底板处延伸穿过介电层，以使第一半导体元件的凸块可延伸穿过其中，并由介电层的穿孔显露。
树脂密封层可不含玻璃纤维，且可在贴附第一半导体元件至介电层凹穴中的步骤前或该步骤后形成。例如，在移除金属载板的选定部位而形成金属柱及覆盖金属凸层的金属块后，可提供树脂密封层以覆盖金属块及金属柱的侧壁，接着再移除金属块及金属凸层，以在树脂密封层中形成开口，同时在介电层中形成凹穴。据此，第一半导体元件可插入树脂密封层的开口并进入介电层的凹穴，据此，可利用凹穴侧壁作为抗位移控制件，使第一半导体元件保持于预定位置处。或者，可在第一半导体元件贴附于介电层凹穴中后，接着再提供树脂密封层以覆盖第一半导体元件及金属柱侧壁。此外，该树脂密封层的顶面可与金属柱的顶面呈实质上共平面，或低于金属柱顶面，以显露金属柱顶面。或者，该树脂密封层还可覆盖金属柱顶面，且具有显露金属柱顶面的开孔。
树脂密封层中的金属柱可提供核心基座两相对侧间的垂直电性连接。在一较佳实施方式中，金属柱的厚度小于第一半导体元件的总厚度，并且实质上相等于第一半导体元件凸出于凹穴外的凸出高度，同时金属柱借助金属化盲孔电性耦接至底部增层电路，其中金属化盲孔由核心基座的底面延伸进入介电层。
该核心基座还可包含一系列辅助金属垫，其被介电层所侧向覆盖，且电性耦接至金属柱及底部增层电路的金属化盲孔，并设置于底部增层电路的金属化盲孔与金属柱之间。所述辅助金属垫可在形成金属凸层的同时沉积在金属载板的底面上，后续再形成与辅助金属垫顶面接触的金属柱。在一较佳实施方式中，所述辅助金属垫与金属凸层在顶面及底面处呈实质上共平面，且辅助金属垫的厚度实质上相等于介电层凹穴的深度。此外，辅助金属垫顶面处的直径可相等于或不同于金属柱底面处的直径。
底部增层电路形成于核心基座的底面上，以在核心基座的金属柱与第一半导体元件之间提供电性连接。更具体地说，该底部增层电路可包括导线，其中导线直接接触第一半导体元件的主动垫或凸块及核心基座的金属柱或辅助金属垫，并由第一半导体元件的主动垫或凸块及核心基座的金属柱或辅助金属垫延伸，且填满延伸穿过介电层的盲孔，同时亦填满延伸穿过介电层及黏着剂的额外盲孔，以形成下部金属化盲孔，同时侧向延伸于介电层的底面上。据此，第一半导体元件与底部增层电路间的电性连接、以及核心基座与底部增层电路间的电性连接皆无须使用焊接材料。可再选择性地形成一顶部增层电路在核心基座的顶面上，且该顶部增层电路位在核心基座与第二半导体元件之间，并借助金属柱及选择性的辅助金属垫电性耦接至底部增层电路。更具体地说，该顶部增层电路可包括一上部介电层及导线，其中该上部介电层位于第一半导体元件及核心基座的顶面，而所述导线直接接触核心基座的金属柱，并由金属柱延伸并填满上部介电层中的盲孔，以形成上部金属化盲孔，且同时侧向延伸于上部介电层上。据此，该顶部增层电路可电性耦接至金属柱，并提供第二半导体元件的电性接点。
假如需要更多的信号路由，顶部增层电路及底部增层电路可进一步包括额外的介电层、额外的盲孔、以及额外的导线。顶部及底部增层电路的最外侧导线可分别容置导电接点，例如焊球，以与另一电性装置电性传输及机械性连接。例如，第二半导体元件可借助顶部增层电路最外侧导线上的导电接点，以设置于顶部增层电路上，以形成封装叠加半导体组件。在此，该第二半导体元件可为已封装或未封装芯片。例如，第二半导体元件可为裸芯片或晶圆级封装晶粒等。
“覆盖”一词意指在垂直及/或侧面方向上不完全以及完全覆盖。例如，在凹穴向上的状态下，介电层可在下方覆盖第一半导体元件，不论另一元件例如黏着剂是否位于介电层与第一半导体元件之间。
“对准”一词意指元件间的相对位置，不论元件之间是否彼此保持距离或邻接，或一元件插入且延伸进入另一元件中。例如，当假想的水平线与介电层的凹穴侧壁及第一半导体元件相交时，介电层的凹穴侧壁即侧向对准于第一半导体元件，不论介电层的凹穴侧壁与第一半导体元件之间是否具有其他与假想的水平线相交的元件，且不论是否具有另一与第一半导体元件相交但不与介电层的凹穴侧壁相交、或与介电层的凹穴侧壁相交但不与第一半导体元件相交的假想水平线。同样地，盲孔对准于第一半导体元件的主动垫。
“靠近”一词意指元件间的间隙的宽度不超过最大可接受范围。如本领域习知通识，当介电层的凹穴侧壁与第一半导体元件间的间隙不够窄时，第一半导体元件在间隙中的侧向位移而导致的位置误差可能会超过可接受的最大误差限制。在某些情况下，一旦第一半导体元件的位置误差超过最大极限时，则不可能使用激光束对准第一半导体元件的预定位置，而导致第一半导体元件以及增层电路间的电性连接失败。根据第一半导体元件的主动垫尺寸，本领域的技术人员可经由试误法以确认第一半导体元件以及介电层的凹穴侧壁间的间隙的最大可接受范围，以确保金属化盲孔与第一半导体元件的主动垫对准。由此，“介电层的凹穴侧壁靠近第一半导体元件的外围边缘”的用语是指第一半导体元件的外围边缘与介电层的凹穴侧壁间的间隙窄到足以防止第一半导体元件的位置误差超过可接受的最大误差限制。举例来说，第一半导体元件与介电层的凹穴侧壁间的间隙可约在5微米至50微米的范围内。
“电性连接”、以及“电性耦接”的词意指直接或间接电性连接。例如，底部增层电路的导线直接接触并且电性连接至第一半导体元件的主动垫或凸块，而顶部增层电路的导线则与第一半导体元件的主动垫保持距离，并且借助顶部增层电路的导线及核心基座中的金属柱，而电性连接至第一半导体元件的主动垫。
本发明的封装叠加半导体组件具有许多优点。举例来说，该底部增层电路可对第一与第二半导体元件，提供具有简单电路图案的信号路由，或具有复杂电路图案的可挠性多层信号路由。可利用凹穴的深度以降低金属柱的最小高度，据此得以设置更多的金属柱。凹穴侧壁可用来控制第一半导体元件置放的准确度。第一半导体元件与底部增层电路直接电性连接，因此有利于展现高I/O值以及高性能。通过此方法制备成的封装叠加半导体组件可靠度高、价格低廉，且非常适合大量制造生产。
本发明的制作方法具有高度适用性，且上以独特、进步的方式结合运用各种成熟的电性及机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相较于传统技术，此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例系为例示之用，其中所述实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使图式清晰，图式亦可能省略重复或非必要的元件及元件符号。

Claims (8)

1.一种封装叠加半导体组件，其包括：
一核心基座，其包括一介电层、一树脂密封层及一系列金属柱，其中(i)该介电层具有一凹穴，且该凹穴由该介电层的一顶面延伸，(ii)该树脂密封层设置于该介电层的该顶面上，且(iii)所述金属柱设置于该树脂密封层中；
一第一半导体元件，其被该介电层的该凹穴于侧向上所限制，且具有主动垫，所述主动垫通过一黏着剂贴附至该介电层的该凹穴的一底板；
一底部增层电路，其设置于该核心基座的一底面上，其中该底部增层电路通过延伸穿过该黏着剂及该介电层的金属化盲孔，电性耦接至该第一半导体元件的所述主动垫，同时该底部增层电路还通过延伸穿过该介电层的额外金属化盲孔，电性耦接至所述金属柱；以及
一第二半导体元件，其设置于该核心基座的一顶面上，其中该第二半导体元件通过所述金属柱及该底部增层电路，电性耦接至该第一半导体元件。
2.如权利要求1所述的封装叠加半导体组件，其特征在于，该第一介电层含有玻璃纤维，而该树脂密封层则不含玻璃纤维。
3.如权利要求1所述的封装叠加半导体组件，其特征在于，还包括：一顶部增层电路，其设置于该核心基座的该顶面上，且位于该核心基座与该第二半导体元件之间，其中该第二半导体元件电性耦接至该顶部增层电路，而该顶部增层电路通过所述金属柱及该底部增层电路，电性耦接至该第一半导体元件。
4.如权利要求1所述的封装叠加半导体组件，其特征在于，该第一半导体元件包括一半导体芯片、一重布层及一模封材，该重布层的一底面处具有所述主动垫，而该半导体芯片设置于该重布层的一顶面上，并电性耦接至该重布层的所述主动垫，且被该模封材所包围。
5.如权利要求1所述的封装叠加半导体组件，其特征在于，该核心基座还包括一系列辅助金属垫，其被该介电层侧向覆盖，并电性耦接至所述金属柱及该底部增层电路的所述额外金属化盲孔，且设置于所述金属柱与所述额外金属化盲孔之间。
6.如权利要求5所述的封装叠加半导体组件，其特征在于，所述辅助金属垫的厚度实质上相等于该介电层的该凹穴的深度。
7.一种封装叠加半导体组件，其特征在于，其包括：
一核心基座，其包括一介电层、一树脂密封层及一系列金属柱，其中(i)该介电层具有一凹穴及一系列穿孔，该凹穴由该介电层的一顶面延伸，而所述穿孔于该凹穴的一底板处延伸穿过该介电层，(ii)该树脂密封层设置于该介电层的该顶面上，且(iii)所述金属柱设置于该树脂密封层中；
一第一半导体元件，其被该介电层的该凹穴于侧向上所限制，且通过一黏着剂贴附至该介电层的该凹穴的该底板，其中该第一半导体元件具有凸块，且所述凸块延伸穿过该底板处的所述穿孔；
一底部增层电路，其设置于该核心基座的一底面上，其中该底部增层电路电性耦接至该第一半导体元件的所述凸块，同时该底部增层电路还通过延伸穿过该介电层的金属化盲孔，电性耦接至所述金属柱；以及
一第二半导体元件，其设置于该核心基座的一顶面上，其中该第二半导体元件通过所述金属柱及该底部增层电路，电性耦接至该第一半导体元件。
8.如权利要求7所述的封装叠加半导体组件，其特征在于，还包括：一顶部增层电路，其设置于该核心基座的该顶面上，且位于该核心基座与该第二半导体元件之间，其中该第二半导体元件电性耦接至该顶部增层电路，而该顶部增层电路通过所述金属柱及该底部增层电路，电性耦接至该第一半导体元件。
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