KR20220081445A - PoP 구조의 반도체 패키지 및 그 제조방법 - Google Patents

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package
semiconductor chip
trench
semiconductor
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이정현
김지황
심종보
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Abstract

본 발명의 기술적 사상은 패키지 기판 간의 미세 피치(fine pitch)가 구현되고, 패키지의 전체 높이가 감소되며, 신뢰성이 향상된 PoP 구조의 반도체 패키지 및 그 제조방법을 제공한다. 그 반도체 패키지는 제1 바디층, 및 상기 제1 바디층의 상면 상에 제1 보호층을 구비한 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 제1 반도체 칩; 상기 제1 패키지 기판과 상기 제1 반도체 칩의 상부에 배치되고, 제2 바디층 및 상기 제2 바디층의 하면 상에 제2 보호층을 구비한 제2 패키지 기판; 상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하고, 상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에 배치된 제1 연결 부재; 및 상기 제1 연결 부재가 배치된 부분들 중 적어도 일부에서, 상기 상기 제1 패키지 기판과 제2 패키지 기판 사이를 채우는 갭 충진재;를 포함하고, 상기 제1 패키지 기판은, 상기 제1 보호층의 중심 부분이 제거되어 형성된 제1 트렌치를 구비하고, 상기 제2 패키지 기판은, 상기 제2 보호층의 중심 부분이 제거되어 형성된 제2 트렌치를 구비하며, 상기 제1 트렌치와 제2 트렌치 사이에 상기 제1 반도체 칩이 배치된다.

Description

PoP 구조의 반도체 패키지 및 그 제조방법{Semiconductor package for PoP(Package on Package) structure and manufacturing method thereof}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히, 패키지 온 패키지(Package on Package: P0P) 구조의 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 소형화, 경량화, 고성능, 대용량 및 고신뢰성을 구현하기 위하여, 패키지 위에 패키지가 배치된 구조의 PoP(Package on Package) 구조의 반도체 패키지에 대한 연구와 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 패키지 기판 간의 미세 피치(fine pitch)가 구현되고, 패키지의 전체 높이가 감소되며, 신뢰성이 향상된 PoP 구조의 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 제1 바디층, 및 상기 제1 바디층의 상면 상에 제1 보호층을 구비한 제1 패키지 기판; 상기 제1 패키지 기판 상에 실장된 제1 반도체 칩; 상기 제1 패키지 기판과 상기 제1 반도체 칩의 상부에 배치되고, 제2 바디층 및 상기 제2 바디층의 하면 상에 제2 보호층을 구비한 제2 패키지 기판; 상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하고, 상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에 배치된 제1 연결 부재; 및 상기 제1 연결 부재가 배치된 부분들 중 적어도 일부에서, 상기 상기 제1 패키지 기판과 제2 패키지 기판 사이를 채우는 갭 충진재;를 포함하고, 상기 제1 패키지 기판은, 상기 제1 보호층의 중심 부분이 제거되어 형성된 제1 트렌치를 구비하고, 상기 제2 패키지 기판은, 상기 제2 보호층의 중심 부분이 제거되어 형성된 제2 트렌치를 구비하며, 상기 제1 트렌치와 제2 트렌치 사이에 상기 제1 반도체 칩이 배치된, PoP(Package on Package) 구조의 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 바디층, 및 상기 제1 바디층의 상면과 하면 상에 제1 보호층을 구비하고, 상기 제1 바디층의 상면 상의 상기 제1 보호층의 중심 부분에 제1 트렌치가 형성된 제1 패키지 기판; 상기 제1 패키지 기판의 상부에 배치되고, 제2 바디층 및 상기 제2 바디층의 상면과 하면 상에 제2 보호층을 구비하며, 상기 제2 바디층의 하면 상의 상기 제2 보호층의 중심 부분에 제2 트렌치가 형성된 제2 패키지 기판; 상기 제1 패키지 기판의 상면 상에 실장되고, 상기 제1 트렌치와 제2 트렌치 사이에 배치된 제1 반도체 칩; 및 상기 제2 패키지 기판의 상면 상에 실장되고, 적어도 하나의 제2 반도체 칩을 구비한 상부 패키지;를 포함하고, 상기 제1 반도체 칩은 상기 제1 트렌치와 제2 트렌치의 적어도 일부를 채우는 EMC에 의해 덮히며, 상기 제1 패키지 기판과 제2 패키지 기판 사이의 적어도 일부에 상기 EMC와 다른 물질의 갭 충진재가 채워진, PoP 구조의 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 패키지 기판과 제2 패키지 기판을 준비하는 단계; 상기 제1 패키지 기판의 상면 상에 제1 트렌치를 형성하고, 제2 패키지 기판의 하면 상에 제2 트렌치를 형성하는 단계; 상기 제1 패키지 기판의 상면 상의, 상기 제1 트렌치 내에 제1 반도체 칩을 실장하는 단계; 상기 제2 트렌치가 상기 제1 반도체 칩을 향하도록, 상기 제2 패키지 기판을 상기 제1 패키지 기판 상에 적층하는 단계; 상기 제1 반도체 칩을 밀봉하는 EMC를 충진하는 단계; 및 상기 제2 패키지 기판 상에 상부 패키지를 실장하는 단계;를 포함하고, 상기 제1 패키지 기판 상에 적층하는 단계에서, 제1 연결 부재와 상기 EMC와 다른 물질의 갭 충진재를 이용하여 상기 제2 패키지 기판을 상기 제1 패키지 기판에 접합하는, PoP 구조의 반도체 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 PoP 구조의 반도체 패키지는, 제1 및 제2 패키지 기판들에 형성된 제1 및 제2 트렌치들 사이에 제1 반도체 칩이 배치되고, 또한, 제1 반도체 칩을 밀봉하는 밀봉재와 다른 재질의 갭 충진재가 제1 및 제2 패키지 기판들 사이의 제1 연결 부재를 둘러쌈으로써, 제1 연결 부재의 미세 피치가 구현되고, 패키지의 전체 높이가 감소될 수 있다.
또한, 본 발명의 기술적 사상에 의한 PoP 구조의 반도체 패키지는, 갭 충진재에 의해 제1 연결 부재의 단락, 솔더 변형, 넌-웨팅과 같은 불량이 방지됨으로써, 신뢰성이 향상된 PoP 구조의 반도체 패키지가 구현될 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이다.
도 2a 내지 도 2c는 도 1의 반도체 패키지에서, 패키지 기판들의 적층 구조와 패키지 기판의 구조에 대한 단면도, 사시도, 및 평면도이다.
도 3a 및 도 3b는 도 1의 반도체 패키지에서, 갭 충진재의 구조에 대한 사시도, 및 평면도이다.
도 4a 내지 도 4c는 도 1의 반도체 패키지에서, 갭 충진재의 구조에 대한 다양한 실시예들을 보여주는 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이다.
도 6a 내지 도 8b는 본 발명의 일 실시예들에 따른 PoP 구조의 반도체 패키지들에 대한 단면도들, 사시도들, 및 평면도이다.
도 9a 내지 도 9c는 도 6a, 도 7a, 및 도 8a의 반도체 패키지들 중 어느 하나에서, 갭 충진재의 구조에 대한 다양한 실시예들을 보여주는 평면도들이다.
도 10은 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이다.
도 11a 내지 도 17은 PoP 구조의 반도체 패키지의 제조방법을 간단하게 보여주는 단면도들 및 개념도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이고, 도 2a 내지 도 2c는 도 1의 반도체 패키지에서, 패키지 기판들의 적층 구조와 패키지 기판의 구조에 대한 단면도, 사시도, 및 평면도이며, 도 3a 및 도 3b는 도 1의 반도체 패키지에서, 갭 충진재의 구조에 대한 사시도, 및 평면도이다.
도 1 내지 도 3b를 참조하면, 본 실시예의 PoP(Package on Package) 구조의 반도체 패키지(100, 이하. 간단히 '반도체 패키지'라 한다)는 제1 패키지 기판(110), 제2 패키지 기판(120), 제1 반도체 칩(130), 제1 연결 부재(140), 갭 충진재(150), 및 상부 패키지(160)를 포함할 수 있다.
제1 패키지 기판(110)은, 반도체 패키지(100)의 지지 기판으로서, 제1 바디층(111), 하부 보호층(113d), 및 상부 보호층(113u)을 포함할 수 있다. 제1 바디층(111)은 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다. 실시예에 따라, 제1 바디층(111)은 상면 상의 기판 패드를 하면 상의 기판 패드로 바로 연결하는 관통 전극을 포함할 수도 있다. 제1 바디층(111)은, 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 실시예에 따라, 제1 바디층(111)은 실리콘 웨이퍼와 같은 액티브 웨이퍼를 기반으로 형성될 수도 있다. 제1 바디층(111)은 제1 두께(D1)를 가질 수 있다. 제1 두께(D1)는, 예컨대, 100 ~ 200㎛ 정도일 수 있다. 그러나 제1 두께(D1)가 상기 수치 범위에 한정되는 것은 아니다.
하부 보호층(113d)은 제1 바디층(111)의 하면 상에 배치되고, 상부 보호층(113u)은 제1 바디층(111)의 상면 상에 배치될 수 있다. 하부 보호층(113d)과 상부 보호층(113u)은, 예컨대, 솔더 레지스트(Solder Resist: SR)로 형성될 수 있다. 그러나 하부 보호층(113d)과 상부 보호층(113u)의 재질이 SR에 한정되는 것은 아니다. 하부 보호층(113d)과 상부 보호층(113u)은 각각은 제2 두께(D2)를 가질 수 있다. 제2 두께(D2)는, 예컨대, 10 ~ 15㎛ 정도일 수 있다. 그러나 제2 두께(D2)가 상기 수치 범위에 한정되는 것은 아니다.
한편, 제1 바디층(111)의 하면과 상면 상에는 기판 패드가 형성되고, 기판 패드에 연결 부재가 배치될 수 있다. 예컨대, 제1 바디층(111)의 하면 상에는 범프 또는 솔더 볼과 같은 외부 연결 부재(115)가 배치되고, 제1 바디층(111)의 상면 상에는 제1 연결 부재(140)가 배치될 수 있다. 도 1에서, 외부 연결 부재(115)가 하부 보호층(113d) 상에 배치된 것으로 도시되고 있으나, 실제로는 하부 보호층(113d)을 관통하여 제1 바디층(111)의 하면의 기판 패드에 전기적으로 연결될 수 있다. 제1 연결 부재(140)에 대해서는, 이하 제1 연결 부재(140)의 설명 부분에서 좀더 상세히 설명한다.
도 2b를 통해 알 수 있듯이, 상부 보호층(113u)은 중심 부분은 제거되고 외곽 부분만 제1 바디층(111)의 상면 상에 유지될 수 있다. 이러한 상부 보호층(113u)의 형태에 기인하여, 제1 패키지 기판(110)은 상면 상에 제1 트렌치(T1)을 포함할 수 있다. 제1 트렌치(T1)가 상부 보호층(113u)의 제거를 통해 형성되므로, 제1 트렌치(T1)의 깊이는 상부 보호층(113u)의 제2 두께(D2)에 해당할 수 있다. 참고로, 도시의 편의상, 도 2b에서는 제1 연결 부재(140)는 생략되고, 도 2c에서는 제1 연결 부재(140)가 도시되고 있다.
한편, 제1 트렌치(T1) 내에 제1 반도체 칩(130)이 배치되므로, 제1 트렌치(T1)의 넓이는 제1 반도체 칩(130)을 충분히 수용할 수 있는 넓이를 가질 수 있다. 예컨대, 제1 트렌치(T1)의 제1 방향(x 방향) 폭과 제2 방향(y 방향)의 폭은 제1 반도체 칩(130)의 제1 방향(x 방향) 폭과 제2 방향(y 방향)의 폭보다 클 수 있다.
제2 패키지 기판(120)은, 상부 패키지(160)의 지지 기판으로서, 제2 바디층(121), 하부 보호층(123d), 및 상부 보호층(123u)을 포함할 수 있다. 본 실시예의 반도체 패키지(100)에서, 제2 패키지 기판(120)은 제1 패키지 기판(110)과 상부 패키지(160) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 그에 따라, 제2 패키지 기판(120)은 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 이러한 제2 패키지 기판(120)의 배치 위치와 기능적인 측면에서, 제2 패키지 기판(120)은 인터포저(interposer)로서 언급될 수 있다. 또한, 인터포저를 포함하는 PoP 구조를 인터포저 PoP(Interposer PoP: iPoP) 구조라고 한다.
제2 바디층(121)은 예컨대, 실리콘, 유기물, 플라스틱, 및 글래스 중 어느 하나로 형성될 수 있다. 물론, 제2 바디층(121)의 재질이 상기 물질들에 한정되는 것은 아니다. 제2 바디층(121)이 실리콘으로 형성된 경우에, 제2 패키지 기판(120)은 실리콘 인터포저로 언급되기도 한다. 또한, 제2 바디층(121)이 유기물로 형성된 경우에, 제2 패키지 기판(120)은 패널 인터포저로 언급될 수도 있다. 일반적으로 하나의 실리콘 웨이퍼에서 제조된 실리콘 인터포저의 개수보다 유기물의 사각형 원판에서 제조된 패널 인터포저의 개수가 더 많을 수 있다. 한편, 제2 바디층(121)이 글래스로 형성된 경우에, 제2 패키지 기판(120)은 글래스 인터포저로 언급될 수도 있다.
제2 바디층(121)은 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다. 실시예에 따라, 제2 바디층(121)은 상면 상의 기판 패드를 하면 상의 기판 패드로 바로 연결하는 관통 전극을 포함할 수도 있다. 또한, 실시예에 따라, 제2 바디층(121)은 하부 부분에 배선층이 배치되고, 상부 부분에 관통 전극이 배치된 구조를 가질 수도 있다. 그러한 구조의 경우, 관통 전극이 제2 바디층(121)의 상면 상의 기판 패드를 배선층의 배선으로 연결하고, 배선층의 배선은 제2 바디층(121)의 하면 상의 기판 패드에 연결될 수 있다. 제2 바디층(121)은 제3 두께(D3)를 가질 수 있다. 제3 두께(D3)는, 예컨대, 80 ~ 150㎛ 정도일 수 있다. 그러나 제3 두께(D3)가 상기 수치 범위에 한정되는 것은 아니다.
하부 보호층(123d)은 제2 바디층(121)의 하면 상에 배치되고, 상부 보호층(123u)은 제2 바디층(121)의 상면 상에 배치될 수 있다. 하부 보호층(123d)과 상부 보호층(123u)은, 예컨대, SR로 형성될 수 있다. 그러나 하부 보호층(123d)과 상부 보호층(123u)의 재질이 SR에 한정되는 것은 아니다. 하부 보호층(123d)과 상부 보호층(123u)은, 제1 패키지 기판(110)의 하부 보호층(113d)과 상부 보호층(113u)와 실질적으로 동일한 두께를 가질 수 있다. 예컨대, 하부 보호층(123d)과 상부 보호층(123u) 각각은 10 ~ 15㎛ 정도의 제2 두께(D2)를 가질 수 있다. 물론, 제2 두께(D2)가 상기 수치 범위에 한정되는 것은 아니다.
한편, 제2 바디층(121)의 하면과 상면 상에는 기판 패드가 형성되고, 기판 패드에 연결 부재가 배치될 수 있다. 예컨대, 제2 바디층(121)의 하면 상에는 제1 연결 부재(140)가 배치되고, 제2 바디층(121)의 상면 상에는 제2 연결 부재(162)가 배치될 수 있다. 도 1에서, 제2 연결 부재(162)가 상부 보호층(123u) 상에 배치된 것으로 도시되고 있으나, 실제로는 상부 보호층(123u)을 관통하여 제2 바디층(121)의 상면 상의 기판 패드에 전기적으로 연결될 수 있다.
한편, 제2 패키지 기판(120)은 하면 상에 제2 트렌치(T2)를 포함할 수 있다. 제2 패키지 기판(120)의 제2 트렌치(T2)는 하부 보호층(123d)의 중심 부분이 제거되어 형성될 수 있다. 도 2b에서, 제1 패키지 기판(110)의 제1 트렌치(T1)을 보여주고 있는데, 제2 패키지 기판(120)의 하면이 상방으로 향하는 경우, 제2 패키지 기판(120)의 제2 트렌치(T2)의 형태는 제1 패키지 기판(110)의 제1 트렌치(T1)와 실질적으로 동일할 수 있다. 제2 트렌치(T2)가 하부 보호층(123d)의 제거를 통해 형성되므로, 제2 트렌치(T2)의 깊이는 하부 보호층(123d)의 제2 두께(D2)에 해당할 수 있다. 제2 트렌치(T2)는, 제1 트렌치(T1)와 실질적으로 동일한 넓이를 가지며, 또한, 제1 반도체 칩(130)을 사이에 두고 제1 트렌치(T1)와 마주보는 위치의 제2 바디층(121)의 하면 상에 형성될 수 있다.
제1 반도체 칩(130)은 제1 패키지 기판(110)의 상면 상에 실장될 수 있다. 제1 반도체 칩(130)은, 예컨대, 로직 칩일 수 있다. 여기서, 로직 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 또는 ASIC(Application Specific Integrated Circuit) 등을 포함할 수 있다. 제1 반도체 칩(130)은 제4 두께(D4)를 가질 수 있다. 제4 두께(D4)는 예컨대, 50 ~ 150㎛ 정도일 수 있다. 물론, 제4 두께(D4)가 상기 수치 범위에 한정되는 것은 아니다.
도 1 또는 도 2a에 도시된 바와 같이, 제1 반도체 칩(130)은 제1 패키지 기판(110)의 상면 상의 제1 트렌치(T1) 내에 배치될 수 있다. 제1 반도체 칩(130)은 제3 연결 부재(132)를 통해 제1 패키지 기판(110)에 전기적으로 연결되고, 제1 반도체 칩(130)과 제1 패키지 기판(110) 사이, 및 제3 연결 부재들(132) 사이에 언더필(134, underfill)이 채워질 수 있다. 실시예에 따라, MUF(Molded Underfill) 공정을 통해, 제1 반도체 칩(130)을 덮은 제1 밀봉재(136)가 언더필(134) 대신 채워질 수 있다.
제1 반도체 칩(130)은 제1 밀봉재(136)에 의해 밀봉될 수 있다. 제1 밀봉재(136)는, 예컨대, EMC(Epoxy Molding Compound)와 같은 수지(resin)로 형성될 수 있다. 물론, 제1 밀봉재(136)의 재질이 EMC에 한정되는 것은 아니다. 제1 밀봉재(136)는 제1 트렌치(T1)와 제2 트렌치(T2)의 적어도 일부를 채우며, 제1 반도체 칩(130)의 상면과 측면, 그리고 언더필(134)을 덮을 수 있다. 제1 밀봉재(136)는 제5 두께(D5)를 가질 수 있다. 제5 두께(D5)는, 예컨대, 100 ~ 200㎛ 정도일 수 있다. 물론, 제5 두께(D5)가 상기 수치 범위에 한정되는 것은 아니다.
한편, 제1 반도체 칩(130)과 제2 패키지 기판(120) 사이에는 제1 갭(G1)이 유지될 수 있다. 제1 갭(G1)에 해당하는 부분은 제1 밀봉재(136)에 의해 채워질 수 있다. 제1 반도체 칩(130)과 제2 패키지 기판(120) 사이에 제1 갭(G1)이 유지되고, 제1 갭(G1)이 제1 밀봉재(136)로 채워짐으로써, 반도체 패키지(100)의 워피지(wrapage) 특성이 개선될 수 있다. 예컨대, 제1 밀봉재(136)는 제1 패키지 기판(110), 제2 패키지 기판(120), 제1 반도체 칩(130) 사이의 팽창율 차이에 기인한 스트레스를 완화할 수 있다. 제1 갭(G1)은, 예컨대, 제2 트렌치(T2)의 깊이에 해당하는 제2 두께(D2) 정도의 크기를 가질 수 있다. 그러나 제1 갭(G1)의 크기가 그에 한정되는 것은 아니다. 예컨대, 제1 갭(G1)은 반도체 패키지(100)의 높이 감소와 워피지 개선을 함께 고려하여 적절한 크기로 유지될 수 있다.
제1 연결 부재(140)는 제1 패키지 기판(110)과 제2 패키지 기판(120) 사이에 배치되고, 제1 패키지 기판(110)과 제2 패키지 기판(120)을 전기적으로 연결할 수 있다. 도 2c 또는 도 3b를 통해 알 수 있듯이, 제1 연결 부재(140)는 제1 트렌치(T1) 또는 제1 반도체 칩(130)의 외부의 제1 패키지 기판(110)의 상면 상에 배치될 수 있다. 한편, 제2 패키지 기판(120)의 측면에서, 제1 연결 부재(140)는 제2 트렌치(T2) 또는 제1 반도체 칩(130)의 외부의 제2 패키지 기판(120)의 하면 상에 배치될 수 있다.
제1 연결 부재(140)는 제1 필라(141), 제2 필라(143) 및 솔더(145)를 포함할 수 있다. 제1 필라(141)는 제1 패키지 기판(110)의 상면 상의 기판 패드로 연결되고, 제2 필라(143)는 제2 패키지 기판(120)의 하면 상의 기판 패드로 연결될 수 있다. 제1 필라(141)와 제2 필라(143) 각각은 대응하는 보호층(113u, 123d)을 관통하는 원기둥 또는 사각기둥이나 팔각기둥 등의 다각형 기둥 형태를 가질 수 있다. 또한, 제1 필라(141)와 제2 필라(143) 각각은, 예컨대, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 물론, 제1 필라(141)와 제2 필라(143)의 재질이 상기 물질들에 한정되는 것은 아니다. 본 실시예의 반도체 패키지(100)에서, 제1 필라(141)와 제2 필라(143)는, 예컨대, Cu로 형성될 수 있다.
솔더(145)는 제1 필라(141)와 제2 필라(143)를 결합시키며, 구형 또는 볼 형태를 가질 수 있다. 솔더(145)는, 예컨대, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예컨대, 솔더(145)는 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다. 물론, 솔더(145)의 재질이 상기 물질들에 한정되는 것은 아니다.
본 실시예의 반도체 패키지(100)에서, 제1 연결 부재(140)는 매우 작은 피치(pitch)로 배치될 수 있다. 제1 연결 부재(140)는, 예컨대, 30 ~ 50㎛ 정도의 미세 피치로 배치될 수 있다. 또한, 실시예에 따라, 제1 연결 부재(140)는 10 ~ 30㎛ 정도의 미세 피치로 배치될 수도 있다. 제1 연결 부재(140)의 미세 피치와 관련하여, 하기 본 실시예의 반도체 패키지(100)의 전반적인 장점에 대한 설명 부분에서 좀더 상세히 설명한다. 한편, 제1 연결 부재(140)는, 도 2c 및 도 3b에 도시된 바와 같이, 제1 반도체 칩(130)을 사이에 두고 제1 방향(x 방향)의 양쪽에 3열(column)로 배치되고, 제2 방향(y 방향)의 양쪽에 1행(row)으로 배치될 수 있다. 그러나 제1 연결 부재(140)의 배치 형태가 전술한 형태에 한정되는 것은 아니다.
갭 충진재(150)는 제1 패키지 기판(110)과 제2 패키지 기판(120) 사이, 및 제1 연결 부재들(140) 사이에 배치될 수 있다. 갭 충진재(150)는 제1 연결 부재들(140)이 배치된 부분들의 제1 패키지 기판(110)과 제2 패키지 기판(120) 사이의 제2 갭(G2)을 채울 수 있다. 여기서, 제2 갭(G2)는 앞서 제1 밀봉재(136)의 제5 두께(D5)에서 제1 및 제2 트렌치(T1, T2)의 깊이의 합을 뺀 값에 해당할 수 있다.
도 3a 및 도 3b에서 알 수 있듯이, 갭 충진재(150)는 제1 방향(x 방향)으로 제1 트렌치(T1) 또는 제1 반도체 칩(130) 양쪽의 제1 패키지 기판(110)의 상부 보호층(113u) 상에 배치되며, 제2 방향(y 방향)을 따라 연장할 수 있다. 예컨대, 갭 충진재(150)는 제2 방향(y 방향)으로 길쭉한 직사각형 형태를 가질 수 있다. 물론, 갭 충진재(150)의 형태가 직사각형 형태에 한정되는 것은 아니다. 갭 충진재(150)의 좀더 다양한 형태에 대해서는 도 4a 내지 도 4c의 설명 부분에서 좀더 상세히 설명한다. 한편, 도 2a 또는 도 3a에 도시된 바와 같이, 제1 방향(x 방향)으로 제1 트렌치(T1) 양쪽에서, 갭 충진재(150)의 제1 방향(x 방향)의 폭은, 상부 보호층(113u)의 제1 방향(x 방향)의 폭과 실질적으로 동일할 수 있다. 그러나 실시예에 따라, 갭 충진재(150)의 제1 방향(x 방향)의 폭은 상부 보호층(113u)의 제1 방향(x 방향)의 폭보다 작을 수도 있다.
참고로, 도시의 편의상, 도 3a에서는 제1 연결 부재(140)는 생략되고, 도 3b에서는 제1 연결 부재(140)가 도시되고 있다. 또한, 갭 충진재(150)가 제1 패키지 기판(110)의 상부 보호층(113u) 상에 배치된 것으로 도시되고 있지만, 다른 관점에서, 갭 충진재(150)는 제2 패키지 기판(120)의 하부 보호층(123d) 상에 배치된 것으로 도시될 수도 있다.
한편, 제2 방향(y 방향)으로 제1 트렌치(T1) 또는 제1 반도체 칩(130)의 외부의, 제1 패키지 기판(110)의 양쪽 끝단 부분의 상부 보호층(113u) 상에는 갭 충진재(150)가 배치되지 않을 수 있다. 그에 따라, 양쪽 끝단 부분은 비어있는 공간이 유지될 수 있다. 이러한 양쪽 끝단 부분은 제1 밀봉재(136)을 주입하는 주입 통로(IP)로서 기능할 수 있다. 다시 말해서, 제1 패키지 기판(110) 상에 제1 반도체 칩(130)을 실장하고, 제1 연결 부재(140)과 갭 충진재(150)를 통해 제1 패키지 기판(110) 상에 제2 패키지 기판(120)을 적층한 후에, 양쪽 끝단 부분의 주입 통로(IP)을 통해 EMC와 같은 제1 밀봉재(136)를 주입하여 제1 반도체 칩(130)을 제1 밀봉재(136)로 밀봉할 수 있다.
갭 충진재(150)는 제1 밀봉재(136)와 다른 물질로 형성될 수 있다. 예컨대, 갭 충진재(150)는 NCF(Non Conductive Film), NCP(Non Conductive Paste), SR 등으로 형성될 수 있다. 물론, 갭 충진재(150)의 재질이 그에 한정되는 것은 아니다. 갭 충진재(150)는 제1 밀봉재(136)보다 먼저 형성될 수 있다. 예컨대, 갭 충진재(150)는 제1 패키지 기판(110)의 상부 연결 부재와 제2 패키지 기판(120)의 하부 연결 부재의 형성 후, 제1 패키지 기판(110)과 제2 패키지 기판(120) 중 어느 하나에서 해당 연결 부재를 덮도록 형성될 수 있다. 여기서, 상부 연결 부재는 제1 필라(141)를 포함하고, 하부 연결 부재는 제2 필라(143)와 솔더(145)를 포함할 수 있다. 그러나 실시예에 따라, 하부 연결 부재 대신 상부 연결 부재가 솔더를 포함하거나, 또는 하부 연결 부재와 상부 연결 부재 둘 다 솔더를 포함할 수도 있다.
갭 충진재(150)는 제1 패키지 기판(110)과 제2 패키지 기판(120)의 사이를 채워 지지하는 기능 이외에 다음과 같은 기능을 할 수 있다. 먼저, 갭 충진재(150)는, 제2 패키지 기판(120)을 열-압착 접합(Temperature-Compression Bonding: TCB) 공정을 통해 제1 패키지 기판(110) 상에 적층할 때, 제1 연결 부재들(140) 간의 단락(short)을 방지하는 기능을 할 수 있다. 여기서, TCB 공정은, 제1 패키지 기판(110) 상에 제2 패키지 기판(120)을 적층할 때, 고온, 예컨대, 200 내지 300℃ 정도에서 소정 압력을 가하여 진행하는 것을 의미할 수 있다. 이러한 TCB 공정을 통해, 제1 패키지 기판(110)의 상부 연결 부재가 제2 패키지 기판(120)의 하부 연결 부재와 결합하여 제1 연결 부재(140)가 될 수 있다. 또한, TCB 공정에서, 솔더가 용융(melting)에 의해 유동성을 가지고 흐름으로써, 인접하는 솔더와 만나게 되어 단락, 변형, 넌-웨팅(non-wetting) 등의 불량을 유발할 수 있다. 여기서, 넌-웨팅은 솔더가 필라에서 떨어지는 것을 의미하고, 넌-웨팅에 의해 오픈(open) 불량이 발생할 수 있다. 그러나 본 실시예의 반도체 패키지(100)에서, 갭 충진재(150)가 상부 연결 부재 또는 하부 연결 부분 상에 미리 배치됨으써, TCB 공정에서 솔더(145)의 흐름을 최소화하고, 그에 따라, 단락, 솔더 변형, 넌-웨팅 등의 불량을 방지할 수 있다.
다음, 제1 밀봉재(136)를 주입하여 제1 반도체 칩(130)을 밀봉하는 공정에서, 갭 충진재(150)는, 제1 밀봉재(136)가 제1 연결 부재들(140) 사이로 침투하여 제1 연결 부재들(140)에서 단락, 솔더 변형, 넌-웨팅 등을 발생시키는 것을 방지할 수 있다. 일반적으로, 제1 밀봉재(136)를 주입하는 공정에서, 유동성을 가지고 주입되도록 제1 밀봉재(136)는 고온을 유지할 수 있다. 이러한 고온의 제1 밀봉재(136)가 제1 연결 부재들(140) 사이에 침투하는 경우, 다시 솔더의 용융에 따른 흐름이 발생하여 제1 연결 부재들(140)에서 단락, 솔더 변형, 또는 넌-웨팅 등과 같은 불량이 발생할 수 있다. 그러나 본 실시예의 반도체 패키지(100)에서는, 제1 연결 부재들(140) 사이를 갭 충진재(150)가 미리 채우고 있으므로, 제1 밀봉재(136)가 제1 연결 부재들(140) 사이에 침투할 수 없고, 따라서, 앞서의 문제들이 방지될 수 있다. 또한, 제1 패키지 기판(110)의 제1 트렌치(T1)와 제2 패키지 기판(120)의 제2 트렌치(T2)가 제1 밀봉재(136)를 막는 댐과 같은 기능을 함으로써, 갭 충진재(150)와 함께, 제1 연결 부재들(140) 사이에 제1 밀봉재(136)가 침투하는 것을 더욱 효과적으로 방지할 수 있다.
참고로, 전술한 바와 같이, 제1 패키지 기판(110)의 양쪽 끝단 부분에는 갭 충진재(150)가 배치되지 않을 수 있다. 그러나 도 2c나 도 3b에 도시된 바와 같이, 양쪽 끝단 부분에는 1행의 제1 연결 부재들(140)이 배치됨으로써, 제1 밀봉재(136) 주입에 따른 제1 연결 부재들(140)의 불량이 최소화될 수 있다. 다시 말해서, 제1 밀봉재(136) 주입에 따른 제1 연결 부재들(140)의 불량은 제1 밀봉재(136)가 흐르는 방향을 따라 발생하게 된다. 그러나 양쪽 끝단 부분에는 1행의 제1 연결 부재들(140)이 배치되고, 또한 도 3a의 주입 통로(IP)의 화살표를 통해 알 수 있듯이, 제1 밀봉재(136)가 제1 연결 부재들(140)이 나열되는 방향과 수직으로 주입되므로, 제1 밀봉재(136)의 침투에 따른 제1 연결 부재들(140)의 불량이 최소화될 수 있다.
상부 패키지(160)는 제2 패키지 기판(120) 상에 제2 연결 부재(162)를 통해 실장될 수 있다. 상부 패키지(160)는 상부 기판(161), 칩 적층부(163), 제3 연결 부재(165), 및 제2 밀봉재(169)를 포함할 수 있다.
상부 기판(161)은 배선 기판으로써, 앞서, 제1 패키지 기판(110)과 유사한 구조를 가질 수 있다. 다만, 상부 기판(161)은 제1 패키지 기판(110)보다는 작은 사이즈 및 두께로 형성될 수 있다. 실시예에 따라, 상부 기판(161)은 실리콘 웨이퍼와 같은 액티브 웨이퍼를 기반으로 형성될 수도 있다.
칩 적층부(163)는 상부 기판(161) 상에 제3 연결 부재(165)를 통해 적층되며, 적어도 하나의 제2 반도체 칩을 포함할 수 있다. 본 실시예의 반도체 패키지(100)에서, 칩 적층부(163)는 4개의 제2 반도체 칩(163c)을 포함할 수 있다. 그러나 칩 적층부(163)의 제2 반도체 칩의 개수가 그에 한정되는 것은 아니다. 예컨대, 칩 적층부(163)는 1개 내지 3개, 또는 5개 이상의 제2 반도체 칩을 포함할 수 있다. 제2 반도체 칩(163c)은 DRAM, SRAM 등과 같은 휘발성 메모리 반도체 칩이거나, 플래시(flash) 메모리, PRAM, MRAM, FeRAM, RRAM 등과 같은 비휘발성 메모리 칩일 수 있다. 본 실시예의 반도체 패키지(100)에서, 제2 반도체 칩(163c)은 DRAM 칩일 수 있다.
제2 반도체 칩(163c)은 대응하는 하부의 제2 반도체 칩(163c) 상에 접착층(163p)을 통해 적층될 수 있다. 다만, 최하부의 제2 반도체 칩(163c)은 제3 연결 부재(165)와 언더필(167)을 통해 상부 기판(161) 상에 적층될 수 있다. 실시예에 따라, 상부 기판(161)과 최하부의 제2 반도체 칩(163c) 사이에는 언더필(167) 대신 접착층(163p)이 배치될 수도 있다. 도시하지 않았지만, 제2 반도체 칩(163c)은, 최상부의 제2 반도체 칩(163c)을 제외하고, 내부에 TSV를 포함할 수 있다. 그에 따라, 제2 반도체 칩(163c)은 상부 기판(161) 또는 대응하는 하부의 제2 반도체 칩(163c)에 TSV, 범프, 및 제3 연결 부재(165)를 통해 전기적으로 연결될 수 있다. 접착층(163p)은 제2 반도체 칩들(163c) 사이의 범프를 둘러쌀 수 있다.
한편, 실시예에 따라, 상부 패키지(160)는, 와이어 본딩 구조를 통해 적어도 하나의 제2 반도체 칩(163c)이 상부 기판(161) 상에 실장된 구조를 가질 수도 있다. 상부 패키지(160)가 그러한 구조를 갖는 경우, 상부 기판(161)과 최하부의 제2 반도체 칩(163c)사이에 제3 연결 부재(165)는 배치되지 않을 수 있다. 또한, 제2 반도체 칩(163c)은 TSV를 포함하지 않을 수 있다. 제2 반도체 칩(163c)은 본딩 와이어를 통해 상부 기판(161)에 전기적으로 연결되고, 접착층(163p)은 상부 기판(161)과 제2 반도체 칩(163c) 사이, 및 제2 반도체 칩들(163c) 사이를 단순히 접착 결합시킬 수 있다. 덧붙여, 와이어 본딩 구조의 경우, 복수 개의 제2 반도체 칩들(163c)은 계단 구조나 지그재그 구조로 적층될 수 있다.
제2 밀봉재(169)는 상부 기판(161) 상의 칩 적층부(163)의 측면과 상면을 덮을 수 있다. 또한, 제2 밀봉재(169)는 언더필(167)의 측면을 덮을 수 있다. 실시예에 따라, 제2 밀봉재(169)는 칩 적층부(163)의 상면, 즉 최상부의 제2 반도체 칩(163c)의 상면은 덮지 않을 수 있다. 그에 따라, 최상부의 제2 반도체 칩(163c)의 상면은 제2 밀봉재(169)로부터 외부로 노출될 수도 있다. 제2 밀봉재(169)는, 예컨대, EMC로 형성될 수 있다. 물론, 제2 밀봉재(169)의 재질이 EMC에 한정되는 것은 아니다.
본 실시예의 반도체 패키지(100)에서, 제1 및 제2 패키지 기판들(110, 120)에 형성된 제1 및 제2 트렌치들(T1, T2) 사이에 제1 반도체 칩(130)이 배치되고, 또한, 제1 밀봉재(169)와 다른 재질의 갭 충진재(150)가 제1 및 제2 패키지 기판들(110, 120) 사이의 제1 연결 부재(140)를 둘러쌈으로써, 제1 연결 부재(140)의 미세 피치가 구현되고, 패키지의 전체 높이가 감소될 수 있다. 또한, 본 실시예의 반도체 패키지(100)는, 갭 충진재(150)에 의해 제1 연결 부재(140)에서의 단락, 솔더 변형, 넌-웨팅 등과 같은 불량이 방지됨으로써, 신뢰성이 향상된 PoP 구조의 반도체 패키지가 구현될 수 있도록 한다.
본 실시예의 반도체 패키지(100)에서의 제1 연결 부재(140)의 미세 피치의 구현과 관련하여 좀더 구체적으로 설명하면, 일반적으로 패키지 기판들 사이의 갭의 크기, 및 연결 부재의 구조에 따라 패키지 기판들 사이를 연결하는 연결 부재의 피치가 좌우될 수 있다. 예컨대, 패키지 기판들 사이의 갭이 비교적 크고, 연결 부재가 솔더만을 포함하는 경우, 연결 부재의 피치는 솔더의 사이즈와 종횡비(aspect ratio)에 의해 크게 좌우될 수 있다. 다시 말해서, 연결 부재들 간의 단락 불량을 방지하고, 또한, 넌-웨팅에 의한 오픈(open) 불량을 방지하기 위하여, 솔더의 사이즈와 종횡비가 어느 정도 충분히 보장되어야 하고, 그에 따라, 연결 부재의 피치를 감소시키는 데에는 한계가 있다.
그에 반해, 본 실시예의 반도체 패키지(100)에서, 제1 및 제2 패키지 기판들(110, 120)에 제1 및 제2 트렌치들(T1, T2)이 형성되고, 제1 및 제2 트렌치들(T1, T2) 사이에 제1 반도체 칩(130)이 배치됨으로써, 제1 및 제2 패키지 기판들(110, 120) 사이의 갭이 제1 및 제2 트렌치들(T1, T2)의 깊이의 합만큼 감소될 수 있다. 구체적인 예로, 트렌치를 포함하지 않는 기존 패키지 기판들 사이의 갭이 100 ~ 200㎛ 정도이고, 제1 및 제2 패키지 기판들(110, 120)의 제1 및 제2 트렌치들(T1, T2) 각각의 깊이가 10 ~ 15㎛ 정도라고 할 때, 제1 및 제2 패키지 기판들(110, 120) 사이의 갭은 100 ~ 200㎛에서 20 ~ 30㎛만큼 감소된 크기를 가질 수 있다.
또한, 본 실시예의 반도체 패키지(100)에서, 제1 연결 부재(140)는 필라들(141, 143)과 솔더(145)를 포함하는 구조를 가지며, 또한 제1 연결 부재들(140) 사이가 갭 충진재(150)로 채워질 수 있다. 그에 따라, 솔더만을 포함하는 기존의 연결 부재의 구조에 비해, 단락과 넌-웨팅의 불량 문제가 대폭 감소될 수 있다. 여기서, 단락과 넌-웨팅 불량은, 전술한 바와 같이, 제2 패키지 기판(120) 적층 과정과 제1 밀봉재(136)의 주입 과정에서 발생할 수 있다. 결과적으로, 본 실시예의 반도체 패키지(100)에서, 제1 및 제2 패키지 기판들(110, 120) 사이의 갭의 감소, 제1 연결 부재(140)의 구조, 및 갭 충진재(150)의 존재에 기인하여, 제1 연결 부재(140)는 전술한 미세 피치를 가지고 배치될 수 있다.
한편, 반도체 패키지(100)의 전체 높이도 제1 및 제2 트렌치들(T1, T2)의 깊이만큼 감소될 수 있다. 다시 말해서, 제1 및 제2 트렌치들(T1, T2) 각각의 깊이가 10 ~ 15㎛ 정도라고 하면, 반도체 패키지(100)의 전체 높이는 제1 및 제2 트렌치들(T1, T2)의 깊이의 합인 20 ~ 30㎛만큼 감소할 수 있다.
도 4a 내지 도 4c는 도 1의 반도체 패키지에서, 갭 충진재의 구조에 대한 다양한 실시예들을 보여주는 평면도들이다. 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a를 참조하면, 본 실시예의 반도체 패키지(100a)는, 갭 충진재(150a)의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100a)에서, 갭 충진재(150a)는 제2 방향(y 방향)으로 양쪽 끝단 부분에서 제1 방향(x 방향)의 폭이 다른 부분의 폭보다 클 수 있다. 예컨대, 갭 충진재(150a)는 '[' 형태를 가질 수 있다. 이러한 갭 충진재(150a)의 구조에 기초하여, 주입 통로(IP)에 해당하는 부분에서, 제1 방향(x 방향)으로 갭 충진재들(150a) 사이의 간격이 제1 트렌치(T1)의 제1 방향(x 방향)의 폭보다 좁을 수 있다. 제2 방향(y 방향)으로 양쪽 끝단 부분에서, 갭 충진재(150a)의 폭이 넓게 형성됨으로써, 보다 많은 제1 연결 부재(140)를 둘러싸서 보호하고, 그에 따라, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량이 더욱 개선될 수 있다.
도 4b를 참조하면, 본 실시예의 반도체 패키지(100b)는, 갭 충진재(150b)의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100b)에서, 갭 충진재(150b)는 제2 방향(y 방향)으로 어느 한쪽 끝단 부분에서 제1 방향(x 방향)의 폭이 다른 부분의 폭보다 클 수 있다. 예컨대, 갭 충진재(150b)는 'Ｌ' 형태를 가질 수 있다. 이러한 갭 충진재(150b)의 구조에 기초하여, 주입 통로에 해당하는 부분에서, 제1 방향(x 방향)으로 갭 충진재들(150b) 사이의 간격이 제1 트렌치(T1)의 제1 방향(x 방향)의 폭보다 좁을 수 있다. 제2 방향(y 방향)으로 어느 한쪽 끝단 부분, 예컨대, 주입 통로(IP)에 해당하는 끝단 부분에서, 갭 충진재(150b)의 폭이 넓게 형성됨으로써, 보다 많은 제1 연결 부재(140)를 둘러싸서 보호하고, 그에 따라, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량이 더욱 개선될 수 있다.
도 4c를 참조하면, 본 실시예의 반도체 패키지(100c)는, 갭 충진재(150c)의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100c)에서, 갭 충진재(150c)는 제1 방향(x 방향)으로 제1 트렌치(T1) 또는 제1 반도체 칩(130)의 양쪽의 제1 패키지 기판(110)의 상부 보호층(113u) 상에 배치되고, 또한 제1 연결 부재들(140) 사이에 격자 형태로 배치될 수 있다. 다르게 말하면, 격자 형태의 갭 충진재(150c) 사이에 제1 연결 부재들(140)이 배치된 것으로 볼 수도 있다. 한편, 도시된 바와 같이, 주입 통로(IP)에 해당하는 부분에는 갭 충진재(150c)가 배치되지 않을 수 있다.
이러한 격자 형태의 갭 충진재(150c)는 NCP로 형성될 수 있다. 다시 말해서, 갭 충진재(150c)는, 디스펜서(dispenser)를 이용하여 NCP를 제1 연결 부재들(140) 사이에 격자 형태로 디스펜싱함으로써 형성할 수 있다. 격자 형태의 갭 충진재(150c) 역시 제2 패키지 기판(120)의 적층 과정과, 제1 밀봉재(136)의 주입 과정에서, 제1 연결 부재들(140)을 둘러싸서 보호함으로써, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이다. 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 반도체 패키지(100d)는 제1 연결 부재(140a)의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100d)에서, 제1 연결 부재(140a)는 솔더만을 포함할 수 있다. 본 실시예의 반도체 패키지(100d)에서, 제1 연결 부재들(140a) 사이에 갭 충진재(150)가 채워짐으로써, 제1 연결 부재(140a)가 솔더만을 포함하더라도, 제2 패키지 기판(120)의 적층 과정과, 제1 밀봉재(136)의 주입 과정에서, 제1 연결 부재(140a)의 단락, 솔더 변형, 넌-웨팅 등의 불량이 방지될 수 있다.
한편, 도 5에서, 제1 연결 부재(140a)가 하나의 솔더 단일층 구조를 가지지만, 실시예에 따라, 제1 연결 부재(140a)는 여러 개의 솔더가 적층된 솔더 다중층 구조를 포함할 수도 잇다. 또한, 갭 충진재(150)는 도 3a에서와 같이, 제2 방향(y 방향)으로 길쭉한 직사각형 형태를 가질 수 있다. 그러나 그에 한하지 않고, 갭 충진재(150)는 도 4a 내지 도 4c의 갭 충진재들(150a ~ 150c) 중 어느 하나의 형태를 가질 수도 있다.
도 6a 내지 도 8b는 본 발명의 일 실시예들에 따른 PoP 구조의 반도체 패키지들에 대한 단면도들, 사시도들, 및 평면도이다. 도 6b, 도 7b, 및 도 8b은 도 6a, 도 7a, 및 도 8a의 반도체 패키지에서, 갭 충진재의 구조에 대한 사시도들이며, 도 6c는, 도 6a의 반도체 패키지에서, 갭 충진재의 구조에 대한 평면도이다. 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a 내지 도 6c를 참조하면, 본 실시예의 반도체 패키지(100e)는 제1 패키지 기판(110a)의 상부 보호층과 제2 패키지 기판(120a)의 하부 보호층의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100e)에서, 제1 패키지 기판(110a)은 제1 바디층(111)의 상면 상에 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2)을 포함하고, 제2 패키지 기판(120a)은 제2 바디층(121)의 하면 상에 제1 하부 보호층(123d-1)과 제2 하부 보호층(123d-2)을 포함할 수 있다. 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2), 그리고 제1 하부 보호층(123d-1)과 제2 하부 보호층(123d-2)은 SR로 형성될 수 있다. 그러나 제1 및 제2 상부 보호층(113u-1, 113u-2)과 제1 및 제2 하부 보호층(123d-1, 123d-2)의 재질이 SR에 한정되는 것은 아니다.
제1 패키지 기판(110a)의 제1 트렌치(T1)은 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2)의 중심 부분이 제거되어 형성될 수 있다. 제2 패키지 기판(120a)의 제2 트렌치(T2)은 제1 하부 보호층(123d-1)과 제2 하부 보호층(123d-2)의 중심 부분이 제거되어 형성될 수 있다. 제1 트렌치(T1)과 제2 트렌치(T2)은 제1 반도체 칩(130)을 수용할 수 있는 넓이를 가질 수 있다.
한편, 본 실시예의 반도체 패키지(100e)에서, 제2 상부 보호층(113u-2)과 제2 하부 보호층(123d-2)은 갭 충진재 기능을 할 수 있다. 다시 말해서, 제2 상부 보호층(113u-2)과 제2 하부 보호층(123d-2)은 용어만 다를 뿐 실질적으로는 갭 충진재에 해당할 수 있다. 그에 따라, 도 6b에 도시된 바와 같이, 제2 상부 보호층(113u-2)은 제1 상부 보호층(113u-1) 상에 제2 방향(y 방향)으로 길쭉한 직사각형 구조를 가질 수 있다. 제1 방향(x 방향)으로 제1 트렌치(T1)의 양쪽에서, 제2 상부 보호층(113u-2)과 제1 상부 보호층(113u-1)의 제1 방향(x 방향)의 폭은 실질적으로 동일할 수 있다. 그러나 실시예에 따라, 제2 상부 보호층(113u-2)은 제1 상부 보호층(113u-1)보다 제1 방향(x 방향)의 폭이 작을 수 있다. 한편, 도시하지 않았지만, 제2 하부 보호층(123d-2) 역시 제2 상부 보호층(113u-2)과 실질적으로 동일한 구조를 가질 수 있다.
실시예에 따라, 제1 패키지 기판(110a)의 상부 보호층과 제2 패키지 기판(120a)의 하부 보호층은 3중층 이상의 다중층 구조로 형성될 수도 있다. 제1 패키지 기판(110a)의 상부 보호층과 제2 패키지 기판(120a)의 하부 보호층이 3중층 이상의 다중층 구조로 형성된 경우, 제1 트렌치(T1)과 제2 트렌치(T2)는 다중층 전부가 제거되어 형성되거나, 또는 다중층 중 일부가 제거되어 형성될 수 있다. 또한, 다중층 중 상부층 일부가 갭 충진재 기능을 할 수 있다.
덧붙여, 갭 충진재 없이, 제1 패키지 기판(110a)의 상부 보호층과 제2 패키지 기판(120a)의 하부 보호층이 단일층 구조로 형성될 수도 있다. 그러한 구조의 경우, 상부 보호층과 하부 보호층은 갭 충진재의 두께를 커버할 정도로 두꺼운 두께로 형성되고, 상부 보호층과 하부 보호층 중 적어도 하나의 상부 부분이 갭 충진재의 기능을 할 수 있다.
도 7a 및 도 7b를 참조하면, 본 실시예의 반도체 패키지(100f)는 제2 트렌치가 별도로 형성되지 않는다는 점에서, 도 6a의 반도체 패키지(100e)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100f)에서, 제1 패키지 기판(110a)은 제1 바디층(111)의 상면 상에 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2)을 포함하고, 제2 패키지 기판(120a)은 제2 바디층(121)의 하면 상에 제1 하부 보호층(123d-1a)과 제2 하부 보호층(123d-2)을 포함할 수 있다.
제1 패키지 기판(110a)의 제1 트렌치(T1)는, 도 6a의 제1 패키지 기판(110a)과 마찬가지로, 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2)의 중심 부분이 제거되어 형성될 수 있다. 제1 트렌치(T1)은 제1 반도체 칩(130)을 수용할 수 있는 넓이를 가질 수 있다. 그러나 도 7b에 도시된 바와 같이, 제2 패키지 기판(120b)에는 별도의 트렌치가 형성되지 않을 수 있다. 그에 따라, 제2 패키지 기판(120b)의 제2 바디층(121)의 하면 전체에 제1 하부 보호층(123d-1a)이 형성될 수 있다. 한편, 본 실시예의 반도체 패키지(100f)에서도, 제1 패키지 기판(110a)의 제2 상부 보호층(113u-2)과 제2 패키지 기판(120b)의 제2 하부 보호층(123d-2)은 갭 충진재 기능을 하며, 제2 방향(y 방향)으로 길쭉한 직사각형 형태를 가질 수 있다. 예컨대, 제2 하부 보호층(123d-2)은, 제1 방향(x 방향)의 양쪽 외곽 부분의 제1 하부 보호층(123d-1a) 상에 제2 방향(y 방향)으로 길쭉한 직사각형 형태로 배치될 수 있다.
도 8a 및 도 8b를 참조하면, 본 실시예의 반도체 패키지(100g)는 제1 패키지 기판(110a)의 상부 보호층의 구조에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100g)에서, 제2 패키지 기판(120)은 도 1의 반도체 패키지(100)의 제2 패키지 기판(120)과 실질적으로 동일할 수 있다. 그에 따라, 제2 패키지 기판(120)은 제2 바디층(121)의 하면 상에 하부 보호층(123d)을 포함할 수 있다.
한편, 본 실시예의 반도체 패키지(100g)에서, 제1 패키지 기판(110c)은, 도 6a의 반도체 패키지(100e)의 제1 패키지 기판(110a)과 유사하게, 제1 바디층(111)의 상면 상에 제1 상부 보호층(113u-1a)과 제2 상부 보호층(113u-2a)을 포함할 수 있다. 그러나 제1 상부 보호층(113u-1a)과 제2 상부 보호층(113u-2a)의 두께가 도 6a의 반도체 패키지(100e)의 제1 패키지 기판(110a)의 제1 상부 보호층(113u-1)과 제2 상부 보호층(113u-2)의 두께보다 두꺼울 수 있다. 예컨대, 제1 상부 보호층(113u-1a)과 제2 상부 보호층(113u-2a)의 두께의 합은, 도 1의 반도체 패키지(100)의 상부 보호층(113u)와 갭 충진재(150)의 두께의 합과 실질적으로 동일할 수 있다.
제1 패키지 기판(110c)의 제1 트렌치(T1)은 제1 상부 보호층(113u-1a)과 제2 상부 보호층(113u-2a)의 중심 부분이 제거되어 형성될 수 있다. 제2 패키지 기판(120a)의 제2 트렌치(T2)은 하부 보호층(123d)의 중심 부분이 제거되어 형성될 수 있다. 제1 트렌치(T1)와 제2 트렌치(T2)은 제1 반도체 칩(130)을 수용할 수 있는 넓이를 가질 수 있다.
한편, 본 실시예의 반도체 패키지(100g)에서, 제2 상부 보호층(113u-2a)이 갭 충진재 기능을 할 수 있다. 다시 말해서, 제2 상부 보호층(113u-2a)은 용어만 다를 뿐 실질적으로는 갭 충진재에 해당할 수 있다. 그에 따라, 도 8b에 도시된 바와 같이, 제2 상부 보호층(113u-2a)는 제1 상부 보호층(113u-1a) 상에 제2 방향(y 방향)으로 길쭉한 직사각형 구조를 가질 수 있다. 한편, 실시예에 따라, 제1 패키지 기판(110c)의 제1 상부 보호층(113u-1a)은 도 1의 반도체 패키지(100)의 제1 패키지 기판(110)의 상부 보호층(113u)과 실질적으로 동일한 두께를 가지며, 제2 상부 보호층(113u-2a)은 도 1의 반도체 패키지(100)의 갭 충진재(150)와 실질적으로 동일한 두께를 가질 수도 있다.
도 9a 내지 도 9c는 도 6a, 도 7a, 및 도 8a의 반도체 패키지들 중 어느 하나에서, 갭 충진재의 구조에 대한 다양한 실시예들을 보여주는 평면도들이다. 도 6a 내지 도 8b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 본 실시예의 반도체 패키지(100h)는 제2 상부 보호층(113u-2b) 또는 제2 하부 보호층의 구조에서, 도 6a의 반도체 패키지(100e)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100h)에서, 제2 상부 보호층(113u-2b)은 제2 방향(y 방향)으로 양쪽 끝단 부분에서 제1 방향(x 방향)의 폭이 다른 부분의 폭보다 클 수 있다. 예컨대, 제2 상부 보호층(113u-2b)은 '[' 형태를 가질 수 있다. 이러한 제2 상부 보호층(113u-2b)의 구조에 기초하여, 주입 통로(IP)에 해당하는 부분에서, 제1 방향(x 방향)으로 제2 상부 보호층(113u-2b) 사이의 간격이 제1 트렌치(T1)의 제1 방향(x 방향)의 폭보다 좁을 수 있다. 제2 방향(y 방향)으로 양쪽 끝단 부분에서, 제2 상부 보호층(113u-2b)의 폭이 넓게 형성됨으로써, 보다 많은 제1 연결 부재(140)를 둘러싸서 보호하고, 그에 따라, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량이 더욱 개선될 수 있다.
도 9b를 참조하면, 본 실시예의 반도체 패키지(100i)는 제2 상부 보호층(113u-2c) 또는 제2 하부 보호층의 구조에서, 도 6a의 반도체 패키지(100e)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100i)에서, 제2 상부 보호층(113u-2c)은 제2 방향(y 방향)으로 어느 한쪽 끝단 부분에서 제1 방향(x 방향)의 폭이 다른 부분의 폭보다 클 수 있다. 예컨대, 제2 상부 보호층(113u-2c)은 'Ｌ' 형태를 가질 수 있다. 이러한 제2 상부 보호층(113u-2c)의 구조에 기초하여, 주입 통로(IP)에 해당하는 부분에서, 제1 방향(x 방향)으로 제2 상부 보호층(113u-2c) 사이의 간격이 제1 트렌치(T1)의 제1 방향(x 방향)의 폭보다 좁을 수 있다. 제2 방향(y 방향)으로 어느 한쪽 끝단 부분, 예컨대, 주입 통로(IP)에 해당하는 끝단 부분에서, 제2 상부 보호층(113u-2c)의 폭이 넓게 형성됨으로써, 보다 많은 제1 연결 부재(140)를 둘러싸서 보호하고, 그에 따라, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량이 더욱 개선될 수 있다.
도 9c를 참조하면, 본 실시예의 반도체 패키지(100j)는 제2 상부 보호층(113u-2d) 또는 제2 하부 보호층의 구조에서, 도 6a의 반도체 패키지(100e)와 다들 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100j)에서, 제2 상부 보호층(113u-2d)은 제1 방향(x 방향)으로 제1 트렌치(T1) 또는 제1 반도체 칩(130)의 양쪽의 제1 패키지 기판(110)의 제1 상부 보호층(113u-1) 상에 배치되고, 또한 제1 연결 부재들(140) 사이에 격자 형태로 배치될 수 있다. 다르게 말하면, 격자 형태의 제2 상부 보호층(113u-2d) 사이에 제1 연결 부재들(140)이 배치된 것으로 볼 수도 있다. 한편, 도시된 바와 같이, 주입 통로(IP)에 해당하는 부분에는 제2 상부 보호층(113u-2d)이 배치되지 않을 수 있다. 격자 형태의 제2 상부 보호층(113u-2d) 역시 제2 패키지 기판(120)의 적층 과정과, 제1 밀봉재(136)의 주입 과정에서, 제1 연결 부재들(140)을 둘러싸서 보호함으로써, 제1 연결 부재(140)의 단락, 솔더 변형, 넌-웨팅 등의 불량을 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 PoP 구조의 반도체 패키지에 대한 단면도이다. 도 1a 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10을 참조하면, 본 실시예의 반도체 패키지(200)는 제1 패키지 기판(110)과 제2 패키지 기판(120) 대신 제1 재배선층(210)과 제2 재배선층(220)을 포함하고, 또한, 2개의 상부 패키지(260, 270), 및 수동 소자(280)를 포함한다는 측면에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(200)는 제1 재배선층(210), 제2 재배선층(220), 제1 반도체 칩(230), 제1 연결 부재(240), 갭 충진재(250), 제1 및 제2 상부 패키지(260, 270), 및 수동 소자(280)을 포함할 수 있다.
제1 재배선층(210)은 제1 반도체 칩(230)의 하부에 배치되고, 제1 반도체 칩(230)의 칩 패드들을 제1 반도체 칩(230)의 외부 영역으로 재배선할 수 있다. 다시 말해서, 제1 재배선층(210)은, 내부에 배치된 재배선을 통해 제1 반도체 칩(230)의 칩 패드들을 제1 재배선층(210)의 하면 상의 외부 접속 패드에 연결함으로써, 제1 반도체 칩(230)의 칩 패드들을 제1 반도체 칩보다 더 넓은 범위로 재배치하는 기능을 할 수 있다. 제1 재배선층(210)은 PID(Photo Imageable Dielectric) 수지와 같은 절연 물질로 형성된 제1 바디층(211)과 제1 바디층(211)의 상면과 하면 상의 상부 보호층(213u)과 하부 보호층(213d)을 포함할 수 있다. 바디층(211) 내에는 단일층 또는 다중층 구조의 재배선이 배치될 수 있다. 제1 재배선층(210)은 상부 보호층(213u)의 중심 부분이 제거되어 형성된 제1 트렌치(T1)를 포함할 수 있다.
제1 재배선층(210)의 하면 상에는 외부 연결 부재(215)가 배치될 수 있다. 도 9에 도시된 바와 같이, 외부 연결 부재(215)는 제1 반도체 칩(230)의 하면에 대응하는 제1 부분과 제1 부분에서 제1 방향(x 방향) 및 제2 방향(y 방향)으로 외부로 확장된 제2 부분 상에 배치될 수 있다. 이와 같이, 외부 연결 부재(215)가 제1 반도체 칩(230)의 하면을 벗어나 넓게 배치된 패키지 구조를 팬-아웃(Fan-Out: FO) 패키지 구조라 한다. 그에 반해, 외부 연결 부재가 제1 반도체 칩의 하면 상에만 배치된 패키지 구조를 팬-인(Fan-In: FI) 패키지 구조라 한다.
제2 재배선층(220)은 제1 재배선층(210)과 제1 반도체 칩(230)의 상부에 배치될 수 있다. 제2 재배선층(220)은 제1 연결 부재(240)를 통해 제1 재배선층(210)에 전기적으로 연결될 수 있다. 제2 재배선층(220)은 제2 바디층(221), 상부 보호층(223u)과 하부 보호층(223d)을 포함할 수 있다. 제2 재배선층(220)은 하부 보호층(223d)의 중심 부분이 제거되어 형성된 제2 트렌치(T2)를 포함할 수 있다. 제2 재배선층(220)의 재질이나 구조 등은 제1 재배선층(210)과 실질적으로 동일할 수 있다.
제1 반도체 칩(230)은 제1 재배선층(210)의 제1 트렌치(T1) 내에 실장될 수 있다. 제1 반도체 칩(230)은 도 1의 반도체 패키지(100)에서의 제1 반도체 칩(130)에 해당할 수 있다. 또한, 제1 반도체 칩(230)은 제2 연결 부재(232) 및 언더필(234)를 통해 제1 재배선층(210) 상에 실장되고, 제1 밀봉재(236)에 의해 밀봉될 수 있다. 한편, 실시예에 따라, 제1 반도체 칩(230)은, 제2 연결 부재(232) 없이 칩 패드가 제1 재배선층(210)의 재배선으로 바로 연결된 구조를 가질 수 있다. 참고로, 제1 재배선층(210)을 먼저 형성하고, 제1 재배선층(210) 상에 제2 연결 부재(232)를 통해 제1 반도체 칩(230)을 실장하는 구조를 칩 라스트(chip last) 구조라고 하고, 제1 반도체 칩(230) 상에 제1 재배선층을 형성하는 구조를 칩 first(chip first) 구조라고 한다. 또한, 제1 재배선층을 포함하는 패키지 구조를 WLP(wafer level package)라고 하며, 제1 재배선층을 통해 팬-아웃 구조를 갖는 경우, FO-WLP라고 한다.
제1 연결 부재(240)는 도시된 바와 같이 관통 전극과 같은 형태를 가질 수 있다. 그러나 제1 연결 부재(240)의 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 연결 부재(240)는 도 1의 반도체 패키지(100)에서와 같이, 필라와 솔더를 포함하는 구조를 갖거나 도 5의 반도체 패키지(100d)에서와 같이 솔더만을 포함하는 구조를 가질 수도 있다.
갭 충진재(250)는 도 1의 제1 반도체 패키지(100)의 갭 충진재(150)에 해당할 수 있다. 그에 따라, 갭 충진재(250)는 제1 밀봉재(236)과 다른 재질, 예컨대, NCF, NCP, SR 등으로 형성되고, 제1 반도체 칩(230)의 외부의 제1 재배선층(210)과 제2 재배선층(220) 사이에 배치된 제1 연결 부재들(240) 사이를 채울 수 있다. 또한, 갭 충진재(250)는 제2 방향(y 방향)으로 길쭉한 직사각형 형태를 가질 수 있다. 그러나 그에 한하지 않고 갭 충진재(250)는 도 4a 내지 도 4c의 갭 충진재(150a ~ 150c)의 형태들 중 어느 하나의 형태를 가질 수도 있다.
제1 밀봉재(236)은 도 1의 제1 반도체 패키지(100)의 제1 밀봉재(136)에 해당할 수 있다. 제1 상부 패키지(260)는 제2 재배선층(220) 상에 제3 연결 부재(262)를 통해 실장될 수 있다. 제1 상부 패키지(260)는, 예컨대, 도 1의 제1 반도체 패키지(100)의 상부 패키지(160)에 해당할 수 있다. 그에 따라, 제1 상부 패키지(260)는 적어도 하나의 제2 반도체 칩을 포함할 수 있고, 제2 반도체 칩은, 예컨대, DRAM 칩일 수 있다. 그러나 제2 반도체 칩이 DRAM 칩에 한정되는 것은 아니다.
제2 상부 패키지(270)는 제2 재배선층(220) 상에 제4 연결 부재(272)를 통해 실장될 수 있다. 제2 상부 패키지(270)는 적어도 하나의 제3 반도체 칩을 포함할 수 있다. 제3 반도체 칩은 제2 반도체 칩과 다른 메모리 칩일 수 있다. 제3 반도체 칩은, 예컨대, SRAM 칩 또는 플래시 메모리 칩일 수 있다. 그러나 제3 반도체 칩이 SRAM 칩이나 플래시 메모리 칩에 한정되는 것은 아니다.
도시하지 않았지만, 제1 상부 패키지(260)와 제2 재배선층(220) 사이에 제3 연결 부재(262)를 둘러싸는 언더필이 배치될 수 있다. 또한, 제2 상부 패키지(270)와 제2 재배선층(220) 사이에 제4 연결 부재(272)를 둘러싸는 언더필이 배치될 수 있다. 다만, 제2 밀봉재(290)가 MUF 공정을 통해 형성된 경우 언더필은 생략될 수 있다.
수동 소자(280)는 제2 재배선층(220) 상에 실장될 수 있다. 수동 소자(280)는, 예컨대, 저항 소자, 인덕터 소자, 또는 커패시터 소자 등의 2단자 소자일 수 있다. 제2 밀봉재(290)는 제2 재배선층(220) 상에 제1 및 제2 상부 패키지(260, 270), 및 수동 소자(280)를 밀봉할 수 있다. 제2 밀봉재(290)는 도 1의 반도체 패키지(100)에서 제2 밀봉재(169)에 해당할 수 있다.
본 실시예의 반도체 패키지(200)에서, 제1 및 제2 재배선층(210, 220)에 형성된 제1 및 제2 트렌치들(T1, T2) 사이에 제1 반도체 칩(230)이 배치되고, 또한, 제1 밀봉재(236)와 다른 재질의 갭 충진재(250)가 제1 및 제2 재배선층(210, 220) 사이의 제1 연결 부재(240)를 둘러쌈으로써, 제1 연결 부재(240)의 미세 피치가 구현되고, 패키지의 전체 높이가 감소될 수 있다. 또한, 본 실시예의 반도체 패키지(200)는, 갭 충진재(250)에 의해 제1 연결 부재(240)에서의 단락, 솔더 변형, 넌-웨팅 등의 불량이 방지됨으로써, 신뢰성이 향상된 PoP 구조의 반도체 패키지가 구현될 수 있도록 한다.
도 11a 내지 도 17은 PoP 구조의 반도체 패키지의 제조방법을 간단하게 보여주는 단면도들 및 개념도이다. 도 1 내지 도 3b를 함께 참조하여 설명하고, 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11a 및 도 11b를 참조하면, 본 실시예의 PoP 구조의 반도체 패키지의 제조방법은, 제1 패키지 기판(110)과 제2 패키지 기판(120)을 준비한 후, 제1 패키지 기판(110)에 제1 트렌치(T1)를 형성하고, 제2 패키지 기판(120)에 제2 트렌치(T2)를 형성한다. 제1 패키지 기판(110)과 제2 패키지 기판(120)은 도 1의 반도체 패키지(100)에서의 제1 패키지 기판(110)과 제2 패키지 기판(120)에 대해 설명한 바와 같다.
한편, 제1 트렌치(T1)와 제2 트렌치(T2)의 형성은 도 11b에 도시된 바와 같이, 포토마스크(500)를 이용한 포토리소그라피 공정을 통해 이루어질 수 있다. 다시 말해서, 제1 및 제2 패키지 기판(110, 120)의 보호층(113, 123)에 대하여, 제1 및 제2 트렌치(T1, T2)에 대응하는 오픈 영역(OA)을 구비한 포토마스크(500)를 이용한 노광 공정을 수행하고, 현상액을 이용한 현상 공정을 통해 노광된 영역을 제거함으로써, 제1 및 제2 패키지 기판(110, 120)에 제1 및 제2 트렌치(T1, T2)를 형성할 수 있다.
도 12를 참조하면, 제1 패키지 기판(110)의 상면 상에 제1 필라(141)를 형성하고, 제2 패키지 기판(120)의 하면 상에 제2 필라(143), 및 솔더(145)를 형성한다. 제1 필라(141)는, 도 2c를 통해 알 수 있듯이, 제1 트렌치(T1) 외부의 상부 보호층(113u) 부분에 형성될 수 있다. 또한, 제2 필라(143)와 솔더(145)는 제2 트렌치(T2) 외부의 하부 보호층(123d) 부분에 형성될 수 있다. 한편, 실시예에 따라, 제1 필라(141) 상에도 솔더가 형성될 수 있다.
도 13을 참조하면, 제1 패키지 기판(110)의 상면의 제1 트렌치(T1) 내에 제1 반도체 칩(130)을 실장한다. 제1 반도체 칩(130)은 제2 연결 부재(132)와 언더필(134)를 통해 제1 패키지 기판(110) 상에 실장될 수 있다. 전술한 바와 같이, 차후 제1 밀봉재(136)가 MUF 공정으로 형성되는 경우, 언더필(134)이 생략될 수도 있다. 제1 반도체 칩(130)은 도 1의 반도체 패키지(100)에서의 제1 반도체 칩(130)에 대해 설명한 바와 같다.
도 14를 참조하면, 제1 패키지 기판(110)의 상면의 상부 보호층(113u)의 일부에 갭 충진재(150)를 형성한다. 갭 충진재(150)는 도 3a에 도시된 바와 같이, 제2 방향(y 방향)으로 길쭉한 직사각형 형태를 가질 수 있다. 그러나 갭 충진재(150)는, 그에 한하지 않고, 도 4a 내지 도 4의 갭 충진재들(150a ~ 150c) 중 어느 하나의 형태를 가질 수도 있다.
갭 충진재(150)는 상부 보호층(113u)에 배치된 제1 필라(141)를 덮도록 형성될 수 있다. 한편, 갭 충진재(150)는 제1 패키지 기판(110) 대신 제2 패키지 기판(120) 상에 형성될 수도 있다. 그러한 경우, 갭 충진재(150)는 제2 패키지 기판(120)의 하부 보호층(123d) 상에 형성되고, 하부 보호층(123d)에 배치된 제2 필라(143)와 솔더(145)를 덮도록 형성될 수 있다.
도 15를 참조하면, TCB 공정을 통해 제2 패키지 기판(120)을 제1 패키지 기판(110) 상에 적층한다. 제2 패키지 기판(120)의 적층에 의해 제1 필라(141)와 제2 필라(143)가 솔더(145)를 통해 결합하여 제1 연결 부재(140)가 될 수 있다. 전술한 바와 같이, TCB 공정에서 갭 충진재(150)에 의해 솔더(145)의 흐름이 최소화됨으로써, 단락, 솔더 변형, 넌-웨팅 등의 불량이 방지될 수 있다.
도 16을 참조하면, 주입 통로(IP) 부분을 통해 제1 밀봉재(136), 예컨대, EMC를 주입하여 제1 반도체 칩(130)을 밀봉한다. 제1 밀봉재(136)는 제1 및 제2 트렌치(T1, T2)를 채우고, 제1 반도체 칩(130)의 상면과 측면, 그리고 언더필(134)을 덮을 수 있다. 전술한 바와 같이, 밀봉재 주입 공정에서 갭 충진재(150)에 의해 제1 밀봉재(136)가 제1 연결 부재(140) 사이로 침투하는 것이 차단됨으로써, 제1 연결 부재(140)에서의 단락, 솔더 변형, 넌-웨팅 등의 불량이 방지될 수 있다.
도 17을 참조하면, 제2 연결 부재(162)를 통해 제2 패키지 기판(120) 상에 상부 패키지(160)를 실장한다. 상부 패키지(160)는 도 1의 반도체 패키지(100)에서의 상부 패키지(160)에 대해 설명한 바와 같다. 이후, 제1 패키지 기판(110)의 하면 상에 외부 연결 부재(115)가 배치됨으로써, 도 1의 반도체 패키지(100)가 완성될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100j, 200: 반도체 패키지, 110, 110a: 제1 패키지 기판, 115: 외부 연결 부재, 120, 120a, 120b: 제2 패키지 기판, 130, 230: 제1 반도체 칩, 132, 232, 162, 262, 272: 연결 부재, 136, 236, 169, 290: 밀봉재, 140, 140a, 240: 제1 연결 부재, 150, 150a ~ 150c, 250: 갭 충진재, 160, 260, 270: 상부 패키지, 132, 232, 162, 262, 272: 연결 부재 280: 수동 소자, 500: 포토마스크

Claims (20)

  1. 제1 바디층, 및 상기 제1 바디층의 상면 상에 제1 보호층을 구비한 제1 패키지 기판;
    상기 제1 패키지 기판 상에 실장된 제1 반도체 칩;
    상기 제1 패키지 기판과 상기 제1 반도체 칩의 상부에 배치되고, 제2 바디층 및 상기 제2 바디층의 하면 상에 제2 보호층을 구비한 제2 패키지 기판;
    상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하고, 상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에 배치된 제1 연결 부재; 및
    상기 제1 연결 부재가 배치된 부분들 중 적어도 일부에서, 상기 상기 제1 패키지 기판과 제2 패키지 기판 사이를 채우는 갭 충진재;를 포함하고,
    상기 제1 패키지 기판은, 상기 제1 보호층의 중심 부분이 제거되어 형성된 제1 트렌치를 구비하고,
    상기 제2 패키지 기판은, 상기 제2 보호층의 중심 부분이 제거되어 형성된 제2 트렌치를 구비하며,
    상기 제1 트렌치와 제2 트렌치 사이에 상기 제1 반도체 칩이 배치된, PoP(Package on Package) 구조의 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 트렌치와 제2 트렌치의 적어도 일부를 채우고, 상기 제1 반도체 칩을 덮는 EMC(Epoxy Molding Compound)를 더 포함하고,
    상기 갭 충진재는 상기 EMC와 다른 물질로 형성된 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 연결 부재는, 상기 제1 패키지 기판에 연결된 제1 필라(pillar), 상기 제2 패키지 기판에 연결된 제2 필라, 및 상기 제1 필라와 제2 필라를 연결하는 미세 솔더를 포함하거나, 또는 상기 제1 패키지 기판과 제2 패키지 기판을 바로 연결하는 솔더볼을 포함하는 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  4. 제1 항에 있어서,
    상기 갭 충진재는 NCF(Non Conductive Film), NCP(Non Conductive Paste), 및 SR(Solder Resist) 중 어느 하나로 형성된 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  5. 제1 항에 있어서,
    상기 갭 충진재는, 제1 방향으로 상기 제1 반도체 칩의 양쪽에 배치되고, 상기 제1 방향에 수직하는 제2 방향으로 연장된 형태를 갖는 것을 특징으로 PoP 구조의 반도체 패키지.
  6. 제5 항에 있어서,
    상기 갭 충진재는,
    상기 제2 방향을 따라서, 상기 제1 방향의 폭이 일정한 제1 형태,
    상기 제2 방향의 양쪽 끝단 부분에서 상기 제1 방향의 폭이 다른 부분의 폭보다 큰 제2 형태,
    상기 제2 방향의 어느 한쪽 끝단 부분에서 상기 제1 방향의 폭이 다른 부분의 폭보다 큰 제3 형태, 및
    상기 제1 연결 부재 사이에 격자 형태로 배치된 제4 형태 중 어느 하나의 형태를 갖는 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 트렌치에서, 상기 반도체 칩과 상기 제2 패키지 기판 사이에 제1 갭이 유지되고,
    상기 제1 갭은 EMC에 의해 채워진 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 패키지 기판 상에 실장된 상부 패키지를 더 포함하고,
    상기 상부 패키지는,
    상부 기판, 및 상기 상부 기판 상에 실장된 적어도 하나의 제2 반도체 칩을 구비하는 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 패키지 기판은 실리콘 인터포저, 패널 인터포저, 또는 글래스 인터포저이고,
    상기 제1 반도체 칩은 로직 칩이며,
    상기 제2 반도체 칩은 메모리 칩이며,
    상기 제2 반도체 칩이 상기 상부 기판 상에 복수 개 적층된 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  10. 제1 바디층, 및 상기 제1 바디층의 상면과 하면 상에 제1 보호층을 구비하고, 상기 제1 바디층의 상면 상의 상기 제1 보호층의 중심 부분에 제1 트렌치가 형성된 제1 패키지 기판;
    상기 제1 패키지 기판의 상부에 배치되고, 제2 바디층 및 상기 제2 바디층의 상면과 하면 상에 제2 보호층을 구비하며, 상기 제2 바디층의 하면 상의 상기 제2 보호층의 중심 부분에 제2 트렌치가 형성된 제2 패키지 기판;
    상기 제1 패키지 기판의 상면 상에 실장되고, 상기 제1 트렌치와 제2 트렌치 사이에 배치된 제1 반도체 칩; 및
    상기 제2 패키지 기판의 상면 상에 실장되고, 적어도 하나의 제2 반도체 칩을 구비한 상부 패키지;를 포함하고,
    상기 제1 반도체 칩은 상기 제1 트렌치와 제2 트렌치의 적어도 일부를 채우는 EMC에 의해 덮히며,
    상기 제1 패키지 기판과 제2 패키지 기판 사이의 적어도 일부에 상기 EMC와 다른 물질의 갭 충진재가 채워진, PoP 구조의 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에, 상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하는 제1 연결 부재가 배치되고,
    상기 제1 연결 부재는, 상기 제1 패키지 기판에 연결된 제1 필라, 상기 제2 패키지 기판에 연결된 제2 필라, 및 상기 제1 필라와 제2 필라를 연결하는 미세 솔더를 포함하는 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  12. 제10 항에 있어서,
    상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에, 상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하는 제1 연결 부재가 배치되고,
    상기 갭 충진재는 NCF, NCP, 및 SR 중 어느 하나로 형성되고, 상기 제1 연결 부재가 배치된 부분들 중 적어도 일부에 배치된 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  13. 제10 항에 있어서,
    상기 제1 반도체 칩의 외부의 상기 제1 패키지 기판 상에, 상기 제1 패키지 기판과 제2 패키지 기판을 전기적으로 연결하는 제1 연결 부재가 배치되고,
    상기 갭 충진재는, 제1 방향으로 상기 제1 반도체 칩의 양쪽에 배치되고, 상기 제1 방향에 수직하는 제2 방향으로 연장하며,
    상기 제2 방향을 따라서, 상기 제1 방향의 폭이 일정한 제1 형태,
    상기 제2 방향의 양쪽 끝단 부분에서 상기 제1 방향의 폭이 다른 부분의 폭보다 큰 제2 형태,
    상기 제2 방향의 어느 한쪽 끝단 부분에서 상기 제1 방향의 폭이 다른 부분의 폭보다 큰 제3 형태, 및
    상기 제1 연결 부재 사이에 격자 형태로 배치된 제4 형태 중 어느 하나의 형태를 갖는 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  14. 제10 항에 있어서,
    상기 상부 패키지는, 상기 제2 반도체 칩이 실장되는 상부 기판과 상기 제2 반도체 칩을 밀봉하는 밀봉재를 더 포함하고,
    상기 제2 반도체 칩은 상기 상부 기판 상에 복수 개 적층된 것을 특징으로 하는 PoP 구조의 반도체 패키지.
  15. 제1 패키지 기판과 제2 패키지 기판을 준비하는 단계;
    상기 제1 패키지 기판의 상면 상에 제1 트렌치를 형성하고, 제2 패키지 기판의 하면 상에 제2 트렌치를 형성하는 단계;
    상기 제1 패키지 기판의 상면 상의, 상기 제1 트렌치 내에 제1 반도체 칩을 실장하는 단계;
    상기 제2 트렌치가 상기 제1 반도체 칩을 향하도록, 상기 제2 패키지 기판을 상기 제1 패키지 기판 상에 적층하는 단계;
    상기 제1 반도체 칩을 밀봉하는 EMC를 충진하는 단계; 및
    상기 제2 패키지 기판 상에 상부 패키지를 실장하는 단계;를 포함하고,
    상기 제1 패키지 기판 상에 적층하는 단계에서, 제1 연결 부재와 상기 EMC와 다른 물질의 갭 충진재를 이용하여 상기 제2 패키지 기판을 상기 제1 패키지 기판에 접합하는, PoP 구조의 반도체 패키지 제조방법.
  16. 제15 항에 있어서,
    상기 제1 반도체 칩을 실장하는 단계 전에,
    상기 제1 패키지 기판의 상면 상의, 상기 제1 트렌치의 외부에 상부 연결 부재를 형성하고, 상기 제2 패키지 기판의 하면 상의, 상기 제2 트렌치의 외부에 하부 연결 부재를 형성하는 단계, 및
    상기 제1 패키지 기판 상에 적층하는 단계 전에,
    상기 제1 패키지 기판의 상면 상의, 상기 제1 반도체 칩의 외부에 상기 갭 충진재를 배치하는 단계를 더 포함하는 것을 특징으로 하는 PoP 구조의 반도체 패키지 제조방법.
  17. 제16 항에 있어서,
    상기 상부 연결 부재는 상기 제1 패키지 기판에 연결된 제1 필라를 포함하고,
    상기 하부 연결 부재는 상기 제2 패키지 기판에 연결된 제2 필라와 솔더를 포함하며,
    상기 제1 패키지 기판 상에 적층하는 단계에서,
    상기 상부 연결 부재와 하부 연결 부재가 결합하여 상기 제1 연결 부재가 되며, 상기 갭 충진재는 인접하는 상기 제1 연결 부재들을 서로 이격되도록 유지하는 것을 특징으로 하는 PoP 구조의 반도체 패키지 제조방법.
  18. 제16 항에 있어서,
    상기 갭 충진재는 NCF, NCP, 및 SR 중 어느 하나로 형성되고,
    상기 갭 충진재를 배치하는 단계에서,
    상기 갭 충진재를, 제1 방향으로 상기 제1 반도체 칩의 양쪽의 상기 제1 패키지 기판 상에 배치하되, 상기 제1 방향에 수직하는 제2 방향으로 연장하는 형태로 배치한 것을 특징으로 하는 PoP 구조의 반도체 패키지 제조방법.
  19. 제18 항에 있어서,
    상기 EMC를 충진하는 단계에서,
    상기 제1 방향의 양쪽에 배치된 2개의 상기 갭 충진재 사이로 상기 EMC를 주입하며,
    상기 갭 충진재는 상기 EMC가 상기 제1 연결 부재들로 침범하는 것을 막는 것을 특징으로 하는 PoP 구조의 반도체 패키지 제조방법.
  20. 제15 항에 있어서,
    상기 제1 패키지 기판과 제2 패키지 기판은 각각 상면과 하면 상에 보호층을 구비하고,
    상기 제1 트렌치와 제2 트렌치를 형성하는 단계에서,
    상기 제1 패키지 기판의 상면 상의 상기 보호층의 중심 부분을, 포토리소그라피 공정을 통해, 제거하여 상기 제1 트렌치를 형성하고,
    상기 제2 패키지 기판의 하면 상의 상기 보호층의 중심 부분을, 포토리소그라피 공정을 통해, 제거하여 상기 제2 트렌치를 형성하는 것을 특징으로 하는 PoP 구조의 반도체 패키지 제조방법.
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