KR20240048287A - 반도체 패키지 - Google Patents

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KR20240048287A
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안정훈
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Abstract

기판의 뒤틀림(wapage)을 방지하여 제품의 신뢰성을 개선할 수 있는 반도체 패키지가 제공된다. 반도체 패키지는 회로 기판, 회로 기판 상에, 제1 절연층 및 제1 절연층 내의 관통 비아를 포함하는 인터포저, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 제1 연결 부재, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 지지 부재, 인터포저의 상면 상에, 제2 절연층 및 상기 제2 절연층 내의 도전 패턴을 포함하는 재배선층 및 재배선층 상에 배치되고, 서로 이격된 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 제1 연결 부재는 인터포저와 회로 기판을 전기적으로 연결하고, 인터포저는 제1 연결 부재가 배치되는 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하고, 지지 부재는 제2 영역에 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 발명이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package) 반도체 패키지, 패키지 온 패키지(POP; package-on-package) 반도체 패키지 또는 2.5D 반도체 패키지가 이용될 수 있다.
반도체 패키지는 PCB 기판과 상부 반도체 칩들 사이에 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 반도체 칩들과 하부 PCB 기판 간의 연결을 용이하게 할 수 있다. 반도체 패키지가 소형화됨에 따라, PCB 기판 및 인터포저의 두께의 감소가 요구된다. 반면에, 인터포저와 PCB 기판의 본딩 과정에서 PCB 기판의 뒤틀림(warpage)이 발생할 가능성은 높아지고 있다.
본 발명이 해결하려는 과제는, 기판의 뒤틀림(wapage)을 방지하여 제품의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양(aspect)은 회로 기판, 회로 기판 상에, 제1 절연층 및 제1 절연층 내의 관통 비아를 포함하는 인터포저, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 제1 연결 부재, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 지지 부재, 인터포저의 상면 상에, 제2 절연층 및 상기 제2 절연층 내의 도전 패턴을 포함하는 재배선층 및 재배선층 상에 배치되고, 서로 이격된 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 제1 연결 부재는 인터포저와 회로 기판을 전기적으로 연결하고, 인터포저는 제1 연결 부재가 배치되는 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하고, 지지 부재는 제2 영역에 배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 다른 태양은 회로 기판, 회로 기판 상에, 제1 절연층 및 제1 절연층 내의 관통 비아를 포함하는 인터포저, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 제1 연결 부재, 회로 기판의 상면 및 인터포저의 하면과 접촉하는 지지 부재, 인터포저의 상면 상에, 제2 절연층 및 제2 절연층 내의 도전 패턴을 포함하는 재배선층, 재배선층 상에 배치되고, 서로 이격된 제1 반도체 칩 및 제2 반도체 칩 및 제1 반도체 칩 및 제2 반도체 칩 사이에 배치되는 몰드층을 포함하고, 제1 연결 부재는 인터포저와 회로 기판을 전기적으로 연결하고, 지지 부재는 인터포저와 회로 기판을 전기적으로 연결하지 않고, 인터포저는 제1 연결 부재가 배치되는 제1 영역과, 제1 영역을 둘러싸는 제2 영역을 포함하고, 지지 부재는 제2 영역에 배치되고, 제1 방향으로 연장되는 제1 서브 지지 부재와, 제1 방향과 교차하는 제2 방향으로 연장되는 제2 서브 지지 부재를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 3은 도 2의 B-B 선을 따라 절단한 단면도이다.
도 4는 도 3의 Q 영역의 확대하여 도시한 도면이다.
도 5는 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 제조하는 과정을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다. 도 1 내지 도 4에서, 몇몇 실시예에 따른 반도체 패키지는 실리콘 인터포저를 포함하는 2.5D 패키지일 수 있다. 다만, 이는 예시적인 것일 뿐이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 단면도이다. 도 3은 도 2의 B-B 선을 따라 절단한 단면도이다. 도 4는 도 3의 Q 영역의 확대하여 도시한 도면이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 회로 기판(100), 제2 연결 부재(250), 지지 부재(260), 인터포저(200), 재배선층(240), 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 포함할 수 있다.
몰드층(400)은 제1 트렌치(TR1)와 제1 트렌치(TR1) 주변에 배치되는 제2 트렌치(TR2)를 포함할 수 있다. 제1 트렌치(TR1) 내에 제1 반도체 칩(310)이 실장되고, 제2 트렌치(TR2) 내에 제2 반도체 칩(320)이 실장될 수 있다.
제1 반도체 칩(310)과 제2 반도체 칩(320)은 서로 제1 방향(D1)으로 이격될 수 있다. 본 명세서에서 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 서로 교차할 수 있다. 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 실질적으로 서로 수직일 수 있다. 도 1에서, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 각각 하나인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 일부 실시예들에 따른 반도체 패키지는 1개의 제1 반도체 칩(310)과 복수 개의 제2 반도체 칩(320)을 포함할 수도 있다.
회로 기판(100)은 패키지용 기판일 수 있다. 회로 기판(100)은 회로 기판(PCB; printed circuit board)일 수 있다. 회로 기판(100)은 서로 반대되는 하면 및 상면(100US)을 포함할 수 있다. 회로 기판(100)의 상면(100US)은 인터포저(200)의 하면(200BS)과 마주볼 수 있다.
회로 기판(100)은 제1 절연층(101), 제1 기판 패드(102), 제2 기판 패드(104) 및 제1 패시베이션막을 포함할 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 각각 회로 기판(100)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 있다.
제1 기판 패드(102)는 제1 절연층(101)의 하면으로부터 노출될 수 있다. 제1 패시베이션막(105)은 제1 절연층(101)의 상면 상에 형성될 수 있다. 제1 패시베이션막(105)은 제1 절연층(101)의 상면을 덮으며, 제2 기판 패드(104)를 노출시킬 수 있다. 제1 기판 패드(102) 및 제2 기판 패드(104)는 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 패시베이션막(105)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(101) 내에는 제1 기판 패드(102)와 제2 기판 패드(104)를 전기적으로 연결하기 위한 배선 패턴들이 형성될 수 있다. 제1 절연층(101)는 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 절연층(101)는 다중층으로 구성되어 그 내부에 다층의 배선 패턴들이 형성될 수 있다.
회로 기판(100)은 전자 기기의 메인보드 등에 실장될 수 있다. 예를 들어, 제1 기판 패드(102)와 접속되는 제1 연결 부재(150)가 제공될 수 있다. 회로 기판(100)은 제1 연결 부재(150)를 통해 전자 기기의 메인보드 등에 실장될 수 있다. 회로 기판(100)은 BGA(Ball Grid Array) 기판일 수 있으나, 이에 제한되는 것은 아니다.
제1 연결 부재(150)는 예를 들어, 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 연결 부재(150)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제1 연결 부재(150)의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있다.
몇몇 실시예에서, 제1 절연층(101)는 유기물을 포함할 수 있다. 예를 들어, 제1 절연층(101)는 프리프레그(pre-preg)를 포함할 수 있다. 프리프레그는 탄소 섬유, 유리 섬유, 아라미드 섬유 등의 강화 섬유에 미리 열경화성 폴리머 결합재(예를 들어, 에폭시 수지) 또는 열가소성 레진을 함침시킨 복합 섬유이다.
몇몇 실시예에서, 회로 기판(100)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다.
인터포저(200)는 회로 기판(100)의 상면 상에 배치될 수 있다. 인터포저(200)는 서로 반대되는 하면(200BS) 및 상면(200US)을 포함할 수 있다. 인터포저(200)의 상면(200US)은 제1 및 제2 반도체 칩(310, 320)과 마주볼 수 있다. 인터포저(200)의 하면(200BS)은 회로 기판(100)의 상면(100US)과 마주볼 수 있다. 인터포저(200)는 회로 기판(100)과 후술되는 제1 및 제2 반도체 칩들(310, 320) 간의 연결을 용이하게 하고, 반도체 패키지의 뒤틀림(warpage)을 방지할 수 있다.
인터포저(200)는 회로 기판(100) 상에 배치될 수 있다. 인터포저(200)는 제2 절연층(210), 관통 비아(245), 제1 인터포저 패드(202), 제2 인터포저 패드(203) 및 제2 패시베이션막(235)를 포함할 수 있다.
인터포저(200)은 회로 기판(100) 상에 제공될 수 있다. 인터포저(200)은 예를 들어, 실리콘(Si) 인터포저일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 인터포저(200)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
관통 비아(245)는 인터포저(200) 내에 형성될 수 있다. 관통 비아(245)는 제2 절연층(210)를 관통할 수 있다. 관통 비아(245)는 후술할 재배선층(240) 전기적으로 연결될 수 있다. 관통 비아(245)는 제1 인터포저 패드(202)와 전기적으로 연결될 수 있다. 이를 통해, 회로 기판(100)과 제1 반도체 칩(310), 및 제2 반도체 칩(320)이 전기적으로 연결될 수 있다. 관통 비아(245)는 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 패시베이션막(235)은 제2 절연층(210)의 하면 상에 형성될 수 있다. 제2 패시베이션막(235)은 제2 절연층(210)의 하면을 따라 연장될 수 있다. 제1 인터포저 패드(202)과 제2 인터포저 패드(203) 각각은 제2 절연층(210)의 하면 상에 형성될 수 있다. 제2 패시베이션막(235)은 제2 절연층(210)의 하면을 덮으며, 제1 인터포저 패드(202) 및 제2 인터포저 패드(203)를 노출시킬 수 있다.
제2 패시베이션막(235)의 제3 방향(D3)으로의 높이는 제1 인터포저 패드(202)의 제3 방향(D3)으로의 높이와 같을 수 있다. 다만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 패시베이션막(235)의 제3 방향(D3)으로의 높이는 제1 인터포저 패드(202)의 제3 방향(D3)으로의 높이보다 작을 수 있다. 제1 인터포저 패드(202)는 제2 패시베이션막(235) 보다 제3 방향(D3)으로 돌출될 수 있다.
제2 패시베이션막(235)은 실리콘 질화물을 포함할 수 있다. 이와 달리, 제2 패시베이션막(235)은 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
제1 인터포저 패드(202)는 관통 비아(245)와 접촉할 수 있다. 제1 인터포저 패드(202)는 다른 구성 구성요소들을 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 인터포저 패드(202)는 관통 비아(245)와 제2 연결 부재(250)를 전기적으로 연결시킬 수 있다. 제2 인터포저 패드(203)는 관통 비아(245)와 접촉하지 않는다. 제2 인터포저 패드(203)는 제2 절연층(210)의 하면 상에 형성될 수 있다. 즉, 제2 인터포저 패드(203)는 다른 구성요소들을 전기적으로 연결하는데 이용되지 않을 수 있다.
제1 인터포저 패드(202) 및 제2 인터포저 패드(203)은 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 인터포저 패드(202)와 제2 인터포저 패드(203)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 다만, 이에 제한되는 것은 아니다. 제2 패시베이션막(235)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저(200)는 회로 기판(100)의 상면(100US) 상에 배치될 수 있다. 회로 기판(100)과 인터포저(200) 사이에 제2 연결 부재(250) 및 지지 부재(260)가 형성될 수 있다. 제2 연결 부재(250)는 제2 기판 패드(104)와 제1 인터포저 패드(202)를 연결할 수 있다. 이에 따라, 회로 기판(100)과 인터포저(200)는 전기적으로 연결될 수 있다.
제2 연결 부재(250)는 제1 필라층(252)과 제1 솔더층(254)을 포함할 수 있다. 제1 필라층(252)은 인터포저(200)의 하면(200BS)으로부터 돌출될 수 있다. 제1 필라층(252)은 제1 인터포저 패드(202)와 접촉할 수 있다. 제1 필라층(252)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(254)은 제1 필라층(252)과 회로 기판(100)을 연결할 수 있다. 예를 들어, 제1 솔더층(254)은 제2 기판 패드(104)들 중 일부와 접촉할 수 있다. 제1 솔더층(254)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(254)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
지지 부재(260)는 제2 필라층(262)과 제2 솔더층(264)을 포함할 수 있다. 제2 필라층(262)은 인터포저(200)의 하면(200BS)으로부터 돌출될 수 있다. 제2 필라층(262)은 제2 인터포저 패드(203)와 접촉할 수 있다. 제2 필라층(262)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 솔더층(264)는 제2 필라층(262) 및 제1 패시베이션막(105)과 접촉할 수 있다. 제2 솔더층(264)이 제1 패시베이션막(105) 상에 배치되어, 회로 기판(100)과 인터포저(200)를 전기적으로 연결하지 않을 수 있다. 제2 솔더층(264)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 솔더층(264)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2 내지 도 4를 참고하면, 지지 부재(260)는 제1 서브 지지 부재(260A)와 제2 서브 지지 부재(260B)를 포함할 수 있다. 지지 부재(260)는 인터포저(200)와 회뢰 기판(100) 사이에 배치되어, 인터포저(200)의 뒤틀림(warpage)를 방지할 수 있다.
인터포저(200)의 하면(200BS)은 제1 영역(R1)과 제1 영역(R1)을 둘러싸는 제2 영역(R2)을 포함할 수 있다. 제2 연결 부재(250)는 제1 영역(R1)에 배치될 수 있다. 다르게 표현하면, 제1 영역(R1)은 제2 연결 부재(250)가 배치되는 영역으로 정의될 수 있다. 지지 부재(260A, 260B)는 제2 영역(R2)에 배치될 수 있다.
제1 서브 지지 부재(260A)는 제2 영역(R2)에 배치될 수 있다. 제1 서브 지지 부재(260A)는 제2 연결 부재(250)와 제2 방향(D2)으로 이격될 수 있다. 제1 서브 지지 부재(260A)는 최외각에 배치되는 제2 연결 부재(250)와 인접하게 배치될 수 있다. 제1 서브 지지 부재(260A)는 제1 방향(D1)으로 연장될 수 있다. 제1 서브 지지 부재(260A)는 직사각형 모양으로 도시되었으나, 이에 제한되는 것은 아니다. 제1 서브 지지 부재(260A)는 회로 기판(100)이 제1 방향(D1)으로 뒤틀리는 것을 방지할 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 제1 서브 지지 부재(260A)는 회로 기판(100) 또는 인터포저(200)가 제2 방향(D2)으로 뒤틀리는 것을 방지할 수 있다.
제2 서브 지지 부재(260B)는 제2 영역(R2)에 배치될 수 있다. 제2 서브 지지 부재(260B)는 제2 연결 부재(250)와 제1 방향(D1)으로 이격될 수 있다. 제2 서브 지지 부재(260B)는 최외각에 배치되는 제2 연결 부재(250)와 인접하게 배치될 수 있다. 제2 서브 지지 부재(260B)는 제2 방향(D2)으로 연장될 수 있다. 제2 서브 지지 부재(260B)는 직사각형 모양으로 도시되었으나, 이에 제한되는 것은 아니다. 제2 서브 지지 부재(260B)는 회로 기판(100)이 제2 방향(D2)으로 뒤틀리는 것을 방지할 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 제2 서브 지지 부재(260B)는 회로 기판(100) 또는 인터포저(200)가 제1 방향(D1)으로 뒤틀리는 것을 방지할 수 있다.
제1 서브 지지 부재(260A)는 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 서브 지지 부재(260B)는 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)과 같을 수 있다. 다만, 이에 제한되는 것은 아니다. 제1 서브 지지 부재(260A) 및 제2 서브 지지 부재(260B)의 설계에 따라 제1 폭(W1)은 제2 폭(W2)과 다를 수 있다.
제2 연결 부재(250)은 제1 방향(D1)으로 제3 폭(W3)을 가질 수 있다. 여기서 제3 폭(W3)은 평면적 관점에서 제2 연결 부재(250)의 제1 방향(D1)으로 가장 큰 폭을 의미할 수 있다. 제3 폭(W3)은 제1 폭(W1) 및 제2 폭(W2) 보다 클 수 있다.
제2 연결 부재(250)는 복수개 일 수 있다. 제2 연결 부재(250) 각각은 제1 방향(D1)으로 제1 거리(P1) 만큼 이격될 수 있다. 제2 연결 부재(250) 각각은 제2 방향(D2)으로 제2 거리(P2) 만큼 이격될 수 있다. 제1 거리(P1)는 제2 거리(P2)와 같을 수 있다. 다만, 이에 제한되는 것은 아니다. 제2 연결 부재(250)의 설계에 따라, 제1 거리(P1)와 제2 거리(P2)는 다를 수 있다.
제1 서브 지지 부재(260A)는 인접한 제2 연결 부재(250)와 제2 방향(D2)으로 제4 거리(P4) 만큼 이격될 수 있다. 제4 거리(P4)는 제2 거리(P2)보다 작을 수 있다. 제2 서브 지지 부재(260B)는 인접한 제2 연결 부재(250)와 제1 방향(D1)으로 제3 거리(P3) 만큼 이격될 수 있다. 제3 거리(P3)는 제1 거리(P1)보다 작을 수 있다.
다시 도 2를 참고하면, 몇몇 실시예에서, 제1 연결 부재(150)의 크기는 제2 연결 부재(250)의 크기보다 클 수 있다. 예를 들어, 제1 연결 부재(150)의 제1 방향(D1)으로의 폭은 제2 연결 부재(250)의 제1 방향(D1)으로의 폭보다 클 수 있다. 제1 연결 부재(150)의 부피는 제2 연결 부재(250)의 부피보다 클 수 있다. 다만, 이에 제한되는 것은 아니다.
재배선층(240)은 재배선 패드(204), 제3 절연층(220), 제3 패시베이션막(330) 및 도전 패턴(225)를 포함할 수 있다.
재배선층(240)은 인터포저(200)의 상면(200US) 상에 배치될 수 있다. 재배선층(240)은 인터포저(200)와 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 전기적으로 연결시킬 수 있다.
제3 절연층(220)의 상면 상에 제3 패시베이션막(330)이 형성될 수 있다. 제3 패시베이션막(330)은 제3 절연층(220)의 상면을 따라 길게 연장할 수 있다. 제3 패시베이션막(330)은 제3 절연층(220)의 상면을 덮으며, 재배선 패드(204)를 노출시킬 수 있다. 재배선 패드(204) 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 패시베이션막(330)은 예를 들어, 감광성 절연 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도전 패턴(225)은 제3 절연층(220) 내에 형성될 수 있다. 도전 패턴(225)은 관통 비아(245)와 접촉할 수 있다. 도전 패턴(225)은 재배선 패드(204)의 일부와 접촉할 수 있다. 도전 패턴(225)은 관통 비아(245) 및 재배선 패드(204) 사이를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제3 패시베이션막(330)의 제3 방향(D3)으로의 높이는 재배선 패드(204)의 제3 방향(D3)으로의 높이와 같을 수 있다. 다만, 이에 제한되는 것은 아니다. 도시된 것과 달리 제3 패시베이션막(330)의 제1 방향(D3)으로의 높이는 재배선 패드(204)의 제3 방향(D3)으로의 낮을 수 있다. 즉, 재배선 패드(204)는 제3 패시베이션막(330) 보다 제3 방향(D3)으로 돌출될 수 있다.
제3 패시베이션막(330)은 실리콘 질화물을 포함할 수 있다. 이와 달리, 제3 패시베이션막(330)은 패시베이션(passivation) 물질, BCB(benzocyclobutene), 폴리벤젠옥사졸, 폴리이미드, 에폭시, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수도 있다.
몇몇 실시예에서, 회로 기판(100)과 인터포저(200) 사이에 제1 언더필(270)이 형성될 수 있다. 제1 언더필(270)은 회로 기판(100)과 인터포저(200) 사이의 공간을 채울 수 있다. 또한, 제1 언더필(270)은 제2 연결 부재(250)를 덮을 수 있다. 제1 언더필(270)은 회로 기판(100) 상에 인터포저(200)를 고정시킴으로써 인터포저(200)의 깨짐 등을 방지할 수 있다. 제1 언더필(270)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(310) 및 제2 반도체 칩(320)은 서로 제1 방향(D1)으로 이격되어 재배선층(240) 상에 배치될 수 있다. 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 각각 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(310)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(310)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 반도체 칩(320)은 메모리 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(320)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
일례로, 제1 반도체 칩(310)은 GPU와 같은 ASIC일 수 있고, 제2 반도체 칩(320)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 스택된 형태일 수 있다. 스택된 집적 회로는 TSV(Through Silicon Via) 등을 통해 서로 전기적으로 연결될 수 있다.
제1 반도체 칩(310)은 제1 칩 패드(312)를 포함할 수 있다. 제1 칩 패드(312)는 제1 반도체 칩(310)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 칩 패드(312)는 제1 반도체 칩(310)의 하면으로부터 노출될 수 있다.
제2 반도체 칩(320)은 제2 칩 패드(314)를 포함할 수 있다. 제2 칩 패드(314)는 제2 반도체 칩(320)을 다른 구성 요소들과 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제2 칩 패드(314)는 제2 반도체 칩(320)의 하면으로부터 노출될 수 있다.
제1 칩 패드(312) 및 제2 칩 패드(314)는 각각 예를 들어, 구리(Cu) 또는 알루미늄(Al) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(310) 및 제2 반도체 칩(320)은 인터포저(200)의 상면 상에 실장될 수 있다. 예를 들어, 재배선층(240)과 제1 반도체 칩(310) 사이에 제3 연결 부재(352)가 형성될 수 있다. 제3 연결 부재(352)는 복수의 재배선 패드(204)들 중 일부와 제1 칩 패드(312)를 연결할 수 있다. 이에 따라, 인터포저(200)와 제1 반도체 칩(310)은 전기적으로 연결될 수 있다.
또한, 예를 들어, 재배선층(240)와 제2 반도체 칩(320) 사이에 제4 연결 부재(354)가 형성될 수 있다. 제4 연결 부재(354)는 복수의 재배선 패드(204)들 중 다른 일부와 제2 칩 패드(314)를 연결할 수 있다. 이에 따라, 인터포저(200)와 제2 반도체 칩(320)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제3 연결 부재(352)의 크기는 제1 연결 부재(150) 및 제2 연결 부재(250)의 크기보다 작을 수 있다. 예를 들어, 제3 연결 부재(352)의 제1 방향(D1)으로의 폭은 제1 연결 부재(150)의 제1 방향(D1)으로의 폭보다 작다. 제3 연결 부재(352)의 제1 방향(D1)으로의 폭은 제2 연결 부재(250)의 제1 방향(D1)으로의 폭보다 작다. 제3 연결 부재(352)의 부피는 제1 연결 부재(150)의 부피 및 제2 연결 부재(250)의 부피보다 작을 수 있다.
몇몇 실시예에서, 제4 연결 부재(354)의 크기는 제1 연결 부재(150) 및 제2 연결 부재(250)의 크기보다 작을 수 있다. 예를 들어, 제4 연결 부재(354)의 제1 방향(D1)으로의 폭은 제1 연결 부재(150)의 제1 방향(D1)으로의 폭보다 작다. 제4 연결 부재(354)의 제1 방향(D1)으로의 폭은 제2 연결 부재(250)의 제1 방향(D1)으로의 폭보다 작다. 제4 연결 부재(354)의 부피는 제1 연결 부재(150)의 부피 및 제2 연결 부재(250)의 부피보다 작을 수 있다.
제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 또한, 제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 UBM(Under Bump Metallurgy)을 포함할 수 있다.
제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 단일층 또는 다중층으로 형성될 수 있다. 제3 연결 부재(352) 및 제4 연결 부재(354)가 각각 단일층으로 형성되는 경우에, 제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제3 연결 부재(352) 및 제4 연결 부재(354)가 각각 다중층으로 형성되는 경우에, 제3 연결 부재(352) 및 제4 연결 부재(354)는 각각 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제3 연결 부재(352) 및 제4 연결 부재(354) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있다.
몇몇 실시예에서, 도전 패턴(225)의 일부는 제3 연결 부재(352)와 제4 연결 부재(354)를 전기적으로 연결할 수 있다. 예를 들어, 도전 패턴(225)의 일부는 제3 연결 부재(352)와 접속되는 재배선 패드(204)와 연결될 수 있고, 제4 연결 부재(354)와 접속되는 재배선 패드(204)와 연결될 수도 있다. 이에 따라, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 인터포저(200)와 제1 반도체 칩(310) 사이에 제2 언더필(362)이 형성될 수 있다. 인터포저(200)와 제2 반도체 칩(320) 사이에 제3 언더필(364)이 형성될 수 있다. 제2 언더필(362)은 인터포저(200)와 제1 반도체 칩(310) 사이의 공간을 채울 수 있다. 제3 언더필(364)은 인터포저(200)와 제2 반도체 칩(320) 사이의 공간을 채울 수 있다. 또한, 제2 언더필(362)은 제3 연결 부재(352)를 덮을 수 있다. 제3 언더필(364)은 제4 연결 부재(354)를 덮을 수 있다.
제2 언더필(362) 및 제3 언더필(364)은 인터포저(200) 상에 제1 및 제2 반도체 칩들(310, 320)을 고정시킴으로써 제1 및 제2 반도체 칩들(310, 320)의 깨짐 등을 방지할 수 있다. 제2 언더필(362) 및 제3 언더필(364)은 각각 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드층(400)은 인터포저(200) 상에 배치될 수 있다. 몰드층(400)은 제1 반도체 칩(310)과 제2 반도체 칩(320) 사이에 제공될 수 있다. 몰드층(400)은 제1 반도체 칩(310)과 제2 반도체 칩(320)을 서로 분리할 수 있다.
몇몇 실시예에서, 몰드층(400)은 제1 트렌치(TR1)와 제2 트렌치(TR2)를 포함할 수 있다. 제1 트렌치(TR1) 내에 제1 반도체 칩(310)이 실장될 수 있다. 제2 트렌치(TR2) 내에 제2 반도체 칩(320)이 실장될 수 있다. 도 1 및 도 2에서, 제1 트렌치(TR1) 및 제2 트렌치(TR2)는 각각 1개인 것으로 도시하였으나, 이에 한정되는 것은 아니다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 적어도 하나 이상일 수 있다.
몰드층(400)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몰드층(400)은 제1 언더필(270), 제2 언더필(362) 및 제3 언더필(364)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(270), 제2 언더필(362) 및 제3 언더필(364)은 각각 몰드층(400)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 제1 언더필(270), 제2 언더필(362) 및 제3 언더필(364)은 회로 기판(100)과 인터포저(200) 사이 또는 인터포저(200)와 제1 및 제2 반도체 칩들(310, 320) 사이의 협소한 공간을 효율적으로 채울 수 있다.
몇몇 실시예에 따른 반도체 패키지는, 접착층(500)과 히트 슬러그(heat slug)(600)를 더 포함할 수 있다. 접착층(500)은 몰드층(400) 상에 제공될 수 있다. 접착층(500)은 제1 반도체 칩(310)과 제2 반도체 칩(320) 상에 제공될 수 있다. 접착층(500)은 몰드층(400)의 상면과 접촉할 수 있다. 접착층(500)은 제1 반도체 칩(310)의 상면 및 제2 반도체 칩(320)의 상면과 접촉할 수 있다. 접착층(500)은 몰드층(400), 제1 반도체 칩(310), 및 제2 반도체 칩(320)과 히트 슬러그(600)를 서로 접착하여 고정할 수 있다. 접착층(500)은 접착 물질을 포함할 수 있다. 예를 들어, 접착층(500)은 경화성 폴리머를 포함할 수 있다. 접착층(500)은 예를 들어 에폭시계 폴리머를 포함할 수 있다.
히트 슬러그(600)는 회로 기판(100) 상에 배치될 수 있다. 히트 슬러그(600)는 제1 반도체 칩(310)과 제2 반도체 칩(320)을 덮을 수 있다. 히트 슬러그(600)는 금속 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 5는 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 6은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4에서 설명한 점과 다른점을 중심으로 설명한다.
도 5를 참조하면, 지지 부재(260)는 제1 서브 지지 부재(260A)를 포함하고, 제2 서브 지지 부재(260B)는 생략될 수 있다. 반도체 패키지의 스케일링에 따라, 제2 연결 부재(250)의 형성되는 공간이 제한될 수 있다. 제2 서브 지지 부재(260B)가 생략되어, 제2 연결 부재(250)는 제1 방향(D1)으로 효율적으로 배치될 수 있다. 제1 서브 지지 부재(260A)는 회로 기판(100) 및 인터포저(200)의 뒤틀림(warpage)를 방지할 수 있다.
도 6을 참조하면, 지지 부재(260)는 제2 서브 지지 부재(260B)를 포함하고, 제1 서브 지지 부재(260A)는 생략될 수 있다. 반도체 패키지의 스케일링에 따라, 제2 연결 부재(250)의 형성되는 공간이 제한될 수 있다. 제1 서브 지지 부재(260A)가 생략되어, 제2 연결 부재(250)는 제2 방향(D2)으로 효율적으로 배치될 수 있다. 제2 서브 지지 부재(260B)는 회로 기판(100) 및 인터포저(200)의 뒤틀림(warpage)를 방지할 수 있다.
도 7은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 8은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4에서 설명한 점과 다른점을 중심으로 설명한다.
도 7을 참고하면, 제1 서브 지지 부재(260A) 및 제2 서브 지지 부재(260B)는 복수개 일 수 있다. 제1 서브 지지 부재(260A)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 서브 지지 부재(260B)는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 서브 지지 부재(260A)의 이격된 공간 사이로 제1 언더필(270)이 용이하게 형성될 수 있다. 제2 서브 지지 부재(260B)의 이격된 공간 사이로 제1 언더필(270)이 용이하게 형성될 수 있다.
도 8을 참고하면, 제1 서브 지지 부재(260A) 및 제2 서브 지지 부재(260B)는 복수개 일 수 있다. 제1 서브 지지 부재(260A)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 서브 지지 부재(260B)는 제2 방향(D2)으로 이격되어 배치될 수 있다. 제1 서브 지지 부재(260A)의 사이 공간의 수는 도 7의 제1 서브 지지 부재(260A)의 사이 공간의 수 보다 많을 수 있다. 제1 서브 지지 부재(260A)의 이격된 공간 사이로 제1 언더필(270)이 용이하게 형성될 수 있다. 제2 서브 지지 부재(260B)의 사이 공간의 수는 도 7의 제2 서브 지지 부재(260B)의 사이 공간의 수 보다 많을 수 있다. 제2 서브 지지 부재(260B)의 이격된 공간 사이로 제1 언더필(270)이 용이하게 형성될 수 있다.
도 9 내지 도 17은 몇몇 실시예에 따른 반도체 패키지를 제조하는 과정을 설명하기 위한 중간단계 도면들이다. 도 9 내지 도 17은 도 2의 단면을 가지는 반도체 패키지를 제조하는 과정을 설명하기 위한 중간단계 도면일 수 있다.
도 9를 참조하면, 인터포저(200)가 제공될 수 있다. 설명의 편의상, 인터포저(200)의 관통 비아(245)는 생략되었다. 인터포저(200) 상에 제2 패시베이션막(235)이 형성될 수 있다. 제2 패시베이션막(235)은 인터포저(200)의 일부를 노출시킬 수 있다. 제2 패시베이션막(235) 및 인터포저(200) 상에 프리 인터포저 패드(202P)가 형성될 수 있다.
도 10을 참고하면, 프리 인터포저 패드(202P) 상에 제1 포토레지스트(PR1)이 형성될 수 있다. 제1 포토레지스트(PR1)은 패터닝을 통해 프리 인터포저 패드(202P)의 일부를 노출시킬 수 있다. 제1 포토레지스트(PR1)은 패터닝 과정에서 프리 인터포저 패드(202P)를 보호할 수 있다.
도 11를 참고하면, 노출된 프리 인터포저 패드(202P)상에 제1 필라층(252) 및 제1 솔더층(254)이 순차적으로 형성될 수 있다.
도 12 및 도 13을 참고하면, 제1 포토레지스트(PR1)이 제거되고 제2 포토레지스트(PR2)이 형성될 수 있다. 제2 포토레지스트(PR2)은 제1 필라층(252) 및 제1 솔더층(254)를 덮을 수 있다. 제2 포토레지스트(PR2)는 패터닝을 통해 프리 인터포저 패드(202P)의 일부를 노출시킬 수 있다. 제2 포토레지스트(PR2)는 패터닝 과정에서, 제1 필라층(252) 및 제1 솔더층(254)을 보호할 수 있다.
도 14를 참고하면, 노출된 프리 인터포저 패드(202P)상에 제2 필라층(262) 및 제2 솔더층(264)이 순차적으로 형성될 수 있다.
도 15를 참고하면, 제2 포토레지스트(PR2)가 제거될 수 있다. 제2 필라층(262)의 높이는 제1 필라층(252) 보다 높거나, 동일할 수 있다. 제2 솔더층(264)의 제3 방향(D3)으로 높이는 제1 솔더층(254)의 제3 방향(D3)으로 높이보다 높을 수 있다. 제2 솔더층(264)의 높이가 높게 형성됨에 따라, 인터포저(200)와 회로 기판(100)이 접촉할 때, 제2 솔더층(264)의 접촉력이 향상될 수 있다.
도 16을 참고하면, 제1 솔더층(254) 및 제2 솔더층(264)에 의해 프리 인터포저 패드(202P)의 일부분이 노출된 수 있다. 노출된 프리 인터포저 패드(202P)의 부분은 에칭(etching) 공정을 통해 제거되고, 제1 인터포저 패드(202) 및 제2 인터포저 패드(203)가 형성될 수 있다. 제1 인터포저 패드(202) 및 제2 인터포저 패드(203)는 동시에 형성될 수 있어, 제조 공정 스텝이 간략화 될 수 있다.
도 17을 참고하면, 도 16의 인터포저(200)는 180도 회전하여 회로 기판(100) 상에 본딩될 수 있다. 여기서 본딩 방식은 반도체 패키지에 열을 가하는 방식 또는 열과 힘을 가하는 방식일 수 있다. 열에 의해 제1 솔더층(254)은 제2 기판 패드(104) 상에 본딩될 수 있다. 또한, 제2 솔더층(264)은 제1 패시베이션막(105) 상에 본딩될 수 있다.
한편, 회로 기판(100)의 두께가 감소함에 따라 본딩 과정에서 회로 기판(100)과 인터포저(200)의 뒤틀림(warpage)등이 발생할 수 있다. 이와 같은 불량은 반도체 패키지의 품질을 저하시키는 원인이 된다. 뒤틀림 등에 의한 불량 등을 방지하기 위해, 회로 기판(100)과 인터포저(200) 사이에 상술한 지지 부재(260)를 구비할 수 있다. 지지 부재(260)는 회로 기판(100) 상에 인터포저(200)를 본딩하는 과정에서 인터포저(200) 및 회로 기판(100)의 뒤틀림을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 회로 기판 105: 제1 패시베이션막
150: 제1 연결 부재 200: 인터포저
202: 제1 인터포저 패드 203: 제2 인터포저 패드
210: 제2 절연층 220: 제3 절연층
235: 제2 패시베이션막 240: 재배선층
250: 제2 연결 부재 260: 지지 부재
260A: 제1 서브 지지 부재 260B: 제2 서브 지지 부재
310: 제1 반도체 칩 320: 제2 반도체 칩

Claims (10)

  1. 회로 기판;
    상기 회로 기판 상에, 제1 절연층 및 상기 제1 절연층 내의 관통 비아를 포함하는 인터포저;
    상기 회로 기판의 상면 및 상기 인터포저의 하면과 접촉하는 제1 연결 부재;
    상기 회로 기판의 상면 및 상기 인터포저의 하면과 접촉하는 지지 부재;
    상기 인터포저의 상면 상에, 제2 절연층 및 상기 제2 절연층 내의 제1 도전 패턴을 포함하는 재배선층; 및
    상기 재배선층 상에 배치되고, 서로 이격된 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
    상기 제1 연결 부재는 상기 인터포저와 상기 회로 기판을 전기적으로 연결하고,
    상기 인터포저는 상기 제1 연결 부재가 배치되는 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하고,
    상기 지지 부재는 상기 제2 영역에 배치되는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 지지 부재는 제1 서브 지지 부재와, 제2 서브 지지 부재를 포함하고,
    상기 제1 서브 지지 부재는 상기 회로 기판의 상면과 평행한 제1 방향으로 연장되고,
    상기 제2 서브 지지 부재는 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 서브 지지 부재는 복수개이고,
    각각의 상기 제1 서브 지지 부재는 상기 제1 방향으로 이격되고,
    상기 제2 서브 지지 부재는 복수개이고,
    각각의 상기 제2 서브 지지 부재는 상기 제2 방향으로 이격되는, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 지지 부재는 상기 기판과 평행한 제1 방향으로 연장되고,
    상기 지지 부재의 상기 제1 방향과 교차하는 제2 방향으로 폭은 상기 제1 연결 부재의 상기 제2 방향으로 폭보다 작은, 반도체 패키지.
  5. 제1 항에 있어서,
    상기 회로 기판은 제2 절연층과, 상기 제2 절연층의 상면을 덮는 상부 패시베이션막과, 상기 상부 패시베이션막으로부터 노출되는 제1 기판 패드를 포함하고,
    상기 인터포저는, 상기 제2 절연층의 하면을 덮는 하부 패시베이션막과, 상기 하부 패시베이션막으로부터 노출되는 제1 인터포저 패드를 포함하고,
    상기 제1 연결 부재는 상기 제1 기판 패드 및 상기 제1 인터포저 패드와 접촉하는, 반도체 패키지.
  6. 제5 항에 있어서,
    상기 지지 부재는 상기 상부 패시베이션막과 접촉하는, 반도체 패키지.
  7. 제1 항에 있어서,
    상기 지지 부재는 상기 인터포저와 상기 회로 기판을 전기적으로 연결하지 않는, 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 연결 부재는 상기 인터포저의 하면과 접촉하는 제1 필라층와, 상기 회로 기판의 상면과 접촉하는 제1 솔더층을 포함하고,
    상기 지지 부재는 상기 인터포저의 하면과 접촉하는 제2 필라층와, 상기 회로 기판의 상면과 접촉하는 제2 솔더층을 포함하고,
    상기 제1 솔더층과 상기 제2 솔더층은 동일한 물질을 포함하는, 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 몰드층을 더 포함하는, 반도체 패키지.
  10. 회로 기판;
    상기 회로 기판 상에, 제1 절연층 및 상기 제1 절연층 내의 관통 비아를 포함하는 인터포저;
    상기 회로 기판의 상면 및 상기 인터포저의 하면과 접촉하는 제1 연결 부재;
    상기 회로 기판의 상면 및 상기 인터포저의 하면과 접촉하는 지지 부재;
    상기 인터포저의 상면 상에, 제2 절연층 및 상기 제2 절연층 내의 도전 패턴을 포함하는 재배선층;
    상기 재배선층 상에 배치되고, 서로 이격된 제1 반도체 칩과, 제2 반도체 칩 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치되는 몰드층을 포함하고,
    상기 제1 연결 부재는 상기 인터포저와 상기 회로 기판을 전기적으로 연결하고,
    상기 지지 부재는 상기 인터포저와 상기 회로 기판을 전기적으로 연결하지 않고,
    상기 인터포저는 상기 제1 연결 부재가 배치되는 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하고,
    상기 지지 부재는 상기 제2 영역에 배치되고, 제1 방향으로 연장되는 제1 서브 지지 부재와, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 서브 지지 부재를 포함하는, 반도체 패키지.
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