KR20230100028A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230100028A
KR20230100028A KR1020210189554A KR20210189554A KR20230100028A KR 20230100028 A KR20230100028 A KR 20230100028A KR 1020210189554 A KR1020210189554 A KR 1020210189554A KR 20210189554 A KR20210189554 A KR 20210189554A KR 20230100028 A KR20230100028 A KR 20230100028A
Authority
KR
South Korea
Prior art keywords
wiring
heat dissipation
semiconductor chip
width
opening
Prior art date
Application number
KR1020210189554A
Other languages
English (en)
Inventor
조영상
이희석
임윤혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210189554A priority Critical patent/KR20230100028A/ko
Priority to US17/952,841 priority patent/US20230207417A1/en
Priority to CN202211655455.8A priority patent/CN116417415A/zh
Publication of KR20230100028A publication Critical patent/KR20230100028A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1811—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 일 실시예는, 제1 배선 구조물; 상기 제1 배선 구조물 상의 제1 반도체 칩; 상기 제1 반도체 칩을 덮는 봉합재; 상기 제1 반도체 칩 및 상기 봉합재 상에 배치되고, 복수의 배선 층들을 포함하고, 상기 복수의 배선 층들 중 적어도 하나의 배선 층의 상면의 일부를 노출시키는 단차가 구비된 개구부를 갖는 제2 배선 구조물; 및 상기 제2 배선 구조물의 상기 개구부 내에 배치되며, 상기 봉합재를 관통하여 상기 제1 반도체 칩의 상면의 적어도 일부와 접촉하고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함하고, 상기 열 분산 패턴은 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함하고, 상기 열 분산 패턴의 상기 상부 부분은 상기 배선 층의 노출된 상기 상면의 일부와 접촉하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 칩이 소형화됨과 아울러 집적도가 높아짐에 따라, 반도체 패키지의 반도체 칩에서 발생되는 열을 효과적으로 외부로 방출할 수 있는 방열 시스템이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 방열 특성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예는, 제1 배선 구조물; 상기 제1 배선 구조물 상의 제1 반도체 칩; 상기 제1 반도체 칩을 덮는 봉합재; 상기 제1 반도체 칩 및 상기 봉합재 상에 배치되고, 복수의 배선 층들을 포함하고, 상기 복수의 배선 층들 중 적어도 하나의 배선 층의 상면의 일부를 노출시키는 단차가 구비된 개구부를 갖는 제2 배선 구조물; 및 상기 제2 배선 구조물의 상기 개구부 내에 배치되며, 상기 봉합재를 관통하여 상기 제1 반도체 칩의 상면의 적어도 일부와 접촉하고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함하고, 상기 열 분산 패턴은 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함하고, 상기 열 분산 패턴의 상기 상부 부분은 상기 배선 층의 노출된 상기 상면의 일부와 접촉하는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예는, 제1 배선 구조물; 제1 배선 구조물 상의 제1 반도체 칩; 상기 제1 반도체 칩을 덮고, 상기 제1 반도체 칩의 상면의 적어도 일부를 노출시키는 제1 개구부를 갖는 봉합재; 상기 제1 반도체 칩 및 상기 봉합재 상에 배치되고, 복수의 배선 층들을 포함하고, 상기 복수의 배선 층들 중 최하위 배선 층의 상면의 일부를 노출시키는 단차가 구비된 제2 개구부를 갖는 제2 배선 구조물; 상기 제2 배선 구조물 상의 제3 배선 구조물; 및 상기 제1 개구부와 상기 제2 개구부 내에 배치되고, 상기 제1 반도체 칩의 상기 상면의 적어도 일부와 접촉하고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함하고, 상기 열 분산 패턴은 상기 제3 배선 구조물과 이격되고, 상기 제2 배선 구조물의 상기 제2 개구부에서 상기 최하위 배선 층의 노출된 상기 상면의 일부와 접촉하는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예는, 반도체 칩; 상기 반도체 칩 상에 배치되고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴; 및 상기 열 분산 패턴을 둘러싸도록 배치되는 배선 층을 포함하고, 상기 열 분산 패턴은, 상기 반도체 칩의 상면과 접촉하는 바닥면, 상기 배선 층의 측면과 접촉하는 제1 면, 상기 배선 층의 상면과 접촉하는 제2 면, 및 상기 배선 층의 상기 상면과 수직한 방향에서 상기 배선 층과 중첩하는 제3 면을 갖는 반도체 패키지를 제공할 수 있다.
반도체 패키지는 반도체 칩의 상면과 접촉하고, 실리콘보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함한다. 열 분산 패턴은 리벳(rivet) 형상을 갖고, 상부 배선 구조물의 단차가 구비된 개구부에서 노출된 배선 층의 상면과 일부 접촉한다. 열 분산 패턴과 배선 층이 함께 히트 스프레더(heat spreader) 역할을 하므로, 반도체 칩에서 발생한 열을 보다 넓은 면적을 통해 외부로 방출할 수 있어, 반도체 패키지의 방열 특성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예 따른 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 7a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 2는 도 1의 반도체 패키지를 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 3은 본 발명의 일 실시예 따른 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 제1 배선 구조물(110), 제1 배선 구조물(110) 상의 제1 반도체 칩(120), 제1 반도체 칩(120)을 덮는 제1 봉합재(130), 제1 봉합재(130) 상의 제2 배선 구조물(140), 및 제1 봉합재(130)와 제2 배선 구조물(140)을 관통하여 제1 반도체 칩(120)에 접촉하는 열 분산 패턴(150)을 포함할 수 있다. 열 분산 패턴(150)은 히트 스프레더(heat spreader)로서, 제1 반도체 칩(120)에서 발생된 열을 외부로 방출하는 역할을 할 수 있다. 열 분산 패턴(150)은 제1 반도체 칩(120)과의 관계에서, 그 사이에 개재되는 열 전달 물질 층 없이 제1 반도체 칩(120)과 직접 접촉할 수 있다.
제1 배선 구조물(110)은 예를 들어, 인쇄회로 기판(PCB, Printed Circuit Board), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 제1 배선 구조물(110)은 예를 들어, 인터포저(interposer)를 포함하거나 또는 재배선층들을 포함하는 재배선 구조물을 포함할 수 있다. 제1 배선 구조물(110)은 제1 절연 층(111), 제1 배선 층들(112), 및 제1 비아들(113)을 포함할 수 있다.
제1 절연 층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 테트라에틸오소실리케이트(Tetraethylorthosilicate, TEOS)를 포함할 수 있다. 제1 절연 층(111)은 PID(Photoimageable Dielectric) 또는 PSPI(Photosensitive Polyimide)와 같은 감광성 수지를 포함할 수 있다. 제1 절연 층(111)은 FR-4, 유리, 세라믹(ceramic), 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지, 또는 폴리이미드 수지 등을 포함할 수 있다. 제1 절연 층(111)은 단일 층이거나 복수의 층들을 포함할 수 있다.
제1 배선 층들(112) 및 제1 비아들(113)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다. 제1 비아들(113)은 서로 다른 레벨에 배치되는 제1 배선 층들(112)을 서로 전기적으로 연결할 수 있다. 제1 배선 층들(112) 및 제1 비아들(113)은 제1 배선 구조물(110) 내에서 다층 구조로 형성될 수 있으며, 적층되는 층의 개수는 도시된 것에 한정되지 않고 실시예들에 따라 달라질 수 있다. 제1 연결 범프들(108)은 제1 배선 층들(112), 제1 비아들(113), 수직 연결 구조물(135)을 통해 제2 배선 층들(142)과 전기적으로 연결될 수 있다.
반도체 패키지(100)는 제1 배선 구조물(110)의 하면 아래에 배치되며, 제1 배선 층들(112)과 전기적으로 연결되는 제1 연결 범프들(108)을 더 포함할 수 있다. 제1 연결 범프들(108)은 제1 배선 층들(112) 및 제1 비아들(113)을 통해 제1 반도체 칩(120)의 제1 접속 패드들(120P)과 전기적으로 연결될 수 있다.
제1 연결 범프들(108)은 저융점 금속, 예를 들어, 또는 주석(Sn)을 포함하는 합금(예, Sn-Ag-Cu)을 포함할 수 있다. 제1 연결 범프들(108)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 상기 합금은, 예를 들어, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다. 제1 연결 범프들(108)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다. 제1 연결 범프들(108)의 각각은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 제1 연결 범프들(108)의 각각은 다중층 또는 단일층으로 형성될 수 있다. 제1 연결 범프들(108)은 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다.
제1 반도체 칩(120)은 제1 배선 구조물(110)의 상면(110S1) 상에 배치되며, 제1 배선 구조물(110)의 제1 배선 층들(112)과 전기적으로 연결되는 제1 접속 패드들(120P)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(120)은 제1 접속 패드들(120P)이 배치된 면, 예를 들어 활성면인 하면(120S2)이 제1 배선 구조물(110)을 향하도록 배치될 수 있다. 제1 접속 패드들(120P)은 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 제1 반도체 칩(120)은 하면(120S2)에 인접한 영역에 집적 회로들이 배치된 활성면을 가질 수 있다.
제1 반도체 칩(120)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 로직 칩은, 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC) 등을 포함할 수 있다. 메모리 칩은, 예를 들어, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 소자 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다. 다른 실시예에서, 제1 반도체 칩(120)은 HBM(High Bandwidth Memory) 제품에 이용되는 적층된 반도체 칩들을 포함할 수도 있다. 이 경우, 적층된 반도체 칩들 중 일부는 관통 실리콘 비아(Through Silicon Via, TSV)를 포함할 수 있다.
제1 반도체 칩(120)은 제1 배선 구조물(110) 상에 하나의 칩을 도시되나, 본 발명은 이에 한정되지 않으며, 제1 반도체 칩(120)은 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 상기 복수의 반도체 칩들 중 적어도 일부는 상기 관통 실리콘 비아를 포함할 수 있으며, 본딩 패드들을 통해 다이렉트(direct) 본딩하거나, 그 사이에 개재된 연결 범프들을 통해 서로 연결될 수 있다. 일 례에서, 상기 복수의 반도체 칩들은 폭이 서로 다른 제1 반도체 칩 및 제2 반도체 칩을 포함할 수 있다.
반도체 패키지(100)는 제1 반도체 칩(120)의 제1 접속 패드들(120P)과 제1 배선 구조물(110)의 제1 배선 층들(112)을 전기적으로 연결하기 위한 제2 연결 범프들(118)을 더 포함할 수 있다.
제2 연결 범프들(118)은 제1 연결 범프들(108)보다 작은 크기를 가지며, 제1 배선 구조물(110)과 제1 반도체 칩(120) 사이에 배치될 수 있다. 제2 연결 범프들(118)은 제1 연결 범프들(108)과 유사하므로 설명을 인용하기로 한다. 제2 연결 범프들(118)에 의해 제1 반도체 칩(120)이 제1 배선 구조물(110)에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 한편, 반도체 패키지(100)는 제2 연결 범프들(118)의 적어도 일부를 둘러싸는 언더필 수지(미도시)를 더 포함할 수도 있다. 다른 실시예에서, 제1 반도체 칩(120)은 제2 연결 범프들(118) 없이 제1 배선 구조물(110)과 직접 연결될 수도 있을 것이다.
제1 봉합재(130)는 제1 배선 구조물(110) 상에 배치되며, 제1 반도체 칩(120)을 덮을 수 있다. 제1 봉합재(130)는 제1 반도체 칩(120)의 측면 및 상면의 적어도 일부를 밀봉할 수 있다. 제1 봉합재(130)는 절연 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 등을 포함할 수 있다.
제1 봉합재(130)는, 제2 배선 구조물(140)의 제2 개구부(OP2)와 연통되며 제1 반도체 칩(120)의 비활성면인 상면(120S1)의 적어도 일부를 노출시키는 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)는 제2 개구부(OP2)의 최대폭인 제2 폭(W2)보다 작은 제1 폭(W1)을 가질 수 있다. 제1 개구부(OP1)에서 열 분산 패턴(150)은 제1 봉합재(130)와 접촉할 수 있다. 제1 봉합재(130)의 제1 개구부(OP1)는, 제1 반도체 칩(120) 상의 제1 봉합재(130)를 관통하는 단일의 개구부일 수 있다.
반도체 패키지(100)는 제1 봉합재(130)의 비아 홀 내에 배치되는 수직 연결 구조물(135)을 더 포함할 수 있다. 수직 연결 구조물(135)은 제1 반도체 칩(120)의 측면과 이격하여 배치되며, 제1 배선 구조물(110)과 제2 배선 구조물(140)을 서로 전기적으로 연결하기 위한 구조물일 수 있다. 제1 봉합재(130)의 상기 비아 홀은 레이저 드릴 공정 또는 식각 공정을 수행하여 형성될 수 있다. 다른 실시예에서, 반도체 패키지(100)는 수직 연결 구조물(135) 대신, 제1 반도체 칩(120)이 실장되는 관통 홀을 갖는 프레임을 더 포함할 수도 있다. 상기 프레임은 복수의 절연 층들, 복수의 비아 패턴들, 및 복수의 금속 패턴들을 포함할 수 있다.
제2 배선 구조물(140)은 예를 들어, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 제2 배선 구조물(140)은 예를 들어, 인터포저(interposer)를 포함할 수 있다. 제2 배선 구조물(140)은 제2 절연 층(141), 제2 배선 층들(142), 및 제2 비아들(미도시)을 포함할 수 있다. 상기 제2 비아들은 서로 다른 레벨에 배치되는 제2 배선 층들(142) 사이에 배치되어 제2 배선 층들(142)을 서로 전기적으로 연결할 수 있다.
제2 절연 층(141)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 테트라에틸오소실리케이트(Tetraethylorthosilicate, TEOS)를 포함할 수 있다. 제2 절연 층(141)은 PID(Photoimageable Dielectric) 또는 PSPI(Photosensitive Polyimide)와 같은 감광성 수지를 포함할 수 있다. 제2 절연 층(141)은 FR-4, 유리, 세라믹(ceramic), 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지, 또는 폴리이미드 수지 등을 포함할 수 있다. 제2 절연 층(141)은 단일 층이거나 복수의 층들을 포함할 수 있다.
제2 배선 층들(142)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다. 제2 배선 층들(142)은 제1 배선 구조물(110) 내에서 다층 구조로 형성될 수 있으며, 적층되는 층의 개수는 도시된 것에 한정되지 않고 실시예들에 따라 달라질 수 있다. 예를 들어, 제2 배선 층들(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다.
제2 배선 구조물(140)은 제1 봉합재(130)의 제1 개구부(OP1)와 연통되는 제2 개구부(OP2)를 포함할 수 있다. 제2 배선 구조물(140)의 제2 개구부(OP2)는 제2 배선 구조물(140)을 관통하는 단일의 개구부일 수 있다. 제2 개구부(OP2)에 제2 배선 층들(142) 중 적어도 하나의 제2 배선 층(142), 예를 들어 최하위 제2 배선 층(142L)의 상면의 일부를 노출시키는 단차(SP)가 구비될 수 있다. 일 례에서, 제2 개구부(OP2)의 단차(SP)에 의해 노출되는 상면을 갖는 제2 배선 층(142)은 최하위 제2 배선 층(142L)과 다른 레벨에 배치되는 제2 배선 층(142)일 수도 있다. 도 3에 도시된 것과 같이, 단차(SP)를 기준으로 제2 개구부(OP2)는 제1 영역(OP2a) 및 제1 영역(OP2a) 상의 제2 영역(OP2b)을 포함할 수 있다. 제2 영역(OP2b)은 제1 봉합재(130)의 제1 개구부(OP1)의 제1 폭(W1)보다 큰 제2 폭(W2)을 갖고, 제1 영역(OP2a)은 제1 봉합재(130)의 제1 개구부(OP1)의 제1 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다. 일 실시예에서, 제1 폭(W1)은 제2 폭(W2)의 약 0.8배 이상 및 약 1배 미만일 수 있다.
예를 들어, 제2 개구부(OP2)의 단차(SP)에 의해 노출되는 상면을 갖는 최하위 제2 배선 층(142L)은 제2 개구부(OP2)의 제1 영역(OP2a)과 열 분산 패턴(150)의 하부 부분(150L)을 둘러싸는 형태로 배치될 수 있다. 최하위 제2 배선 층(142L)은 열 분산 패턴(150)의 하부 부분(150L)의 가장자리를 둘러싸면서, 열 분산 패턴(150)의 외측면보다 외측으로 더 연장되는 외측면을 가질 수 있다. 최하위 제2 배선 층(142L)은 열 분산 패턴(150)의 상부 부분(150U)과 접촉하므로, 열 분산 패턴(150)에 의한 열 분산 면적을 확대시킬 수 있다. 다시 말해, 열 분산 패턴(150)뿐만 아니라, 열 분산 패턴(150)과 접촉하는 최하위 제2 배선 층(142L)도 히트 스프레더 역할을 하므로, 보다 넓은 면적으로 열을 방출할 수 있어 방열 효율을 개선할 수 있다.
열 분산 패턴(150)은 제1 봉합재(130)와 제2 배선 구조물(140)을 관통하여 제1 반도체 칩(120)의 상면(120S1)의 적어도 일부와 접촉할 수 있다. 열 분산 패턴(150)은 그 위에 배치되는 다른 구성(예: 도 6의 제3 배선 구조물(210))과 접촉하지 않을 수 있다. 열 분산 패턴(150)은 열 전달 물질 층 없이, 제1 반도체 칩(120)과 직접 접촉하므로, 그 상부에 별도의 열 분산을 위한 구조물이 형성될 필요가 없다.
열 분산 패턴(150)은 예를 들어, 리벳(rivet) 형상을 가질 수 있다. 열 분산 패턴(150)은 하부 부분(150L) 및 하부 부분(150L) 상의 상부 부분(150U)을 포함할 수 있다. 상부 부분(150U)과 하부 부분(150L)은 폭이 서로 상이할 수 있다. 예를 들어, 상부 부분(150U)의 제2 폭(W2)은 하부 부분(150L)의 제1 폭(W1)보다 클 수 있다. 하부 부분(150L)은 제1 개구부(OP1) 및 제2 개구부(OP2)의 제1 영역(OP2a) 내에 배치될 수 있고, 상부 부분(150U)은 제2 개구부(OP2)의 제2 영역(OP2b) 내에 배치될 수 있다. 열 분산 패턴(150)의 측면은 제1 폭(W1)과 제2 폭(W2)의 차이에 의한 절곡된 부분을 포함할 수 있다. 예를 들어, 열 분산 패턴(150)은 제1 반도체 칩(120)의 상면(120S1)과 접촉하는 바닥면, 최하위 제2 배선 층(142L)의 측면과 접촉하는 제1 면(S1), 최하위 배선 층(142L)의 상면과 접촉하는 제2 면(S2), 최하위 제2 배선 층(142L)과 Z 방향에서 중첩하는 제3 면(S3)을 가질 수 있다. 열 분산 패턴(150)의 상기 바닥면은, 제2 면(S2)보다 낮은 레벨에 위치할 수 있다.
열 분산 패턴(150)은 실리콘(Silicon, Si)보다 열 전도도가 높은 물질을 포함할 수 있다. 열 분산 패턴(150)은 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 및 금(Au) 중 적어도 하나로 이루어질 수 있다. 열 분산 패턴(150)은 수지 내에 도전성 물질의 입자나 파우더가 포함된 것이 아니라, 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 및 금(Au)의 단일 금속 물질 또는 복수의 금속 물질로 이루어질 수 있다. 열 분산 패턴(150)은 수지(resin)를 포함하지 않을 수 있다. 열 분산 패턴(150)은 예를 들어, 그래핀(grapheme)을 포함할 수도 있다. 열 분산 패턴(150)은 최하위 제2 배선 층(142L)과 동일한 물질을 포함할 수 있다. 열 분산 패턴(150)이 Cu로 형성되는 경우, 열 분산 패턴(150)은 Al로 형성된 배리어 층 및 Cu로 형성된 도전 층을 포함할 수 있다. 이 경우, 상기 배리어 층은 도전 층의 Cu 원소들이 제1 반도체 칩(120) 내로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 배리어 층은 Al 물질에 한정되지 않고 다른 물질을 포함할 수 있다.
열 분산 패턴(150)을 이루는 물질은 제1 봉합재(130)를 이루는 물질보다 단단하므로, 열 분산 패턴(150)은 반도체 패키지(100)의 휨(warpage)을 방지 및 완화할 수 있다. 또한, 열 분산 패턴(150)은 리벳 형상을 가지므로, 열 분산 패턴(150)과 제2 배선 구조물(140) 간의 접합 면적이 증가할 수 있어, 반도체 패키지(100)의 휨이 발생할 때 열 분산 패턴(150)과 제2 배선 구조물(140) 계면 사이의 응력 집중을 완화시킬 수 있다. 또한, 열 분산 패턴(150)과 제2 배선 구조물(140)의 접합 강도도 향상될 수 있다.
상술한 바와 같이, 열 분산 패턴(150)은 상부 부분(150U)을 통해 최하위 제2 배선 층(142L)과 접촉하므로, 최하위 제2 배선 층(142L)의 배치 면적만큼 열 분산 면적을 확대시킬 수 있다. 열 분산 패턴(150)뿐만 아니라, 열 분산 패턴(150)과 접촉하는 최하위 제2 배선 층(142L)도 히트 스프레더 역할을 하므로, 보다 넓은 면적으로 열을 방출할 수 있어 방열 효율을 개선할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도들이다. 도 4a 내지 도 4c는 도 2의 'A' 영역에 대응하는 영역을 도시한다.
도 4a를 참조하면, 반도체 패키지(100A)에서, 최하위 제2 배선 층(142L)의 상면이 리세스된 부분(RS)을 포함할 수 있다. 열 분산 패턴(150_a)의 상부 부분(150U)은 리세스된 부분(RS)과 접촉할 수 있다. 리세스된 부분(RS)은 제2 개구부(OP2)의 제2 영역(OP2b)을 형성할 때(도 8b 참고), 식각 공정이 최하위 제2 배선 층(142L)을 일부 제거할 때까지 수행된 경우에, 형성될 수 있다.
도 4b를 참조하면, 반도체 패키지(100B)에서, 제1 개구부(OP1') 및 제2 개구부(OP2')는 각각 제1 반도체 칩(120)의 상면(120S1)에 대하여 경사질 수 있다. 예를 들어, 제1 개구부(OP1')는 하부로 갈수록 폭이 좁아지는 경사진 내측면을 가질 수 있고, 제2 개구부(OP2')는 하부로 갈수록 폭이 좁아지는 경사진 내측면을 가질 수 있다. 열 분산 패턴(150_b)의 측면도 경사질 수 있다. 경사진 내측면들을 제공함으로써, 열 분산 패턴(150_b)과 제2 배선 구조물(140)간의 접합 면적이 더욱 증가하여, 반도체 패키지(100B)의 휨에 의한 응력 집중을 더욱 완화시킬 수 있고, 접합 강도도 더욱 향상될 수 있다. 한편, 경사진 내측면들을 제공함으로써, 콜드 스프레이 공정 수행 시, 제1 개구부(OP1') 및 제2 개구부(OP2') 내의 갭필이 보다 용이해질 수 있고, 안정적으로 접합면을 확보할 수 있다.
도 4c를 참조하면, 반도체 패키지(100C)에서, 제2 개구부(OP2)가 복수의 단차(SP1, SP2)를 구비할 수 있다. 제1 단차(SP1)에서 최하위 제2 배선 층(142L)의 상면의 일부가 노출되고, 제2 단차(SP2)에서 최하위 제2 배선 층(142L) 위의 상부 제2 배선 층(142)의 상면의 일부가 노출될 수 있다. 제2 개구부(OP2)는 제1 폭(W1)과 동일한 폭을 갖는 제1 영역(OP2a), 제1 폭보다 큰 제2 폭을 갖는 제2 영역(OP2b), 제2 폭보다 큰 제3 폭을 갖는 제3 영역(OP2c)을 포함할 수 있다. 제2 개구부(OP2)의 형상에 따라, 열 분산 패턴(150_c)도 제1 폭을 갖는 하부 부분(150L), 제1 폭보다 큰 제2 폭을 갖는 중간 부분(150C), 제2 폭보다 큰 제3 폭을 갖는 상부 부분(150U)을 포함할 수 있다. 복수의 단차를 제공함으로써, 열 분산 패턴(150_c)과 제2 배선 구조물(140)간의 접합 면적이 더욱 증가하여, 반도체 패키지(100B)의 휨에 의한 응력 집중을 더욱 완화시킬 수 있고, 접합 강도도 더욱 향상될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 5를 참조하면, 반도체 패키지(100D)에서, 열 분산 패턴(150_d)의 하부 부분(150L')의 제1 폭(W1')이 제1 반도체 칩(120)의 폭(Ws)보다 클 수 있고, 상부 부분(150U')의 제2 폭(W2')은 제1 폭(W1')보다 클 수 있다. 열 분산 패턴(150_d)이 앞선 실시예들보다 넓은 면적으로 배치되는 한편, 제2 개구부(OP2)의 단차(SP)를 통해 최하위 제2 배선 층(142L)의 상면과 접촉하므로, 방열 효율을 향상시키고, 반도체 패키지(100D)의 휨에 의한 응력 집중을 완화시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6을 참조하면, 반도체 패키지(100E)는 제2 배선 구조물(140) 상의 제3 배선 구조물(210), 제2 배선 구조물(140)과 제3 배선 구조물(210) 사이의 제3 연결 범프들(218), 제3 배선 구조물(210) 상의 하나 또는 복수의 제2 반도체 칩(220), 및 제2 봉합재(230)를 더 포함할 수 있다. 제3 배선 구조물(210)은 제3 절연 층(211), 제3 배선 층들(212), 및 제3 비아들(213)을 포함할 수 있다. 하나 또는 복수의 제2 반도체 칩(220)은 하면에 배치된 접착 층(221)을 포함할 수 있다. 접착 층(221)은 하나 또는 복수의 제2 반도체 칩(220)을 제3 배선 구조물(210)에 접착시키거나, 복수의 제2 반도체 칩(220)을 서로 접착시킬 수 있다. 하나 또는 복수의 제2 반도체 칩(220)은 제2 접속 패드들(220P)을 포함할 수 있고, 금속 와이어(225)를 통해 제3 배선 구조물(210)에 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 이와 다르게, 제2 반도체 칩(220)은 제1 반도체 칩(120)과 유사하게 플립-칩 본딩 방식으로 제3 배선 구조물(210) 상에 실장되거나, 제3 배선 구조물(210)과 직접 접촉하는 방식으로 실장될 수도 있다.
도 7a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 순서에 따라 도시한 도면들이다.
도 7a 및 도 7b를 참조하면, 제1 배선 구조물(110), 제1 반도체 칩(120), 제1 연결 범프들(108), 제2 연결 범프들(118), 수직 연결 구조물(135), 제1 봉합재(130), 및 제2 배선 구조물(140)을 포함하는 제1 구조물을 형성할 수 있다. 상기 제1 구조물은, 열 분산 패턴(150)이 형성되기 전 단계의 패키지 구조물로서, 제1 봉합재(130)와 제2 배선 구조물(140) 각각에 개구부들이 형성되지 않은 상태일 수 있다.
제1 배선 구조물(110)을 준비하고, 제1 배선 구조물(110) 상에 제1 반도체 칩(120)을 형성할 수 있다. 제1 배선 구조물(110)은 예를 들어, 인터포저를 포함할 수 있다. 제1 배선 구조물(110)을 형성하는 것은, 제1 절연 층(111), 제1 배선 층들(112), 및 제1 비아들(113)을 형성하는 것을 포함할 수 있다. 제1 배선 구조물(110) 아래에는 제1 연결 범프들(108)이 형성될 수 있다. 제1 반도체 칩(120)은, 하면(120S2)이 제1 배선 구조물(110)의 상면을 바라보도록 제1 배선 구조물(110) 상에 플립-칩 본딩 방식으로 실장될 수 있다. 예를 들어, 제1 반도체 칩(120)의 제1 접속 패드들(120P)은 제2 연결 범프들(118)을 통해 제1 배선 구조물(110)의 제1 배선 층들(112)과 전기적으로 연결될 수 있다.
제1 봉합재(130)가 제1 배선 구조물(110) 상에서 제1 반도체 칩(120)의 측면 및 상면의 적어도 일부를 밀봉하도록 형성될 수 있다. 제1 봉합재(130)는 제1 반도체 칩(120)과 이격되는 홀들을 포함할 수 있다. 상기 홀들에는 수직 연결 구조물(135)이 형성될 수 있다.
제1 봉합재(130) 상에 제2 배선 구조물(140)을 형성할 수 있다. 제2 배선 구조물(140)은 예를 들어, 인터포저를 포함할 수 있다. 제2 배선 구조물(140)을 형성하는 것은, 제2 절연 층(141) 및 제2 배선 층들(142)을 형성하는 것을 포함할 수 있다. 제2 배선 층들(142) 중 최하위 제2 배선 층(142L) 상부의 상부 제2 배선 층(142)은 가운데 영역이 오픈된 사각링 형상으로 형성될 수 있다. 최하위 제2 배선 층(142L)은 제1 반도체 칩(120) 상에 판(plate) 형태로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제2 배선 구조물(140)의 일부를 오픈하여 제2 개구부(OP2)의 일부(OP2b)를 형성할 수 있다. 제2 배선 구조물(140)의 제2 절연 층(141)이 일부 제거되어 최하위 제2 배선 층(142L)의 상면이 노출될 수 있다. 제2 개구부(OP2)의 일부(OP2b)를 형성하기 위한 식각 공정 수행 시, 최하위 제2 배선 층(142L)은 식각 스타퍼의 역할을 할 수 있다.
도 9a 및 도 9b를 참조하면, 제2 배선 구조물(140)을 관통하는 제2 개구부(OP2)를 형성하면서, 제1 봉합재(130)를 관통하는 제1 개구부(OP1)를 형성할 수 있다. 제1 개구부(OP1)의 제1 폭(W1)은 제2 개구부(OP2)의 제2 영역(OP2b)의 제2 폭(W2)보다 작을 수 있다. 제1 봉합재(130)의 일부가 제거되어 제1 반도체 칩(120)의 상면(120S1)의 일부가 노출될 수 있다. 제2 개구부(OP2)의 제1 영역(OP2a)을 형성하면서, 최하위 제2 배선 층(142L)도 일부 제거될 수 있다.
다음으로, 도 1 및 도 2를 참조하면, 제1 개구부(OP1) 및 제2 개구부(OP2) 내에 열 분산 패턴(150)을 형성할 수 있다. 열 분산 패턴(150)은 예를 들어, 콜드 스프레이(cold spray) 방법으로 형성될 수 있다. 콜드　스프레이　방법은 노즐을 통해 고속의 가스와 함께 금속 분말을 토출시켜 기판 상에 금속 분말을 부착시키는 방법일 수 있다.　금속 분말들은 소성 변형되어 배선 구조물 상의 실장된 제1 반도체 칩(120)의 노출된 표면 상에 단단하게 고정될 수 있다. 이에 따라, 열 분산 패턴(150)은 별다른 접착 물질을 필요로 하지 않을 수 있고, 보다 효과적으로 상기 실장된 제1 반도체 칩(120)을 덮을 수 있다. 실시예들에 따른 반도체 패키지에서 열이 발생한다는 것은 제1 반도체 칩(120)에서 열이 발생한다는 것을 의미할 수 있다. 일 례로, 열 분산 패턴(150)은 제1 반도체 칩(120)의 상면(120S1)과 접촉하며, 열 분산 패턴(150)을 둘러싸도록 배치된 최하위 제2 배선 층(142L)과 제2 개구부(OP2)의 단차(SP)에서 접촉하므로, 효과적으로 열을 방출할 수 있다. 또한,　콜드　스프레이　방법은 스퍼터링 방식과 비교하여 공정 비용이 저렴하여 저비용으로 높은 수율의 반도체 패키지를 생산할 수 있도록 한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 칩 108: 제1 연결 범프
110: 제1 배선 구조물 111: 제1 절연 층
112: 제1 배선 층 118: 제2 연결 범프
120: 제1 반도체 칩 130: 제1 봉합재
140: 제2 배선 구조물 141: 제2 절연 층
142: 제2 배선 층 150: 열 분산 패턴

Claims (10)

  1. 제1 배선 구조물;
    상기 제1 배선 구조물 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 덮는 봉합재;
    상기 제1 반도체 칩 및 상기 봉합재 상에 배치되고, 복수의 배선 층들을 포함하고, 상기 복수의 배선 층들 중 적어도 하나의 배선 층의 상면의 일부를 노출시키는 단차가 구비된 개구부를 갖는 제2 배선 구조물; 및
    상기 제2 배선 구조물의 상기 개구부 내에 배치되며, 상기 봉합재를 관통하여 상기 제1 반도체 칩의 상면의 적어도 일부와 접촉하고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함하고,
    상기 열 분산 패턴은 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함하고,
    상기 열 분산 패턴의 상기 상부 부분은 상기 배선 층의 노출된 상기 상면의 일부와 접촉하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 열 분산 패턴의 측면은 상기 제1 폭과 상기 제2 폭의 차이에 의해 절곡된 부분을 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 열 분산 패턴은 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 및 금(Au) 중 적어도 하나로 이루어진 반도체 패키지.
  4. 제1 항에 있어서,
    상기 배선 층은 상기 열 분산 패턴의 상기 하부 부분을 둘러싸도록 배치되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 배선 층은 평면 상에서 상기 열 분산 패턴의 외측면보다 외측으로 더 연장되어 배치되는 외측면을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 열 분산 패턴의 상기 하부 부분은 상기 봉합재와 접촉하는 반도체 패키지.
  7. 제1 배선 구조물;
    제1 배선 구조물 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 덮고, 상기 제1 반도체 칩의 상면의 적어도 일부를 노출시키는 제1 개구부를 갖는 봉합재;
    상기 제1 반도체 칩 및 상기 봉합재 상에 배치되고, 복수의 배선 층들을 포함하고, 상기 복수의 배선 층들 중 최하위 배선 층의 상면의 일부를 노출시키는 단차가 구비된 제2 개구부를 갖는 제2 배선 구조물;
    상기 제2 배선 구조물 상의 제3 배선 구조물; 및
    상기 제1 개구부와 상기 제2 개구부 내에 배치되고, 상기 제1 반도체 칩의 상기 상면의 적어도 일부와 접촉하고, 실리콘(Si)보다 열 전도도가 높은 물질을 포함하는 열 분산 패턴을 포함하고,
    상기 열 분산 패턴은 상기 제3 배선 구조물과 이격되고, 상기 제2 배선 구조물의 상기 제2 개구부에서 상기 최하위 배선 층의 노출된 상기 상면의 일부와 접촉하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 개구부는 제1 폭을 갖고,
    상기 제2 개구부는 상기 단차 상에서 제2 폭을 갖고,
    상기 제1 폭은 상기 제2 폭보다 작은 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 개구부의 상기 제1 폭은 상기 제1 반도체 칩의 폭보다 큰 반도체 패키지.
  10. 제8 항에 있어서,
    상기 제2 개구부는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고,
    상기 제1 영역은 상기 제1 개구부의 상기 제1 폭과 동일한 폭을 갖고,
    상기 제2 영역은 상기 제2 폭을 갖는 반도체 패키지.
KR1020210189554A 2021-12-28 2021-12-28 반도체 패키지 KR20230100028A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210189554A KR20230100028A (ko) 2021-12-28 2021-12-28 반도체 패키지
US17/952,841 US20230207417A1 (en) 2021-12-28 2022-09-26 Semiconductor package
CN202211655455.8A CN116417415A (zh) 2021-12-28 2022-12-21 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210189554A KR20230100028A (ko) 2021-12-28 2021-12-28 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230100028A true KR20230100028A (ko) 2023-07-05

Family

ID=86897133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210189554A KR20230100028A (ko) 2021-12-28 2021-12-28 반도체 패키지

Country Status (3)

Country Link
US (1) US20230207417A1 (ko)
KR (1) KR20230100028A (ko)
CN (1) CN116417415A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7484700B2 (ja) * 2020-12-23 2024-05-16 富士通株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
CN116417415A (zh) 2023-07-11
US20230207417A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
KR102492796B1 (ko) 반도체 패키지
CN101593734B (zh) 倒装芯片封装及半导体芯片封装
US11289456B2 (en) Semiconductor package
US20230178492A1 (en) Semiconductor package
US11881472B2 (en) Semiconductor package
US20220077130A1 (en) Semiconductor package
US20230207417A1 (en) Semiconductor package
US20230207414A1 (en) Semiconductor package having improved heat dissipation characteristics
US11735542B2 (en) Semiconductor package
US11854948B2 (en) Semiconductor package
KR20220090793A (ko) 반도체 패키지
KR20220132070A (ko) 반도체 패키지
US20230420355A1 (en) Semiconductor package
TWI839589B (zh) 半導體封裝
US20240021531A1 (en) Semiconductor package
US20240170455A1 (en) Semiconductor package
US20220367327A1 (en) Semiconductor package
US20240136272A1 (en) Semiconductor packages
US20220068756A1 (en) Semiconductor package
US20240145360A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20230099351A1 (en) Semiconductor package
KR20240032287A (ko) 반도체 패키지
KR20240007840A (ko) 반도체 패키지 및 그 제조방법
KR20230013706A (ko) 반도체 패키지
KR20240076449A (ko) 반도체 패키지