KR102104060B1 - Pop 구조의 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 패키지 구성 시 DDR의 패드 구조와 대응시키고, Timing, Latency, 전력 문제 등을 해결할 수 있는 컨트롤/어드레스 패드의 배치 영역을 반도체 칩의 중심부에 형성시키는 POP 구조의 반도체 패키지를 제공한다. 그 반도체 패키지는 제1 기판, 및 제1 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제1 패키지; 상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제2 패키지; 상기 제1 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제1 밀봉제; 상기 제2 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제2 밀봉제; 및 상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고, 상기 제1 기판 상의 적어도 하나의 반도체 칩부에는 적어도 하나의 데이터 입출력 채널용 제1 패드 및 적어도 하나의 컨트롤/어드레스 제어용 제2 패드가 배치되며, 상기 제1 패드는 기판상의 반도체 칩부의 가장자리 일변에 형성되고, 상기 제2 패드는 기판상의 반도체 칩부의 중심부에 형성될 수 있다.

Description

POP 구조의 반도체 패키지{POP(Package On Package) semiconductor structure}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 특히 POP(Package On Package) 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피의 소형화와 고용량의 데이터 처리를 요하고 있다. 이에 따라 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 휴대전화의 소형화와 두께 감소를 위해 AP(Application Processor)와 메모리를 적층하는 POP(Package On Package) 구조를 사용되고 있다. 또한, 최근의 멀티미디어 기능의 증가와 더불어 메모리 대역폭의 증가가 필요하며, 이를 위해 넓은 대역폭을 갖는 입출력 시스템과 고속의 DDR이 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 컨트롤(Control)/어드레스(Address) 패드를 데이터 패드와 분리하여 기판의 중심부에 형성시킴으로써 패키지의 전체 두께를 감소시키고, 배선 경로의 디자인 복잡성(design complexity)을 단순화 시킬 수 있는 POP 구조의 반도체 패키지를 제공하는데 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판 상에 적어도 하나의 데이터 입출력 채널용 제1 패드; 및 상기 기판 상에 적어도 하나의 컨트롤(Control)/어드레스(Address) 채널용 제2 패드를 포함하고, 상기 제1 패드는 상기 기판의 가장자리의 적어도 일변에 형성되고, 상기 제2 패드는 상기 기판의 중심부에 형성되는 것을 특징으로 하는 반도체 칩을 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩의 제1 패드가 상기 기판의 가장자리의 적어도 일변에 형성되고, 상기 제1 패드가 배치된 영역보다 내부에 중심부를 향하여 제2 패드가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 로직 칩일 수 있다. 또한 상기 반도체 칩은 휴대전화의 모바일용 AP(Application Processor)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패드와 제2 패드는 각각 두개로 구성되어, 두개의 채널을 형성하고, 상기 제1 패드는 각각 상기 기판의 서로 다른 인접한 가장자리 일변에 형성되어, 90°의 각을 이루며 적층되고, 상기 제2 패드는 상기 제1 패드에 대향되도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패드와 제2 패드는 각각 두개로 구성되어, 두개의 채널을 형성하고, 상기 제1 패드는 기판의 동일한 가장자리 일변에 나란히 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패드와 제2 패드는 각각 두개로 구성되며, 두개의 채널을 형성하고, 상기 제1 패드 중 하나는 기판의 가장자리 일변에 형성되고, 다른 하나는 대향하는 가장자리 일변에 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 기판, 및 제1 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제1 패키지; 상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제2 패키지; 상기 제1 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제1 밀봉제; 상기 제2 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제2 밀봉제; 및 상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고, 상기 제1 기판 상의 적어도 하나의 반도체 칩부에는 적어도 하나의 데이터 입출력용 제1 패드 및 적어도 하나의 컨트롤/어드레스 제어용 제2 패드가 배치되며, 상기 제1 패드는 기판상의 반도체 칩부의 가장자리 일변에 형성되고, 상기 제2 패드는 기판상의 반도체 칩부의 중심부에 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 패키지 상에 실장된 반도체 칩의 제1 패드가 상기 제1 기판의 가장자리의 적어도 일변에 형성되고, 상기 제1 패드가 배치된 영역보다 내부에 중심부를 향하여 제2 패드가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 기판에 실장된 반도체 칩의 제1 패드와 제2 패드는 각각 두개로 구성되고, 두개의 채널을 구성하며, 상기 제1 패드는 각각 상기 반도체 칩부의 서로 다른 인접한 가장자리 일변에 형성되어, 90°의 각을 이루며 적층되고, 상기 제2 패드는 상기 제1 패드에 대향되도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 기판과 제2 기판을 연결하는 연결부재가 제1 기판 상에 실장된 반도체 칩의 제1 패드 부분에 대응되는 상기 기판의 가장자리 일변에는 3줄(row)로, 상기 기판의 나머지 가장자리 일변에는 2줄(row)로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩부에 포함된 제1 패드와 제2 패드는 각각 두개로 구성되며, 상기 제1 패드는 상기 반도체 칩부의 동일한 가장자리 일변에 나란히 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 기판과 제2 기판을 연결하는 연결부재가 상기 제1 패드에 대응하는 상기 기판의 가장자리 일변에는 3줄(row)로, 나머지 상기 기판의 3변에는 각각 2줄(row)로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩부에 포함된 제1 패드와 제2 패드는 각각 두개로 구성되며, 상기 제1 패드 중 하나는 상기 반도체 칩부의 가장자리 일변에 형성되고, 다른 하나는 대향하는 가장자리 일변에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 기판과 제2 기판을 연결하는 연결부재가 제1 패드에 대응하는 상기 기판의 가장자리 일변에는 3줄(row)로, 나머지 상기 기판의 2변에는 형성되지 않을 수 있다.
본 발명의 기술적 사상에 따른 POP 구조의 반도체 패키지는 AP(Application Processor)의 컨트롤(Control)/어드레스(Address) 패드를 칩의 내부에 배치시킴으로써 종래의 데이터 패드와 동일한 일변에 함께 배치하는 경우에 비교하여 배선층 수를 감소시킴으로써 PCB의 두께를 줄일 수 있어 전체 반도체 패키지의 두께를 감소시킬 수 있고, 비용도 절감시킬 수 있다.
본 발명의 기술적 사상에 따른 POP 구조의 반도체 패키지는 AP(Application Processor)의 컨트롤/어드레스 패드를 칩의 내부에 배치시킴으로써 종래 컨트롤/어드레스 패드를 데이터 패드와 분리하여 칩의 가장자리 양끝에 배치하는 경우에 발생하는 Latency, Timing, 전력 문제를 해결할 수 있어 패키지의 특성을 최적화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 POP 구조의 반도체 패키지에 대한 단면도이다.
도 2는 도 1의 제1 기판 상에 실장되는 제1 패키지 반도체 칩의 패드 배치에 대한 평면도이다.
도 3은 도 1의 제1 기판 상에 실장되는 제1 패키지 반도체 칩의 채널이 2개인 경우 패드 배치에 대한 평면도이다.
도 4 내지 도 6은 도 1의 제1 기판 상에 실장되는 제1 패키지의 반도체 칩에 대하여 채널이 2개인 경우의 패드 배치의 일 실시예에 대한 평면도이다.
도 7은 도 1의 제2 기판 상에 실장되는 제2 패키지의 반도체 칩에 대하여 채널이 2개인 경우 실장되는 위치 관계를 나타내는 평면도이다.
도 8은 도 1의 반도체 패키지의 각 기판 상에 실장되는 반도체 칩에 대하여 제1 패키지에 실장된 반도체 칩과 제2 패키지 상에 실장된 반도체 칩, 각 기판 상의 반도체 칩을 밀봉하는 밀봉재, 제2 기판의 하면에 배치되는 연결부재 간의 상대적 위치관계를 나타내는 개념도이다.
도 9 내지 도 11은 도 1의 제1 기판 상에 실장되는 제1 패키지의 반도체 칩이 2채널인 경우 패드 배치를 나타내는 평면도들이다.
도 12 및 도 13은 도 6의 반도체 패키지의 제1 패키지에 실장된 반도체 칩의 채널이 2개인 경우 배드 패치의 일 실시예에 대한 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하게 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprising)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 POP 구조의 반도체 패키지에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 제1 패키지(10), 제2 패키지(20) 및 기판 간 연결 부재(300)를 포함할 수 있다. 본 실시예에 따른 반도체 패키지(1000)는 도시된 바와 같이 제2 패키지(20)가 제1 패키지(10) 상에 적층되는 패키지 온 패키지(Package On Package, POP) 구조일 수 있다.
제1 패키지(10)는 제1 기판(110), 및 제1 반도체 칩부(100)를 포함할 수 있다.
제1 기판(110)은 제1 반도체 칩부(100)를 지지하고, 상면 및 하면에 패드들이 형성될 수 있다. 예컨대, 제1 기판(110) 상면에는 상부 패드(112) 및 중간 패드(114)가 형성될 수 있다. 제1 기판(110)의 하면에는 하부 패드(116)이 형성될 수 있다. 제1 기판(110)은 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 물론, 제1 기판(110)이 그러한 재질에 한정되는 것은 아니다.
제1 기판(110)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다. 또한, 제1 기판(110)은 내부에 배선 패턴들(미도시)이 형성된 다층 구조를 포함할 수 있다. 상부 패드(112) 및 중간 패드(114)는 배선 패턴들을 통해 하부 패드(116)에 전기적으로 연결될 수 있다.
한편, 제1 기판(110)의 하면의 하부 패드(116) 상에는 반도체 패키지를 외부 장치에 실장시키기 위한 외부 연결 부재(400)가 형성될 수 있다.
제1 반도체 칩부(100)의 하면에는 데이터 및 컨트롤(Control)/어드레스(Address) 패드(120, 130)가 형성되어 있고, 상기 패드(120, 130)에 접착된 연결 부재(170)를 통해 제1 반도체 칩부(100)가 제1 기판(110) 상에 플립-칩 방식으로 실장될 수 있다. 즉, 연결 부재(170)는 상기 패드(120, 130)와 중간 패드(114)를 물리적 및 전기적으로 연결한다.
한편, 제1 반도체 칩부(100)와 제1 기판(110) 사이에는 언더 필(150)이 채워질 수 있다. 언더 필(150)은 에폭시 수지와 같은 언더 필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등을 포함할 수 있다. 경우에 따라, 상기 제1 반도체 칩부(100)와 상기 제1 기판(110) 사이에 언더 필(150) 대신 접착 부재가 형성될 수 있다. 접착 부재는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등이 될 수 있다.
제2 패키지(20)는 제2 기판(210), 제2 반도체 칩부(200) 및 밀봉재(240)를 포함할 수 있다.
제2 기판(210)은 제1 기판(110)과 같이 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 제2 기판 역시 상기 재질에 한정되는 것은 아니다. 제2 기판(210)의 상면 및 하면에는 패드들이 형성될 수 있다. 즉, 제2 기판(210)의 상면에는 본딩 패드(212) 및 중간패드(214)가 형성되고, 하면에는 연결 패드(216)가 형성될 수 있다. 또한, 제2 기판(210) 역시 내부에 배선 패턴들(미도시)이 형성된 다층 구조를 포함할 수 있다. 제2 기판(210)의 본딩 패드(212) 및 중간패드(214)는 배선 패턴들을 통해 하면 패드(216)에 전기적으로 연결될 수 있다.
제2 반도체 칩부(200)는 제2-1 반도체 칩(202), 제2-2 반도체 칩(204) 및 접착제(250, 252)를 포함할 수 있다. 제2-1 반도체 칩부(200)의 상면에는 제1 채널용 상면 칩 패드(360, 이하 제2-1 칩 패드라 한다.)가 형성되고, 제2-2 반도체 칩(204)의 상면에는 제2 채널용 상면 칩 패드(362, 이하 제2-2 칩 패드라 한다.)가 형성될 수 있다. 칩 패드들(360, 362)은 각각 서로 다른 채널로 구별되어, 상기 제2-1 칩 패드(360)는 상기 제2-1 반도체 칩(202)의 가장자리의 일변, 및 상기 일변에 대향하는 가장자리의 타변에 배치되고, 상기 제2-2 칩 패드(362)는 상기 제2-2 반도체 칩(204)의 가장자리 의 일변, 및 상기 일변에 대향하는 가장자리의 타변에 배치될 수 있다.
칩 패드들(360, 362)는 제2 반도체 칩들과 제2 기판을 전기적, 물리적으로 연결하는 와이어들(370, 372)을 통해 본딩 패드(212)에 전기적으로 연결될 수 있다. 즉, 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)는 와이어 본딩 방식으로 제2 기판(210) 상에 실장될 수 있다.
여기서, 패드들 및 와이어들의 참조번호가 각각 다른 것은 채널이 2개이기 때문에 구별하기 위한 것이다. 아래쪽의 칩 패드들(360) 및 와이어들(370)은 제1 채널에 대응되고, 위쪽의 칩 패드들(362) 및 와이어들(372)은 제2 채널에 대응된다. 채널 및 칩 패드 배치 구조에 대해서는 도 3의 설명 부분에서 상세히 설명한다.
제1 접착제(250)는 제2-1 반도체 칩(202)를 제2 기판(210)에 고정시키는 기능을 수행할 수 있다. 또한, 제2 접착제(252)는 제2-2 반도체 칩(204)를 제2-1 반도체 칩(202)에 고정시키는 기능을 수행할 수 있다. 상기 접착제들(250, 252)는 예컨대, NCF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등일 수 있다.
기판 간 연결 부재(300)는 제1 기판(110)의 상부 패드(112)와 제2 기판(210)의 연결 패드(216)가 물리적 전기적으로 연결되도록 하고, 제1 패키지(10) 및 제2 패키지(20)를 구조적으로 견고하게 고정하는 기능을 할 수 있다. 기판 간 연결 부재(300)는 예컨대 솔더 볼(solder ball)로 형성될 수 있다. 그러나 기판 간 연결 부재(300)의 재질이 솔더(solder)에 한정되는 것은 아니다.
예컨대, 기판 간 연결 부재(300)는, 솔더 이외에도 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 또한, 기판 간 연결 부재(300)의 구조가 도시된 것과 같은 타원 기둥 형태로 한정되지 않는다. 예를 들어, 기판 간 연결 부재(300)는 원기둥 형태나, 다각 기둥, 다면체 등 다양하게 변형될 수 있다. 덧붙여, 기판 간 연결 부재(300)는 하나의 솔더 볼이 아닌 2개 이상의 솔더 볼이 적층된 구조로도 형성될 수 있다.
본 실시예의 반도체 패키지에서, 제1 반도체 칩부(100)는 하나의 반도체 칩을 포함하고 있고, 제2 반도체 칩부(200)는 제2-1 반도체 칩(202)과 제2-2 반도체 칩(204)으로 총 두개의 반도체 칩을 포함하고 있으나 그에 한정되지 않고, 제1 반도체 칩부(100)가 두개 이상의 반도체 칩을 포함할 수 있고, 제2 반도체 칩부(200)가 총 세개 이상의 반도체 칩을 포함할 수 있음은 물론이다. 또한, 제2 반도체 칩부(200)가 하나의 반도체 칩을 포함할 수도 있다.
또한, 본 실시예의 반도체 패키지에서, 제1 반도체 칩부(100), 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)는 동일한 종류이거나 서로 다른 종류의 칩일 수 있다. 예컨대, 제1 반도체 칩부(100)는 로직 칩이고 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)는 메모리 칩일 수 있다.
상기 로직 칩은 마이크로 프로세서(micro processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 제1 반도체 칩부(100)는 모바일 시스템, 예컨대 모바일 폰, MP3 플레이어, 네비게이션, PMP 등에 이용되는 SoC(System on Chip) 타입의 AP(Application Processor) 칩일 수 있다.
상기 메모리 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 또한, 제2 반도체 칩부(200)는 모바일 시스템에서 이용되는 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 칩(이하, “DDR 칩”이라 한다.)일 수 있다.
본 실시예의 POP 구조의 반도체 패키지는 제1 패키지의 제1 반도체 칩부(100), 예컨대 AP(Application Processor)의 컨트롤/어드레스 패드 배치 영역을 기존의 가장자리 일변에서 상기 칩의 중심부로 옮겨 제2 패키지의 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204), 예컨대 DDR 칩과의 연결관계를 단순히 하여, Timing 문제, Latency, 전력 문제 등을 감소시킬 수 있다. 또한, 전체 반도체 패키지의 두께를 감소시킬 수 있다.
도 2는 도 1의 반도체 패키지의 제1 패키지 상에 실장되는 제1 반도체 칩부(100)의 데이터 패드와 컨트롤/어드레스 패드의 배치 영역을 보여주는 평면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩부(100)의 왼쪽 가장자리 일변에 배치된 패드 영역은 AP 칩의 데이터 패드 영역(120)으로써 DDR칩의 데이터 패드(미도시)와 대응하여 배치될 수 있다. 즉, 데이터 패드 영역(120)을 상기 제1 반도체 칩부(100)의 가장자리 일변에 배치함으로써 DDR칩의 데이터 패드가 배치되는 가장자리 일변에 대응되도록 배치시킬 수 있다. 컨트롤/어드레스 패드 배치 영역(130)은 상기 제1 반도체 칩부(100)의 내부에 배치시킬 수 있다. 또한 상기 컨트롤/어드레스 패드 배치 영역(130)을 상기 반도체 칩의 중심부에 배치시킬 수 있다.
도면에서 데이터 채널의 패드 배치 영역(120)과 컨트롤/어드레스 패드 배치 영역(130)이 각각 하나씩만 도시되어 있는데 이는 채널이 하나인 경우를 설명하기 위한 것으로, 채널이 하나 이상의 복수가 될 수 있다.
도 3은 도 1의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널이 2개인 경우 데이터 패드 배치 영역(120, 122)과 컨트롤/어드레스 패드 배치 영역(130, 132)의 위치관계를 나타내는 평면도이다.
도 3을 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 2개(120, 122)는 상기 제1 반도체 칩부(100)의 가장자리 일변에 각각 형성되고, 컨트롤/어드레스 패드(130, 132)는 상기 데이터 패드가 형성된 위치의 안쪽으로, 즉 상기 제1 반도체 칩부(100)의 중심 방향으로 내부에 형성될 수 있다. 본 실시예의 반도체 패키지는 채널이 2개인 경우이므로, 상기 제2 패키지(20)에도 두개의 반도체 칩이 실장될 수 있다. 도 3의 DQ0와 C/A0에서 0은 첫번째 채널을 나타내기 위한 참조번호이고, DQ1과 C/A1에서 1은 두번째 채널을 나타내기 위한 참조번호이다. 따라서 DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다.
상기 제1 반도체 칩의 컨트롤/어드레스 패드(130, 132)는 상기 반도체 칩의 중심 방향으로 내부에 형성됨으로써 상기 제2 반도체 칩(202, 204), 예컨대 DDR칩과의 채널별 배선 연결관계의 단순화를 도모할 수 있다. 따라서 채널이 2개인 경우에 발생할 수 있는 Timing 문제, Latency, 전력 문제 등을 감소시킬 수 있다. 또한, 전체 반도체 패키지의 두께를 감소시킬 수 있다. 즉, 도 1을 참조하면, 상기 데이터 패드(120, 122)와 컨트롤/어드레스 패드(130, 132)는 상기 제1 반도체 칩과 상기 제1 기판 간의 연결 부재(170)를 통해 상기 제1 기판의 상면 패드(112)와 전기적으로 연결되고, 상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재(300)를 거쳐 상기 제2 기판의 상면 본딩 패드(212)와 연결되며, 상기 본딩 패드(212)와 상기 제2 반도체 칩부(200), 예컨대 DDR칩은 와이어(370, 372)를 통해 각각 채널별로 칩 패드들(360, 362)과 전기적으로 연결될 수 있다. 상기 제2 기판에서 하면의 연결 패드는 상기 기판 간 연결 부재(300)와 물리적, 전기적으로 연결되고, 상기 제2 기판의 관통(214)은 상기 본딩 패드(212)와 상기 연결 패드(216)를 물리적, 전기적으로 연결할 수 있다. 상기 제2 반도체 칩부(200)이 채널별로 적층되는 방식은 도 7과 도 8에서 상세히 설명한다.
도 4 내지 도 6은 도 1의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널이 2개인 경우 데이터 패드 배치 영역(120, 122)과 컨트롤/어드레스 패드 배치 영역(130, 132) 형성의 일 실시예를 나타내는 평면도들이다.
도 4는, 도 3의 패드 배치를 채널별로 구분하여 설명하기 위한 평면도이다. 도 4를 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 2개(120, 122)는 상기 제1 반도체 칩부(100)의 이웃하는 가장자리 일변에 각각 형성되고, 패드배치 영역의 방향이 90°의 각도를 이루어 형성될 수 있다. 컨트롤/어드레스 패드(130, 132)는 상기 데이터 패드(120, 122)에 대해 각 채널별로 마주보는 방향으로 형성되고, 각각 쌍(pair)을 이루어 형성될 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 제2 반도체 칩부(200)와의 연결 관계는 상기 도 3의 설명 부분에서 언급한 것과 동일하다. 채널이 2개인 경우 상기 제1 반도체 칩의 컨트롤/어드레스 패드(130, 132)는 상기 제1 반도체 칩부(100)의 중심부에 형성됨으로써 상기 제2 반도체 칩부(200), 예컨대 DDR칩과의 채널별 배선 연결관계의 단순화를 도모할 수 있다. 즉, 상기 데이터 패드(120, 122)가 상기 제1 반도체 칩부(100)의 이웃하는 가장자리에 각각 형성되어 제2 반도체 칩(202, 204), 예컨대 DDR칩이 채널별로 되는 방향과 대응시킴으로써 배선연결 관계를 단순히 하고, 데이터 처리 속도도 향상시킬 수 있다. 또한 컨트롤/어드레스 패드(130, 132)가 상기 제1 반도체 칩부(100)의 중심부에 형성됨으로써 Latency, Timing, 전력 문제 등을 해결할 수 있다.
도 5를 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 2개(120, 122)는 상기 제1 반도체 칩부(100)의 가장자리의 동일한 일변에 나란히 형성되고, 컨트롤/어드레스 패드(130, 132)는 상기 데이터 패드(120, 122)에 대해 각 채널별로 마주보는 방향으로 형성될 수 있다. 이 때 상기 컨트롤/어드레스 패드(130, 132)는 상기 제1 반도체 칩부(100)의 중심부에 형성될 수 있다. DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 제2 기판 상에 실장되는 반도체 칩부(200)와의 연결 관계는 상기 도 3의 설명 부분에서 언급한 것과 기본적으로 동일하다. 다만, 도 3 및 도 4의 실시예와는 달리 상기 데이터 패드(120, 122)가 동일한 가장자리의 일변에 나란히 형성되어 있고, 컨트롤/어드레스 패드(130, 132) 또한 제1 반도체 칩부(100)의 중심부에 나란히 형성되어 있기 때문에 이에 대응하여 제2 기판과의 연결하는 패드 구성 및 연결 부재를 데이터 및 컨트롤/어드레스 별로 각각 하나의 가장자리 일변에 나란히 배치함으로써 구조를 단순하게 하고 반도체 칩 및 기판의 두께를 감소시킬 수 있는 장점이 있다.
도 6을 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 중 하나(120)는 상기 제1 반도체 칩부(100)의 가장자리 일변의 왼쪽에 형성되고, 다른 하나(122)는 상기 데이터 패드(120)가 형성된 가장자리에 대향하는 가장자리 일변의 오른쪽에 형성될 수 있다. 또한, 컨트롤/어드레스 패드 중 하나(130)는 데이터 패드 하나(120)와 채널을 형성하여 마주보는 방향으로 상기 반도체 칩의 중심부에 형성되고, 컨트롤/어드레스 패드 중 나머지 하나(132)는 나머지 데이터 패드(122)와 채널을 형성하여 마주보는 방향으로 상기 반도체 칩의 중심부에 형성될 수 있다. 따라서 DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 제2 기판 상에 실장되는 반도체 칩부(200)와의 연결 관계는 상기 도 3의 설명 부분에서 언급한 것과 기본적으로 동일하다. 다만, 도 5와 비교할 때, 도 5의 실시예는 데이터 패드(120, 122)가 반도체 칩의 가장자리 일변에 나란히 형성되어 있어 제2 기판과의 패드 연결 및 기판 간 연결 부재가 가장자리 일변에 집중됨으로써 칩의 두께가 불균형하게 되는 반면, 도 6의 실시예는 상기 데이터 패드(120, 122)가 마주보고 있는 서로 다른 가장자리 일변에 형성됨으로써 제2 기판과의 패드 연결 및 기판 간 연결 부재를 제1 반도체 칩부의 가장자리 양변에 동일하게 분배할 수 있어 칩의 두께를 균등하게 할 수 있다.
한편, 데이터 채널용 패드 중 하나(120)가 왼쪽 가장자리 일변에 형성되고, 나머지 하나(122)는 오른쪽 가장자리 일변에 형성될 수 있다고 하였으나, 이것은 하나의 실시예에 불과하고, 왼쪽, 오른쪽으로 한정되는 것은 아니다. 데이터 채널용 패드 중 하나(120)가 오른쪽 가장자리 일변에 형성되고, 나머지 하나(122)가 그에 대향하는 가장자리 일변의 오른쪽에 형성될 수도 있다.
도 7은 도 1의 반도체 패키지(1000)의 제2 패키지 상에 실장되는 반도체 칩부(200a)의 채널에 따른 칩 패드 배치를 보여주는 평면도이다.
도 7을 참조하면, 본 실시예의 반도체 칩부(200a)에 포함된 제2-1 반도체 칩(202)과 제2-2 반도체 칩(204)은 DDR 칩일 수 있다. 제2-1 반도체 칩(202)에는 제1 채널(Ch. 1)을 위한 제1 칩 패드가 왼쪽 및 오른쪽 가장자리에 부분에 형성될 수 있고, 제2-2 반도체 칩(204)에는 제2 채널(Ch. 2)을 위한 제2 칩 패드가 왼쪽 및 오른쪽 가장자리 부분에 형성될 수 있다.
제1 채널(Ch. 1) 및 제2 채널(Ch. 2)은 각각 32 비트용 채널들일 수 있다. 제2-1 반도체 칩(202)은 제1 채널을 통해, 제2-2 반도체 칩(204)은 제2 채널을 통해 32 비트 데이터를 입출력할 수 있다. 또한, 제2-1 칩 패드(360) 및 제2-2 칩 패드(362) 각각은 전원 전압 인가를 위한 전원 전압 단자(Vcc) 및 그라운드 전압 인가를 위한 그라운드 단자(Vss)를 포함할 수 있다.
제2-1 반도체 칩(202)과 제2-2 반도체 칩(204)는 서로 교차하는 방향, 즉, 90°의 각도로 적층될 수 있다. 도면 상 제2-1 반도체 칩(202)의 제2-1 칩 패드(360)가 2열로 왼쪽 및 오른쪽 가장자리에 배치되고, 제2-2 반도체 칩(204)의 제2-2 칩 패드(362)가 2열로 전방 및 후방 가장자리에 배치되었지만, 제2-1 칩 패드(360) 및 제2-2 칩 패드(362)의 배열이 그에 한정되는 것은 아니다. 예컨대, 제2-1 반도체 칩(202)의 제2-1 칩 패드(360)가 전방 및 후방 가장자리에 배치되고, 제2-2 반도체 칩(204)의 제2-2 칩 패드(362)가 왼쪽 및 오른쪽 가장자리에 배치될 수 있고, 또한, 제2-1 칩 패드(360) 및 제2-2칩 패드(362) 각각이 1열로 배치되거나 3열 이상으로 배치될 수도 있다. 또한 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204) 내의 집적 회로의 구조에 따라 데이터 패드, 컨트롤/어드레스 패드의 배치 순서도 임의적으로 배치될 수 있다.
도 8은 도 1의 반도체 패키지(1000)의 제2 패키지 상에 실장되는 반도체 칩부(200b)의 채널에 따른 칩 패드 배치를 보여주는 단면도이다.
도 8을 참조하면, 상기 반도체 칩부(200b)는 도 1의 반도체 패키지(1000)의 제2 패키지 상에 실장되는 제2-1 반도체 칩(202)과 제2-2 반도체 칩(204), 상기 반도체 칩간 접착제(250, 252), 칩 패드(360, 362) 및 와이어(370, 372)를 포함할 수 있다. 도 7과의 차이점은 도 8의 경우 상기 제2-1 반도체 칩(202)과 제2-2 반도체 칩(204)가 서로 교차되지 않고 적층되었다는 점이다. 즉, 상기 제2-1 반도체 칩(202)과 상기 제2-2 반도체 칩(204)는 동일한 방향으로 나란히 적층되거나 또는 정반대의 방향으로 적층될 수 있다.
도면 상에서 제2-1 반도체 칩(202)의 제1 채널 데이터 패드(360a)가 상기 반도체 칩(202)의 왼쪽 상면에 배치되고, 제1 채널 컨트롤/어드레스 패드(360b)가 오른쪽 상면에 배치될 수 있다. 제2-2 반도체 칩(204)의 제2 채널 데이터 패드(362a)가 상기 반도체 칩(204)의 왼쪽 상면에 배치되고, 제2 채널 컨트롤/어드레스 패드(362b)가 오른쪽 상면에 배치될 수 있다. 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)의 패드 배치가 그에 한정되는 것은 아니다. 예컨대, 제2-1 반도체 칩(202)의 제1 채널 데이터 패드(360a)가 상기 반도체 칩(202)의 오른쪽 상면에 배치되고, 제1 채널 컨트롤/어드레스 패드(360b)가 왼쪽 상면에 배치될 수 있다. 제2-2 반도체 칩(204)의 경우도 마찬가지이다. 또한, 상기 제2-1 반도체 칩(202)과 제2-2 반도체 칩(204)의 데이터 패드 및 컨트롤/어드레스 패드가 같은 방향에 형성되거나 또는 정반대의 다른 방향으로 형성될 수 있다.
도 9는 도 1의 반도체 패키지에서의 제1 패키지 상의 반도체 칩의 칩 패드, 제2 패키지 상의 반도체 칩의 DDR 칩, 및 제1 기판 상면에 배치되는 연결 부재 간의 상대적 위치 관계를 보여주는 개념도이다.
도 9를 참조하면, 도시된 바와 같이, 본 실시예의 POP 구조의 반도체 패키지에서, 제1 반도체 칩부(100)의 제1 채널용 데이터 패드(120)가 제2-1 반도체 칩 패드(360)와 인접하게 배치되고, 제1 반도체 칩의 제2 채널용 데이터 패드(122)가 제2-2 칩 패드(362)와 인접하게 배치될 수 있다. 또한, 제1 채널용 컨트롤/어드레스 패드(130)는 상기 제1 채널용 데이터 패드(120)에 대응되는 방향으로, 제2 채널용 컨트롤/어드레스 패드(132)는 상기 제2 데이터 채널용 패드(122)에 대응되는 방향으로 상기 제1 반도체 칩부(100)의 중심부에 형성될 수 있다. 도면에는 컨트롤/어드레스 패드 배치 영역이 점선으로 도시되어 있는데, 이는 상기 제1 반도체 패키지 상에 제2 반도체 패키지가 적층되어 있으므로 제2 반도체 칩부(200)에 가려져 보이지 않음을 나타낸 것이다.
한편, 상기 제1 기판(110)에 배치되는 기판 간 연결 부재(300)가 원 형태로 도시되어 있는데, 왼쪽 및 오른쪽 변 부분의 빗금친 원의 형태는 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 전방과 후방의 원 형태는 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다.
한편, 도면에서 제1 반도체 칩부(100)가 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)보다 크게 도시되고 있으나, 이는 칩 패드들과 DDR 칩들의 위치 관계를 설명하기 위한 것이다. 따라서, 제1 반도체 칩부(100)가 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)과 동일하거나 작을 수 있다. 또한, 도 8에서 알 수 있듯이 상기 제1 반도체 칩부(100)는 상기 제1 기판(110) 상에 실장되므로 상기 제2 기판(210)의 하부로 배치되나, 역시 설명의 편의를 위해 상기 제1 기판(110) 상에 상기 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)과 함께 도시되고 있다.
본 실시예의 반도체 패키지에서, 제2-1 반도체 칩 및 제2-2 반도체 칩의 칩 패드들을 32 비트용 채널별로 구별하여 좌우 양쪽 가장자리 및 전후 양쪽 가장자리 부분에 배치시킴으로써, 제1 반도체 칩과의 배선 연결 관계를 용이하게 할 수 있다. DDR 칩의 경우 하나의 채널에 대응한 칩 패드들이 형성되어 있고, 또한 데이터 단자용 패드들과 컨트롤/어드레스 패드들이 서로 대향하는 가장자리 일변에 배치되어 있는데, 이 때문에 종래의 AP(Application Processor) 칩의 데이터 단자용 패드와 컨트롤/어드레스 패드를 함께 배치시키는 경우 DDR 칩과 패드 배치가 일치되지 않아 POP 반도체 패키지 제조 시 추가적으로 중간 또는 하위 PCB에 상기 반도체 칩의 가장자리 양변을 가로지르는 배선을 연결해야 하는 등 POP 반도체 패키지의 특성이 저하되고, 패키지의 두께가 증가되는 문제가 있었고, 반면에 AP(Application Processor) 칩의 데이터 단자용 패드와 컨트롤/어드레스 패드를 분리시켜 상기 반도체 칩의 가장자리 양변에 각각 배치시키는 경우 DDR 칩과 패드 배치는 일치시킬 수 있으나 Timing, Latency, 전력 문제 등이 있었다. 본 발명의 실시예와 같이 컨트롤/어드레스 패드를 상기 칩의 중심부에 배치시켜서 상기 문제를 해결하고, DDR 칩과 패드 배치가 일치되지 않는 문제도 개선할 수 있어 POP 반도체 패키지의 특성을 최적화할 수 있다.
도 10는 도 9의 반도체 패키지에서 제2 패키지 상의 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)가 생략되어 제1 기판(110), 제1 반도체 칩부(100), 상기 제1 반도체 칩의 패드 배치 영역, 및 기판 간 연결 부재(300-1, 300-2)만의 상대적 위치 관계를 보여주는 평면도이다.
도 10를 참조하면, 본 실시예의 반도체 패키지에서 제1 반도체 칩부(100)의 데이터 패드 2개(120, 122)는 상기 제1 반도체 칩부(100)의 이웃하는 가장자리 일변에 각각 형성되고, 패드 배치 영역의 방향이 90°의 각도를 이루며 형성되고, 컨트롤/어드레스 패드(130, 132)는 상기 데이터 패드(120, 122)에 대해 각 채널별로 마주보는 방향으로, 상기 제1 반도체 칩부(100)의 중심부에 형성될 수 있다. 도 10의 DQ0와 C/A0에서 0은 채널을 나타내기 위한 참조번호이고, DQ1과 C/A1에서 1도 채널을 나타내기 위한 참조번호이다. 따라서 DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 또한 상기 제1 기판(110)에 배치되는 기판 간 연결 부재(300)가 원 형태로 도시되어 있는데, 전방과 후방의 빗금친 원의 형태는 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 왼쪽 및 오른쪽 변에 배치된 원 형태는 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다. 한편, 상기 기판 간 연결 부재(300-1, 300-2)에 대하여 전방과 후방에 배치된 빗금친 원 형태로 도시된 기판 간 연결 부재(300-1)는 가장자리의 일변에 각각 3열로, 즉 연결 부재가 3개씩 연달아 배치되고, 왼쪽과 오른쪽에 배치된 원 형태의 기판 간 연결 부재(300-2)는 가장자리의 일변에 각각 2열로, 즉 연결 부재가 2개씩 연달아 배치될 수 있다. 도면 상 전방과 후방의 빗금친 원의 형태로 도시된 기판 간 연결 부재가 각각 3열로 가장자리 일변에 배치되고, 왼쪽과 오른쪽의 원의 형태로 도시된 기판 간 연결 부재가 각각 2열로 가장자리 일변에 배치되었지만, 기판 간 연결 부재의 배열이 그에 한정되는 것은 아니다. 예컨대, 기판 간 연결 부재가 상기 제1 기판(110)의 전방과 후방 부분에 3열로 가장자리에 배치되고, 왼쪽과 오른쪽 부분에 2열로 배치될 수 있다.
도 11은 도 9의 반도체 패키지에서 제2 패키지 상의 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)가 생략되어 제1 기판(110), 제1 반도체 칩부(100), 상기 제1 반도체 칩의 패드 배치 영역, 및 기판 간 연결 부재(300-1, 300-2)만의 상대적 위치 관계를 보여주는 평면도이다.
도 11을 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 2개(120, 122)는 상기 제1 반도체 칩부(100)의 가장자리의 동일한 일변에 나란히 형성되고, 컨트롤/어드레스 패드(130, 132)는 상기 데이터 패드(120, 122)에 대해 각 채널별로 마주보는 방향으로 형성될 수 있다. 이 때 상기 컨트롤/어드레스 패드(130, 132)는 상기 제1 반도체 칩부(100)의 중심부에 형성될 수 있다. DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 또한 상기 제1 기판(110)에 배치되는 기판 간 연결 부재(300)가 원 형태로 도시되어 있는데, 전방과 후방의 빗금친 원의 형태는 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 왼쪽 및 오른쪽 변에 배치된 원 형태는 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다. 한편, 상기 기판 간 연결 부재(300-1, 300-2)에 대하여 전방과 후방에 배치된 빗금친 원 형태로 도시된 기판 간 연결 부재(300-1)는 가장자리의 일변에 각각 3열로, 즉 연결 부재가 3개씩 연달아 배치되고, 왼쪽과 오른쪽에 배치된 원 형태의 기판 간 연결 부재(300-2)는 가장자리의 일변에 각각 2열로, 즉 연결 부재가 2개씩 연달아 배치될 수 있다. 도면 상 전방과 후방의 빗금친 원의 형태로 도시된 기판 간 연결 부재가 각각 3열로 가장자리 일변에 배치되고, 왼쪽과 오른쪽의 원의 형태로 도시된 기판 간 연결 부재가 각각 2열로 가장자리 일변에 배치되었지만, 기판 간 연결 부재의 배열이 그에 한정되는 것은 아니다. 예컨대, 기판 간 연결 부재가 상기 제1 기판(110)의 전방과 후방 부분에 3열로 가장자리에 배치되고, 왼쪽과 오른쪽 부분에 2열로 배치될 수 있다.
도 12은 도 9의 반도체 패키지에서 제2 패키지 상의 제2-1 반도체 칩(202) 및 제2-2 반도체 칩(204)가 생략되어 제1 기판(110), 제1 반도체 칩부(100), 상기 제1 반도체 칩의 패드 배치 영역, 및 기판 간 연결 부재(300-1, 300-2)만의 상대적 위치 관계를 보여주는 평면도이다.
도 12을 참조하면, 본 실시예의 반도체 패키지에서 데이터 패드 중 하나(120)는 상기 제1 반도체 칩부(100) 가장자리의 일변의 왼쪽에 형성되고, 다른 하나(122)는 상기 데이터 패드(120)가 형성된 가장자리에 대향하는 가장자리 일변의 오른쪽에 형성될 수 있다. 또한, 컨트롤/어드레스 패드 중 하나(130)는 데이터 패드 하나(120)와 채널을 형성하여 마주보는 방향으로 상기 반도체 칩의 중심부에 형성되고, 컨트롤/어드레스 패드 중 나머지 하나(132)는 나머지 데이터 패드(122)와 채널을 형성하여 마주보는 방향으로 상기 반도체 칩의 중심부에 형성될 수 있다. DQ0과 C/A0이, DQ1와 C/A1이 각각 하나의 채널을 이루어 쌍(pair)을 형성할 수 있다. 도면 상의 화살표는 하나의 쌍(pair)을 이루는 두개의 패드를 의미한다. 또한 상기 제1 반도체 칩부(100)이 실장되는 제1 기판(110)에 배치되는 기판 간 연결 부재(300)가 원 형태로 도시되어 있는데, 전방의 빗금친 원의 형태는 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 후방에 배치된 원 형태는 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다. 한편, 상기 기판 간 연결부재에 대하여 전방과 후방에 배치된 빗금친 원 형태로 도시된 기판 간 연결 부재(300-1, 300-2)들은 가장자리의 일변에 각각 3열로, 즉 연결 부재가 3개씩 연달아 배치될 수 있다. 도면 상 상기 제1 기판(110)의 왼쪽과 오른쪽 가장자리 일변에는 기판 간 연결 부재가 형성되지 않았지만, 그에 한정되는 것은 아니고, 기판 간 연결 부재가 형성될 수도 있다.
도 13은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 13를 참조하면, 전자시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 전자시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 전자시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(2200)는 전자시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(2300)는 제어기(2100)의 동작을 위한 코드 또는 데이터를 저장하거나, 제어기(2100)에서 처리된 데이터를 저장할 수 있다. 제어기(2100) 및 메모리(2300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(2400)는 상기 전자시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(2000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 제1 패키지, 100: 제1 반도체 칩부, 110: 제1 기판, 112: 제1 기판의 상부 패드, 114: 제1 기판의 중간 패드, 116: 제1 기판의 하부 패드, 120: 제1 반도체 칩부의 제1 채널용 데이터 패드 배치 영역, 122: 제1 반도체 칩부의 제2 채널용 데이터 패드 배치 영역, 130: 제1 반도체 칩부의 제1 채널용 컨트롤/어드레스 패드 배치 영역, 132: 제1 반도체 칩부의 제2 채널용 컨트롤/어드레스 패드 배치 영역, 140: 제1 기판의 제1 반도체 칩 밀봉제, 150: 제1반도체 칩, 20: 제2 반도체 패키지, 200: 제2 반도체 칩부, 202: 제2-1 반도체 칩, 204: 제2-2 반도체 칩, 210: 제2 기판, 212: 제2 기판의 본딩 패드, 214: 제2 기판의 관통, 216: 제2 기판의 연결 패드, 240: 제2 기판의 제2 반도체 칩 밀봉제, 250: 제2-1 반도체 칩 접착제, 252: 제2-2 반도체 칩 접착제, 300: 제1 기판과 제2 기판의 기판 간 연결 부재, 360: 제2 반도체 칩 제1 채널용 상면 칩 패드, 360a: 제2-1 반도체 칩 제1 채널용 데이터 패드, 360b: 제2-1 반도체 칩 제1 채널용 컨트롤/어드레스 패드, 362: 제2 반도체 칩 제2 채널용 상면 칩 패드, 362a: 제2-2 반도체 칩 제2 채널용 데이터 패드, 362b: 제2-2 반도체 칩 컨트롤/어드레스 패드, 370: 제2-1 반도체 칩과 제2 기판간 연결 와이어, 372: 제2-2 반도체 칩과 제2 기판 간 연결 와이어, 400: 반도체 패키지의 외부 연결 부재

Claims (10)

  1. 제1 기판의 상면에 실장된 제1 반도체 칩을 구비한 제1 패키지;
    상기 제1 패키지 상에 배치되고, 제2 기판의 상면에 실장된 제2 반도체 칩을 구비한 제2 패키지; 및
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 연결 부재;를 포함하고,
    상기 제1 반도체 칩의 가장자리 부근에 적어도 하나의 데이터 입출력 채널용 제1 패드 및 상기 제1 반도체 칩의 중심 부근에 상기 제1 패드와 동일한 개수의 컨트롤/어드레스 채널용 제2 패드가 배치되며,
    상기 제2 반도체 칩의 가장자리 부근에 데이터 패드 및 상기 데이터 패드와 대향하도록 상기 제2 반도체 칩의 다른 가장자리 부근에 컨트롤/어드레스 패드가 배치되는 POP구조의 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 패드가 배치된 상기 제1 반도체 칩의 가장자리 일변 및 상기 데이터 패드가 배치된 상기 제2 반도체 칩의 가장자리 일변은 수직 방향으로 서로 대응되는 것을 특징으로 하는 POP구조의 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 패드가 배치된 상기 제1 반도체 칩의 가장자리 일변과 대향하는 다른 가장자리 일변 및 상기 컨트롤/어드레스 패드가 배치된 상기 제2 반도체 칩의 가장자리 일변은 수직 방향으로 서로 대응되는 것을 특징으로 하는 POP구조의 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 패드 및 상기 제2 패드는 상기 반도체 칩의 상면에 배치되고,
    상기 제1 기판의 상면과 상기 제1 반도체 칩의 상면은 서로 마주보도록 배치되는 것을 특징으로 하는 POP구조의 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 기판에 플립-칩 방식으로 실장되고,
    상기 제2 반도체 칩은 상기 제2 기판에 와이어 본딩 방식으로 실장되는 것을 특징으로 하는 POP구조의 반도체 패키지.
  6. 제1 기판, 및 제1 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제1 패키지;
    상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 적어도 하나의 반도체 칩부를 구비한 제2 패키지;
    상기 제1 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제1 밀봉제;
    상기 제2 기판 상의 반도체 칩의 측면과 바닥면을 밀봉하는 제2 밀봉제; 및
    상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고,
    상기 제1 기판 상의 적어도 하나의 반도체 칩부에는 적어도 하나의 데이터 입출력 채널용 제1 패드 및 상기 제1 패드와 동일한 개수의 컨트롤/어드레스 채널용 제2 패드가 배치되며,
    상기 제1 패드는 기판상의 반도체 칩부의 가장자리 일변에 형성되고,
    상기 제2 패드는 기판상의 반도체 칩부의 중심부에 형성되고,
    상기 제1 패드 및 상기 제2 패드는 서로 마주보며 배치되고,
    서로 마주보며 배치된 상기 제1 패드 및 상기 제2 패드는 쌍을 이루어 하나의 채널을 형성하는 POP구조의 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제1 패키지는 적어도 하나의 로직 칩을 구비하고,
    상기 제2 패키지는 적어도 하나의 메모리 칩을 구비하는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  8. 제 6항에 있어서,
    상기 제1 패드와 제2 패드는 각각 두개로 구성되고,
    상기 제1 패드는 각각 상기 반도체 칩부의 서로 다른 인접한 가장자리 일변에 형성되어, 90°의 각을 이루며 적층되고,
    상기 제2 패드는 상기 제1 패드에 대향되도록 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  9. 제 6항에 있어서,
    상기 제1 패드와 제2 패드는 각각 두개로 구성되며,
    상기 제1 패드는 상기 반도체 칩부의 동일한 가장자리 일변에 나란히 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  10. 제 6항에 있어서,
    상기 제1 패드와 제2 패드는 각각 두개로 구성되며,
    상기 제1 패드 중 하나는 상기 반도체 칩부의 가장자리 일변에 형성되고, 다른 하나는 대향하는 가장자리 일변에 배치되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
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