CN117525061A - 扇出型系统级封装结构及其制作方法 - Google Patents

扇出型系统级封装结构及其制作方法 Download PDF

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Abstract

本发明提供的扇出型系统级封装结构及其制作方法中，每个互联体包括导电结构以及塑封材料，且每个互联体的两个相对端面均露出部分导电结构，第一塑封层至少包覆多个芯片的侧面和多个互联体的侧面，再布线层包括位于多个芯片正面一侧的第一再布线层以及位于多个芯片背面一侧的第二再布线层，第一再布线层与多个芯片的正面和多个互联体的一端面电连接，第二再布线层与多个互联体的另一端面电连接，多个电气元件贴装在再布线层上。本申请利用提前塑封的互联体作为芯片和电气元件的互联通道，有利于降低扇出型系统级封装结构的制作难度和成本，提高产品良率。

Description

扇出型系统级封装结构及其制作方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种扇出型系统级封装结构及其制作方法。
背景技术
伴随着芯片技术的不断提升，单位面积下容纳的信号数量不断增加，芯片的IO数量不断上升，从而导致芯片的信号IO之间的间距不断减小。而印刷电路板(PCB)行业相对芯片行业发展比较滞后，基于PCB的封装技术受限于PCB的制程能力，线宽和线距无法太小，因此无法满足现在高密度芯片的系统级设计需求。与在PCB上进行系统集成相比，系统级封装(SIP)能最大限度地优化系统性能、避免重复封装、缩短开发周期、降低成本、提高集成度，解决芯片的信号IO间距和PCB的线宽与线距不能很好匹配的问题。现有的扇出型系统级封装技术，尤其是芯片及电气元件分两层堆叠封装的技术中，芯片及电气元件堆叠并互联大概有3种实现方案。
图1为一种扇出型系统级封装结构的示意图。参考图1，第一种方案是在第一层的芯片101贴装时同时贴装导电金属块102，导电金属块102例如为铜片，导电金属块102作为第一层的芯片101和第二层的电气元件103互联的通道。采用第一种方案时，在贴装过程中导电金属块102的大小及贴装间距技术限制比较多，一般不能贴装宽度在0.5mm以下的导电金属块102，且贴装间距一般不能小于0.1mm，但在实际应用中为了将封装尺寸缩小，导电金属块102的宽度需要更小，导电金属块102之间的间距也需要更小；而且，贴装的导电金属块102在后续的塑封等加工过程中容易出现倾斜等问题，良率损失较大。
图2为一种扇出型系统级封装结构的示意图。参考图2，第二种方案是在第一层的芯片101贴装时同时贴装印刷电路板104，印刷电路板104作为第一层的芯片101和第二层的电气元件103互联的通道。采用第二种方案时，当第一层的芯片101厚度出现不同时，需要制作不同厚度的印刷电路板104，且针对不同的互联需求，需要制作不同的印刷电路板104来嵌入互联。因此，采用印刷电路板互联使得封装成本很高。
图3为一种扇出型系统级封装结构的示意图。参考图3，第三种方案是在第一层的芯片101的正面制作正面再布线层105(RDL)后，在背面开盲孔并制作背面再布线层106以实现互联。若采用第三种方案，当第一层的芯片101厚度较厚时，对应的需要开的互联孔107也较深，通常互联孔107的深度超过150mm，扇出封装加工过程中，对这样的深孔进行电镀的难度较大，导致良率损失较大，且存在可靠性不良的风险。
因此，针对扇出型系统级封装结构，如何降低制作难度和成本，提高产品良率急需解决。
发明内容
本发明提供一种扇出型系统级封装结构及其制作方法，可以降低扇出型系统级封装结构的制作难度和成本，提高产品良率。
为了实现上述目的，本发明提供一种扇出型系统级封装结构的制作方法。所述制作方法包括：
提供第三载板和提供多个互联体，每个所述互联体包括导电结构以及塑封所述导电结构的塑封材料，且每个所述互联体的两个相对端面均露出部分所述导电结构；
将多个芯片和所述多个互联体粘贴排布在所述第三载板的顶面上；
在所述第三载板的顶面形成第一塑封层，所述第一塑封层至少包覆所述多个芯片的侧面和所述多个互联体的侧面；
在所述第一塑封层表面形成再布线层，所述再布线层包括位于所述多个芯片正面一侧的第一再布线层以及位于所述多个芯片背面一侧的第二再布线层，所述第一再布线层与所述多个芯片的正面和所述多个互联体的一端面电连接，所述第二再布线层与所述多个互联体的另一端面电连接；以及
将多个电气元件贴装在所述再布线层上，所述多个电气元件与所述再布线层电连接。
可选的，所述导电结构包括导电柱；所述提供多个互联体，包括：
提供第一载板，并在所述第一载板的顶面形成塑封板，所述塑封板具有相对的正面和背面，所述塑封板的正面远离所述第一载板；
形成导电层，所述导电层覆盖所述塑封板的正面；
在所述导电层远离所述塑封板的一侧设置第二载板，并去除所述第一载板，露出所述塑封板的背面；
在所述塑封板中形成多个导通孔，所述多个导通孔贯穿所述塑封板且露出部分所述导电层；
以所述导电层作为导电种子层，在所述多个导通孔中电镀形成所述多个导电柱，所述导电柱的端面与所述塑封板的背面齐平；以及
去除所述第二载板和所述导电层，切割所述塑封板，形成多个所述互联体。
可选的，所述将多个芯片和所述多个互联体粘贴排布在所述第三载板的顶面上，包括：将所述多个芯片正面朝下的粘贴在所述第三载板的顶面上，以及将所述多个互联体的一端面粘贴在所述第三载板的顶面上。
可选的，所述在所述第一塑封层表面形成再布线层，包括：去除所述第三载板，露出所述多个芯片正面的微凸点和露出所述互联体的端面；在所述多个芯片的正面一侧形成所述第一再布线层；以及在所述多个芯片的背面一侧形成所述第二再布线层。
可选的，所述互联体的原始厚度大于所述芯片的厚度；所述在所述第三载板的顶面形成第一塑封层的步骤中，所述第一塑封层覆盖所述多个芯片的背面和所述多个互联体远离所述第三载板的端面；
所述在所述第一塑封层表面形成再布线层，包括：所述在所述多个芯片的正面一侧形成所述第一再布线层之后，去除部分厚度的所述第一塑封层，露出所述多个互联体远离所述第一再布线层的端面；继续去除部分厚度的所述第一塑封层同时去除所述多个互联体的部分厚度；在所述多个芯片的背面一侧形成所述第二再布线层。
可选的，所述将多个电气元件贴装在所述再布线层上，包括：在所述第一再布线层和所述第二再布线层中的一个上贴装所述多个电气元件。
可选的，所述制作方法包括：所述将多个电气元件贴装在所述再布线层上之后，在所述第一再布线层和所述第二再布线层中的另一个上设置锡球。
可选的，所述制作方法包括：所述将多个电气元件贴装在所述再布线层上之后，形成第二塑封层，所述第二塑封层包覆所述多个电气元件的侧面以及所述多个电气元件远离所述第一塑封层的表面。
可选的，所述多个电气元件包括两种以上的电气元件。
本发明还提供一种扇出型系统级封装结构。所述扇出型系统级封装结构包括：
多个芯片和互联体，所述互联体包括导电结构以及塑封所述导电结构的塑封材料，且所述互联体的两个相对端面均露出部分所述导电结构；
第一塑封层，至少包覆所述多个芯片的侧面和所述互联体的侧面；所述互联体和所述第一塑封层分别单独形成；
形成在所述第一塑封层表面的再布线层，所述再布线层包括位于所述多个芯片正面一侧的第一再布线层以及位于所述多个芯片背面一侧的第二再布线层，所述第一再布线层与所述多个芯片的正面和所述互联体的一端面电连接，所述第二再布线层与所述互联体的另一端面电连接；以及
多个电气元件，贴装在所述再布线层上。
与现有技术相比，本申请提出的扇出型系统级封装结构及其制作方法具有以下优势：(1)利用互联体作为下层芯片和上层电气元件之间的互联通道，可以提高产品设计灵活性，降低加工作业难度，降低产品成本，且避免了现有技术中导电金属块在塑封过程中容易倾斜的问题以及避免了传统深孔镭射电镀的工艺，有利于提升产品良率及可靠性；(2)包括导电结构以及塑封材料的互联体可以在封装芯片前提前制作，可以提高封装效率；(3)可以根据产品的需求从包括多个导电结构的板上切割出所需尺寸的互联体，且可以在封装过程中去除互联体的部分厚度，从而互联体可以应用到不同的场景中，通用性较高，还可以实现较厚芯片的封装加工，且有利于降低系统集成产品的封装尺寸。
附图说明
图1为一种扇出型系统级封装结构的示意图。
图2为一种扇出型系统级封装结构的示意图。
图3为一种扇出型系统级封装结构的示意图。
图4为本发明一实施例的扇出型系统级封装结构的制作方法的流程图。
图5至图10为本发明一实施例的互联体的制作过程示意图。
图11至图16为本发明另一实施例的互联体的制作过程示意图。
图17至图32为本发明一实施例的扇出型系统级封装结构的制作分步骤结构示意图。
图33为本发明一实施例的扇出型系统级封装结构的剖面示意图。
附图标记说明：
(图1至图3)101-芯片；102-导电金属块；103-电气元件；104-印刷电路板；105-正面再布线层；106-背面再布线层；107-互联孔；
(图5至图33)200a-第一载板；200b-第二载板；201a-第一粘结层；201b-第二粘结层；202-塑封板；2021-塑封板的正面；2022-塑封板的背面；202a-导通孔；203-导电层；204-导电柱；205-互联体；206-第一线路图形层；207-第一导通孔；208-第一导电柱；209-第二线路图形层；210-塑封材料层；211-第二导通孔；212-第二导电柱；213-第三线路图形层；300-第三载板；301-第三粘结层；302-芯片；303-介电保护层；304-第一塑封层；305-第四载板；306-第四粘结层；307-第一再布线层；308-第一介电层；309-第五载板；310-第五粘结层；311-第二再布线层；312-第二介电层；313-电气元件；314-第二塑封层；315-锡球。
具体实施方式
以下结合附图和具体实施例对本发明提出的扇出型系统级封装结构及其制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
为了降低制作难度和成本，提高产品良率，本申请提供一种扇出型系统级封装结构的制作方法。如图4所示，所述扇出型系统级封装结构的制作方法包括：
S1，提供第三载板和提供多个互联体，每个所述互联体包括导电结构以及塑封所述导电结构的塑封材料，且每个所述互联体的两个相对端面均露出部分所述导电结构；
S2，将多个芯片和所述多个互联体粘贴排布在所述第三载板的顶面上；
S3，在所述第三载板的顶面形成第一塑封层，所述第一塑封层至少包覆所述多个芯片的侧面和所述多个互联体的侧面；
S4，在所述第一塑封层表面形成再布线层，所述再布线层包括位于所述多个芯片正面一侧的第一再布线层以及位于所述多个芯片背面一侧的第二再布线层，所述第一再布线层与所述多个芯片的正面和所述多个互联体的一端面电连接，所述第二再布线层与所述多个互联体的另一端面电连接；
S5，将多个电气元件贴装在所述再布线层上，所述多个电气元件与所述再布线层电连接。
应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了提高互联体的通用性，一些实施例中，互联体的导电结构包括导电柱，一个互联体中导电柱的数量为一个或多个。参考图5至图10，提供互联体的方法可以包括分步骤S11～S16。
分步骤S11：如图5所示，提供第一载板200a，并在所述第一载板200a的顶面形成塑封板202，塑封板202具有相对的正面和背面，塑封板的正面2021远离第一载板200a。具体的，第一载板200a与塑封板202之间设置有第一粘结层201a，即塑封板202通过第一粘结层201a粘贴在第一载板200a上。需要说明的是，本申请提及的“粘结层”均为“可解键的粘结层”，例如，通过第一粘结层201a固定的第一载板200a和塑封板202后续可以相互脱离。
分步骤S12：如图6所示，形成导电层203，所述导电层203覆盖所述塑封板的正面2021。导电层203的形成方法可以包括：在塑封板的正面2021通过溅镀(sputter)工艺或化镀工艺形成薄膜层，薄膜层例如为钛层、铜层或钛铜层，再在薄膜层上电镀铜形成设定厚度的导电层203。通过溅镀工艺与电镀工艺的结合或者化镀工艺与电镀工艺的结合，可以较快的形成具有一定厚度的导电层203，有助于确保导电层203的导电效果。本实施例中，薄膜层上电镀的是铜；但不限于此，在其它实施例中，薄膜层上电镀的可以是镍等其它金属。所述导电层203也可以仅通过溅镀工艺或化镀工艺形成。
分步骤S13：参考图6和图7，在所述导电层203远离所述塑封板202的一侧设置第二载板200b，并去除所述第一载板200a和第一粘结层201a，露出所述塑封板的背面2022。所述第二载板200b与所述导电层203之间可以设置有第二粘结层201b。
分步骤S14：继续参考图7，在所述塑封板202中形成多个导通孔202a，所述多个导通孔202a贯穿所述塑封板202且露出部分所述导电层203。具体的，可以通过镭射工艺从塑封板202远离第二载板200b的一侧朝向所述第二载板200b开孔形成多个所述导通孔202a，导电层203可以作为镭射开孔的阻挡层。
分步骤S15：如图8所示，以所述导电层203作为导电种子层，在所述多个导通孔202a中电镀形成所述多个导电柱204，所述导电柱204的端面与所述塑封板的背面2022齐平。需要说明的是，本申请中“齐平”可以指导电柱204与塑封板的背面2022的高度差在较小的范围内。
为了确保导电柱204的端面与所述塑封板的背面2022齐平，一些实施例中，形成多个导电柱204的方法可以包括：以导电层203作为导电种子层，从多个导通孔202a的孔底朝向孔口电镀形成电镀材料层，且所述电镀材料层凸出导通孔202a的孔口；研磨去除电镀材料层凸出于导通孔202a孔口的部分，形成多个导电柱204。
一些实施例中，形成多个导电柱204的方法可以包括：以导电层203作为导电种子层，从多个导通孔202a的孔底朝向孔口电镀形成电镀材料层，且所述电镀材料层未填满导通孔202a；研磨去除塑封板202的部分厚度，以减小导通孔202a的深度，使得所有导通孔202a中的电镀材料层与塑封板的背面2022齐平，在研磨的过程中，可以去除电镀材料层的部分厚度。
分步骤S16：如图8至图10所示，去除所述第二载板200b、第二粘结层201b和导电层203，切割塑封板202，形成多个互联体205。其中，在去除第二载板200b和第二粘结层201b后，可以利用化学机械研磨工艺研磨去除导电层203。但不限于此，根据导电层203的材料可以选择其它适合的工艺去除导电层203。
互联体205中的导电柱204的横截面形状可以为圆形。但不限于此，导电柱204的横截面形状还可以为方形或椭圆形等。互联体205的尺寸(例如长度、宽度和厚度)以及其内部的导电柱204的尺寸可以根据产品需求设计，且互联体205中导电柱204的数量也可以根据需要设置。
为了增加先进板级封装的产品多样性，一些实施例中，互联体中的导电结构可以包括互联的多层线路图形层。参考图11至图16，提供多个互联体的方法可以包括：
如图11所示，提供塑封板202，所述塑封板202具有相对的正面和背面；在所述塑封板的正面2021形成第一线路图形层206，作为示例，第一线路图形层206可以包括多个导电垫，该导电垫后续可以与芯片的一端互联；
如图12所示，在所述塑封板202中形成多个第一导通孔207，所述多个第一导通孔207贯穿所述塑封板202且均露出部分所述第一线路图形层206；
如图13所示，以第一线路图形层206作为导电种子层，从多个第一导通孔207的孔底朝向孔口电镀形成所述多个第一导电柱208，第一导电柱208的顶面与塑封板的背面2022齐平；
如图14所示，在所述塑封板的背面2022形成第二线路图形层209，所述第二线路图形层209与所述多个第一导电柱208相连接；
如图15所示，可以通过层压或压合的方式形成覆盖第二线路图形层209的塑封材料层210，在所述塑封材料层210中形成多个第二导通孔211，所述多个第二导通孔211均露出部分所述第二线路图形层209；
如图16所示，以第二线路图形层209作为导电种子层，从多个第二导通孔211的孔底朝向孔口电镀形成多个第二导电柱212，所述第二导电柱212与塑封材料层210远离塑封板202的表面齐平，在所述塑封材料层210远离所述第二线路图形层209的表面形成第三线路图形层213，所述第三线路图形层213与所述多个第二导电柱212相连接；
接着，执行切割工艺，形成多个所述互联体。具体的，分割塑封板202、塑封材料层210、第一线路图形层206、多个第一导电柱208、第二线路图形层209、多个第二导电柱212和第三线路图形层213，形成多个互联体。
需要说明的是，在形成第三线路图形层213之后，通过重复执行形成塑封材料层、形成导通孔、在导通孔中形成导电柱、以及在塑封材料层上形成线路图形层的步骤，可以形成多层结构的互联体。
上述形成互联体中的导电柱，如导电柱204、第一导电柱208和第二导电柱212，均是通过反面导通电镀的方法形成，所谓反面导通电镀是指以导通孔底部的导电层作为导电种子层，从导通孔的孔底朝向孔口电镀形成导电柱的方法。传统的化镀、电镀只能将深孔的孔壁镀铜，无法将整个孔填满，本申请采用反面导通电镀的方式且配合研磨工艺，能够形成互联体中的导电柱且使得导电柱的两端面分别可以与塑封板的正面和背面齐平，保证了孔内导电材料(如铜)的截面积大小满足需求，从而使得每颗互联体均具备良好的通流能力，有利于建立稳定的互联通道，提高产品良率。
以下结合图17至图32继续对本申请的扇出型系统级封装结构的制作方法进行说明。其中，图17和图29为平面图，其余均为剖面图。
如图17和图18所示，将多个芯片302和所述多个互联体205粘贴排布在所述第三载板300的顶面上，所述多个互联体205的一端面粘贴在所述第三载板300的顶面上。
第三载板300的顶面形成有第三粘结层301，多个芯片302和多个互联体205通过第三粘结层301粘贴固定在第三载板300顶面，且第三粘结层301为可解键的粘结层。
本实施例中，4个芯片302与后续设置的电气元件以一个互联体205作为互联通道，即4个芯片302对应一个互联体205，但不限于此。一个互联体205对应的芯片数量可以根据产品需要设置。
芯片302可以是半导体芯片、被动元件或已封装的封装体等。粘贴在第三载板300顶面上的多个芯片302可以相同，但不限于此。粘贴在第三载板300顶面上的多个芯片302也可以不同。
如图18所示，芯片302的正面上形成有介电保护层303。介电保护层303可以保护芯片302正面的微凸点(图中未示出)。介电保护层303可以为树脂膜、增层膜(AjinomotoBuild-up film，ABF)或PI膜(Polyimide Film，聚酰亚胺薄膜)等。所述微凸点可以为焊盘和/或位于焊盘上方的微凸结构。
优选的，本实施例中，参考图18，将芯片302正面朝下的粘贴在第三载板300上，将所述多个互联体205的一端面粘贴在所述第三载板300的顶面上，后续在去除第三载板300和第三粘结层301后即可露出芯片302正面上的介电保护层303，其中不需要研磨第一塑封层，从而芯片302的正面能够得到有效地保护，有利于提高封装成品率。
系统级封装的芯片一般不需要芯片背面与再布线层连接，为了保护芯片302的背面，优选的，本实施例中，所述互联体205的原始厚度大于所述芯片302的厚度。在其它实施例中，互联体205的原始厚度可以等于芯片302的厚度。
如图19所示，在所述第三载板300的顶面形成第一塑封层304，所述第一塑封层304至少包覆所述多个芯片302的侧面和所述多个互联体205的侧面。具体的，所述第一塑封层304覆盖所述多个芯片302的背面和所述多个互联体205远离所述第三载板300的端面。
热膨胀系数(CTE)不同的材料相互包封后，在可靠性测试中表现出不同的收缩率，所造成的内部应力差异过大时会导致芯片失效，例如，在加温后不同热膨胀系数的材料的膨胀收缩尺寸不同，造成在不同材料分界区形成开裂和/或分层等缺陷。为了提高产品的可靠性，所述第一塑封层304的材料的热膨胀系数和所述互联体205中塑封材料的热膨胀系数可以相近。为了提高产品的可靠性，所述第一塑封层304的材料的热膨胀系数和互联体205中塑封材料的热膨胀系数可以相近。由于物理性质和化学性质相同的材料相互包封后，经过各类可靠性测试时所表现出来的实际性能相同或相近，因此互联体中的塑封材料与芯片封装时使用的塑封材料的物理性质和化学性质相同。优选的，第一塑封层304的材质和互联体205中塑封材料的材质相同，例如可以均为环氧树脂模塑料(MC－Epoxy MoldingCompound，EMC)。
参考图28，在所述第一塑封层304表面形成再布线层，所述再布线层包括位于所述多个芯片302正面一侧的第一再布线层307以及位于所述多个芯片302背面一侧的第二再布线层311，所述第一再布线层307与所述多个芯片302的正面和所述多个互联体205的一端面电连接，所述第二再布线层311与所述多个互联体205的另一端面电连接。
具体的，参考图19和图20，去除第三载板300和第三粘结层301，露出多个芯片302正面的微凸点(图中未示出)和露出所述互联体205的端面。需要说明的是，芯片302的正面上形成有介电保护层303时，在形成第一再布线层307之前，需要去除部分介电保护层303，露出芯片正面上的微凸点。为了避免去除第三载板300之后第一塑封层304翘曲，在去除第三载板300之前，在第一塑封层304远离第三载板300的一侧依次设置第四粘结层306和第四载板305。
如图21所示，在多个芯片302的正面一侧形成第一再布线层307。形成第一再布线层307的方法可以包括：在第一塑封层304远离第四载板305的表面形成图形化的线路层，图形化的线路层与芯片302的微凸点和互联体205相连接，再在图形化的线路层上形成凸出的多个焊垫。也就是说，第一再布线层307可以包括图形化的线路层和位于图形化的线路层上的焊垫。
如图22所示，在第一塑封层304远离第四载板305的一侧形成第一介电层308，第一介电层308覆盖第一再布线层307。第一介电层308可以为树脂膜、增层膜或PI膜等。
如图23所示，通过研磨等方法去除部分厚度的第一介电层308，露出部分第一再布线层307，例如露出第一再布线层307的焊垫。
接着，在多个芯片302的背面一侧形成第二再布线层311。
具体的，参考图23和图24，在第一介电层308上依次形成第五粘结层310和第五载板309，进行翻版使得第四载板305朝上，再去除第四载板305和第四粘结层306。如图25所示，通过研磨等工艺去除部分厚度的所述第一塑封层304，露出所述多个互联体205远离所述第一再布线层307的端面；如图26所示，在多个芯片302的背面一侧形成第二再布线层311。
一些实施例中，在露出多个互联体205远离第一再布线层307的端面之后，根据芯片302的厚度，在不露出芯片302背面的情况下，可以继续去除部分厚度的第一塑封层304同时去除多个互联体205的部分厚度，如此有助于减小产品厚度。
形成第二再布线层311的方法可以包括：在第一塑封层304远离第一再布线层307的表面形成图形化的线路层，图形化的线路层与多个互联体205远离第一再布线层307的端面相连接，在图形化的线路层上形成多个焊垫。
在形成第二再布线层311之后，如图27所示，在第一塑封层304远离第一再布线层307的一侧形成第二介电层312，第二介电层312覆盖第二再布线层311。如图28所示，通过研磨等方式去除第二介电层312的部分厚度，露出部分第二再布线层311，例如露出第二再布线层311的焊垫。
接着，将多个电气元件贴装在所述再布线层上，所述多个电气元件与所述再布线层电连接。所述电气元件可以为芯片或/和无源器件。
一些实施例中，如图29和图30所示，将多个电气元件313贴装在第二再布线层311上，多个电气元件313的正面朝下，多个电气元件313与第二再布线层311电连接。多个电气元件313可以通过焊接等方式贴装在第二再布线层311上。多个电气元件313可以为不同的类型、不同尺寸的电气元件，即多个电气元件313包括两种以上的电气元件，但不限于此。多个电气元件313也可以为相同的电气元件。电气元件313可以为芯片、被动电气元件或已封装的封装体等。
如图31所示，在第二介电层312上形成第二塑封层314，第二塑封层314覆盖所述多个电气元件313。
参考图31和图32，去除第五载板309和第五粘结层310，在第一再布线层307上设置锡球315。锡球315对应于第一再布线层307露出的焊垫设置。
一些实施例中，参考图33，在第一再布线层307上贴装多个电气元件313，多个电气元件313的正面朝向第一再布线层307，多个电气元件313与第一再布线层307电连接。第二塑封层314形成在第一介电层308上，第二塑封层314覆盖多个电气元件313。在第二再布线层311上形成锡球315。
本申请提供一种扇出型系统级封装结构。参考图32和图33，扇出型系统级封装结构包括多个芯片302、互联体205、第一塑封层304、再布线层和多个电气元件313。
具体的，所述互联体205包括导电结构以及塑封所述导电结构的塑封材料，且所述互联体205的两个相对端面均露出部分所述导电结构。一些实施例中，所述互联体205的导电结构可以为导电柱。一些实施例中，互联体的导电结构包括互联的多层线路图形层。
第一塑封层304至少包覆所述多个芯片302的侧面和所述互联体205的侧面。互联体205和第一塑封层304分别单独形成。
所述再布线层包括位于所述多个芯片302正面一侧的第一再布线层307以及位于所述多个芯片302背面一侧的第二再布线层311，所述第一再布线层307与所述多个芯片302的正面和所述互联体205的一端面电连接，所述第二再布线层311与所述互联体205的另一端面电连接。
扇出型系统级封装结构还包括第一介电层308和第二介电层312。第一介电层覆盖部分所述第一再布线层307。第二介电层312覆盖部分所述第二再布线层312。
一些实施例中，如图32所示，多个电气元件313贴装在第二再布线层311上。第二塑封层314形成在第二介电层312上，且覆盖多个电气元件313。第一再布线层307上设置有多个锡球315。
一些实施例中，如图33所示，多个电气元件313贴装在第一再布线层307上。第二塑封层314形成在第一介电层308上，且覆盖多个电气元件313。第二再布线层311上设置有多个锡球315。
与现有技术相比，本申请提出的扇出型系统级封装结构及其制作方法具有以下优势：(1)利用互联体205作为下层芯片302和上层电气元件313之间的互联通道，可以提高产品设计灵活性，降低加工作业难度，降低产品成本，且避免了现有技术中导电金属块在塑封过程中容易倾斜的问题以及避免了传统深孔镭射电镀的工艺，有利于提升产品良率及可靠性；(2)包括导电结构以及塑封材料的互联体205可以在封装芯片前提前制作，可以提高封装效率；(3)可以根据产品的需求从包括多个导电结构的板上切割出所需尺寸的互联体205，且可以在封装过程中去除互联体205的部分厚度，从而互联体205可以应用到不同的场景中，通用性较高，还可以实现较厚芯片的封装加工，且有利于降低系统集成产品的封装尺寸。
需要说明的是，本说明书采用递进的方式描述，在后描述的扇出型系统级封装结构重点说明的都是与在前描述的扇出型系统级封装结构的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
贯穿整个说明书中提及的“一些实施例”或“本实施例”表示与实施例一起描述的特定部件、结构或特征包括在至少一个实施例中。因此，在贯穿整个说明书中的各个地方出现的短语“一些实施例”或“本实施例”不是必须表示同样的实施例。而且，在一个或多个实施例中，特定部件、结构或特征可以以任意合适的方式组合。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种扇出型系统级封装结构的制作方法，其特征在于，包括：
提供第三载板和提供多个互联体，每个所述互联体包括导电结构以及塑封所述导电结构的塑封材料，且每个所述互联体的两个相对端面均露出部分所述导电结构；
将多个芯片和所述多个互联体粘贴排布在所述第三载板的顶面上；
在所述第三载板的顶面形成第一塑封层，所述第一塑封层至少包覆所述多个芯片的侧面和所述多个互联体的侧面；
在所述第一塑封层表面形成再布线层，所述再布线层包括位于所述多个芯片正面一侧的第一再布线层以及位于所述多个芯片背面一侧的第二再布线层，所述第一再布线层与所述多个芯片的正面和所述多个互联体的一端面电连接，所述第二再布线层与所述多个互联体的另一端面电连接；以及
将多个电气元件贴装在所述再布线层上，所述多个电气元件与所述再布线层电连接。
2.如权利要求1所述的制作方法，其特征在于，所述导电结构包括导电柱；所述提供多个互联体，包括：
提供第一载板，并在所述第一载板的顶面形成塑封板，所述塑封板具有相对的正面和背面，所述塑封板的正面远离所述第一载板；
形成导电层，所述导电层覆盖所述塑封板的正面；
在所述导电层远离所述塑封板的一侧设置第二载板，并去除所述第一载板，露出所述塑封板的背面；
在所述塑封板中形成多个导通孔，所述多个导通孔贯穿所述塑封板且露出部分所述导电层；
以所述导电层作为导电种子层，在所述多个导通孔中电镀形成所述多个导电柱，所述导电柱的端面与所述塑封板的背面齐平；以及
去除所述第二载板和所述导电层，切割所述塑封板，形成多个所述互联体。
3.如权利要求1所述的制作方法，其特征在于，所述将多个芯片和所述多个互联体粘贴排布在所述第三载板的顶面上，包括：
将所述多个芯片正面朝下的粘贴在所述第三载板的顶面上，以及将所述多个互联体的一端面粘贴在所述第三载板的顶面上。
4.如权利要求3所述的制作方法，其特征在于，所述在所述第一塑封层表面形成再布线层，包括：
去除所述第三载板，露出所述多个芯片正面的微凸点和露出所述互联体的端面；
在所述多个芯片的正面一侧形成所述第一再布线层；以及
在所述多个芯片的背面一侧形成所述第二再布线层。
5.如权利要求4所述的制作方法，其特征在于，所述互联体的原始厚度大于所述芯片的厚度；所述在所述第三载板的顶面形成第一塑封层的步骤中，所述第一塑封层覆盖所述多个芯片的背面和所述多个互联体远离所述第三载板的端面；
所述在所述第一塑封层表面形成再布线层，包括：所述在所述多个芯片的正面一侧形成所述第一再布线层之后，去除部分厚度的所述第一塑封层，露出所述多个互联体远离所述第一再布线层的端面；继续去除部分厚度的所述第一塑封层同时去除所述多个互联体的部分厚度；在所述多个芯片的背面一侧形成所述第二再布线层。
6.如权利要求1所述的制作方法，其特征在于，所述将多个电气元件贴装在所述再布线层上，包括：在所述第一再布线层和所述第二再布线层中的一个上贴装所述多个电气元件。
7.如权利要求6所述的制作方法，其特征在于，所述制作方法包括：所述将多个电气元件贴装在所述再布线层上之后，在所述第一再布线层和所述第二再布线层中的另一个上设置锡球。
8.如权利要求1所述的制作方法，其特征在于，所述制作方法包括：所述将多个电气元件贴装在所述再布线层上之后，形成第二塑封层，所述第二塑封层包覆所述多个电气元件的侧面以及所述多个电气元件远离所述第一塑封层的表面。
9.如权利要求1至8任一项所述的制作方法，其特征在于，所述多个电气元件包括两种以上的电气元件。
10.一种扇出型系统级封装结构，其特征在于，包括：
多个芯片和互联体，所述互联体包括导电结构以及塑封所述导电结构的塑封材料，且所述互联体的两个相对端面均露出部分所述导电结构；
第一塑封层，至少包覆所述多个芯片的侧面和所述互联体的侧面；所述互联体和所述第一塑封层分别单独形成；
形成在所述第一塑封层表面的再布线层，所述再布线层包括位于所述多个芯片正面一侧的第一再布线层以及位于所述多个芯片背面一侧的第二再布线层，所述第一再布线层与所述多个芯片的正面和所述互联体的一端面电连接，所述第二再布线层与所述互联体的另一端面电连接；以及
多个电气元件，贴装在所述再布线层上。
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