CN113725153B - 多层多芯片扇出型三维集成封装方法及结构 - Google Patents

多层多芯片扇出型三维集成封装方法及结构 Download PDF

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Abstract

本发明涉及一种多层多芯片扇出型三维集成封装方法及结构。其包括如下步骤：步骤1、提供临时键合载板，并设置载板互连金属布线层；步骤2、在所述载板互连金属布线层上制备得到所需的底层塑封单元体；步骤3、在上述底层塑封单元体上制备若干层叠分布的层叠塑封单元体；步骤4、拆除上述临时键合载板与底层塑封单元体间的连接，并在拆除后，利用晶圆级植球工艺，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球，以形成所需的集成封装体。本发明与现有封装工艺兼容，能有效减少封装后的翘曲度，减少损耗，提高封装性能，安全可靠。

Description

多层多芯片扇出型三维集成封装方法及结构
技术领域
本发明涉及一种封装方法及结构，尤其是一种多层多芯片扇出型三维集成封装方法及结构。
背景技术
随着后摩尔时代的来临，系统级封装技术的需求越来越高，如何通过封装的途径来提高系统的集成度、小型化程度，是封装人必须考虑的问题。扇出型三维集成封装技术在台积电的InFo技术上发展形成的一项新技术。它的基本理念是在扇出型封装的基础上，增加垂直传输通道，通过芯片堆叠或圆片堆叠技术实现高密度系统的三维立体集成，因此，三维集成封装的关键在于构建垂直。
树脂基扇出通过TMV（Through -Molding-Via）解决垂直互联问题，但受限于铜柱做不高，所以未见有通过TMV实现三维集成的封装方案。硅基扇出通过TSV实现垂直传输，但要在同一张硅片上完成扇出用的硅腔和TSV（Through -Silicon-Via）刻蚀填孔，是非常难以实现的。
目前主流的三维集成封装方法采用对单层封装体进行双面布线，在通过PoP堆叠的方式完成多芯片的三维立体集成，这种方案主要存在以下问题：
1）、对单层的封装体需要实现双面再布线，需要用到临时键合工艺，其工艺复杂；由于TSV的厚度较薄，导致圆片的厚度也不厚，这会直接导致封装体的翘曲较大，这直接会影响后续的封装工步；
2）、扇出封装体存在一定的翘曲，这就导致不能使用小型的微凸点，这会直接导致系统的传输损耗增加，影响系统的性能。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种多层多芯片扇出型三维集成封装方法及结构，其与现有封装工艺兼容，能有效减少封装后的翘曲度，减少损耗，提高封装性能，安全可靠。
按照本发明提供的技术方案，一种多层多芯片扇出型三维集成封装方法，所述三维集成封装方法包括如下步骤：
步骤1、提供临时键合载板，并在所述临时键合载板的正面设置载板互连金属布线层；
步骤2、在所述载板互连金属布线层上制备得到所需的底层塑封单元体，所述底层塑封单元体内包括若干底层异构芯片、与所述底层异构芯片适配的底层TSV转接体以及用于将底层异构芯片、底层TSV转接体压盖固定在载板互连金属布线层上的底层塑封体，其中，在底层异构芯片通过与所述底层异构芯片适配电连接的底层异构芯片凸点焊接在载板互连金属布线层上，底层TSV转接体通过与所述底层TSV转接体适配电连接的底层TSV转接体凸点焊接在载板互连金属布线层上；
步骤3、在上述底层塑封单元体上制备若干层叠分布的层叠塑封单元体，层叠塑封单元体包括层叠异构芯片、层叠TSV转接体以及用于将层叠异构芯片、层叠TSV转接体塑封成一体的层叠塑封体；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层适配电连接，其中，层叠塑封单元体内的层叠异构芯片通过与所述层叠异构芯片适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层焊接，层叠塑封单元体内的层叠TSV转接体通过与所述层叠TSV转接体适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片与层叠塑封单元体内的层叠异构芯片达到所需的电连接；
步骤4、拆除上述临时键合载板与底层塑封单元体间的连接，并在拆除后，利用晶圆级植球工艺，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球，以形成所需的集成封装体。
步骤1中，临时键合载板包括载板体以及设置于所述载板体上的临时键合胶层，载板互连金属布线层设置于临时键合胶层上，其中，载板体为玻璃晶圆或硅晶圆，载板体的厚度不小于300μm，临时键合胶层涂覆在载板体上，临时键合胶层的厚度不小于0.1μm。
步骤2中，具体制备得到底层塑封单元体的过程包括如下步骤：
步骤2.1、提供底层异构芯片以及底层TSV转接体，其中，在底层异构芯片上设置与所述底层异构芯片电连接的底层异构芯片凸点，在底层TSV转接体上设置与所述底层TSV转接体电连接的底层TSV转接体凸点；
步骤2.2、底层异构芯片通过底层异构芯片凸点焊接在载板互连金属布线层上，且底层TSV转接体通过底层TSV转接体凸点焊接在载板互连金属布线层上；
步骤2.3、利用底填胶填实底层异构芯片凸点、底层TSV转接体凸点与载板互连金属布线层间相应的焊缝；
步骤2.4、利用晶圆级塑封工艺对底层异构芯片以及底层TSV转接体进行灌封，并在灌封后减薄，以得到底层塑封体，通过底层塑封体能将底层异构芯片、底层TSV转接体压盖塑封在载板互连金属布线层上，且底层TSV转接板内的底层TSV转接连接柱远离临时键合载板的端部露出。
所述底层异构芯片凸点焊接在载板互连金属布线层上以及底层TSV转接体凸点焊接在载板互连金属布线层上的方式包括回流焊或热压焊；
利用底填胶填实的方式包括压干膜工艺或点胶工艺。
所述底层异构芯片的衬底材料、层叠异构芯片的衬底材料包括Si、GaAs、GaN或SiC；
底层异构芯片凸点、底层TSV转接体凸点相应的材料包括括Cu、CuSn、CuNiSn、CuNiSnAg、SnPb或SnAgCu。
所述步骤3中，制备层叠塑封单元体的过程包括如下步骤：
步骤3.1、制备层叠单元体互连金属布线层；
步骤3.2、提供层叠异构芯片以及层叠TSV转接体，其中，在层叠异构芯片上设置与所述层叠异构芯片电连接的层叠异构芯片凸点，在层叠TSV转接体上设置与所述层叠TSV转接体电连接的层叠TSV转接体凸点；
步骤3.3、层叠异构芯片通过层叠异构芯片凸点焊接在层叠单元体互连金属布线层上，且层叠TSV转接体通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层上；
步骤3.4、利用底填胶填实层叠异构芯片凸点、层叠TSV转接体凸点与层叠单元体互连金属布线层间相应的焊缝；
步骤3.5、利用晶圆级塑封工艺对层叠异构芯片以及层叠TSV转接体进行灌封，并在灌封后减薄，以得到层叠塑封体，通过层叠塑封体能将层叠异构芯片、层叠TSV转接体压盖塑封在层叠单元体互连金属布线层上，且层叠TSV转接板内的层叠TSV转接连接柱远离临时键合载板的端部露出；
步骤3.6、重复步骤上述步骤3.1~步骤3.5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
所述步骤3中，制备层叠塑封单元体的过程包括如下步骤：
步骤3-1、制备层叠单元体互连金属布线层；
步骤3-2、提供层叠异构芯片以及层叠TSV转接体，其中，在层叠异构芯片上设置与所述层叠异构芯片电连接的层叠异构芯片连接柱，在层叠TSV转接体上设置与所述层叠TSV转接体电连接的层叠TSV转接体凸点，所述层叠异构芯片连接柱、层叠TSV转接体凸点分别位于层叠异构芯片的两端；
步骤3-3、层叠TSV转接体通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层上，且层叠异构芯片支撑在层叠单元体互连金属布线层上；
步骤3-4、利用晶圆级塑封工艺对层叠异构芯片以及层叠TSV转接体进行灌封，并在灌封后减薄，以得到层叠塑封体，通过层叠塑封体能将层叠异构芯片、层叠TSV转接体压盖塑封在层叠单元体互连金属布线层上，且层叠TSV转接板内的层叠TSV转接连接柱远离临时键合载板的端部以及层叠异构芯片连接柱均处于露出状态；
步骤3-5、在上述层叠塑封体上制备层叠单元体互连金属布线层，所述层叠单元体互连金属布线层与正下方的层叠TSV转接连接柱、层叠异构芯片连接柱适配电连接；
步骤3-6、重复步骤上述步骤3-2~步骤3-5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
步骤4中，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球，设置封装体焊球的工艺包括晶圆级植球、单芯片植球或印刷锡膏植球，所述封装体焊球的材料包括Snpb或SnAgCu。
一种多层多芯片扇出型三维集成封装结构，包括集成封装体，所述集成封装体包括底层塑封单元体以及若干层叠分布于底层塑封单元体上的层叠塑封单元体；
底层塑封单元体内包括若干底层异构芯片、与所述底层异构芯片适配的底层TSV转接体以及用于将底层异构芯片、底层TSV转接体压盖固定在载板互连金属布线层上的底层塑封体，其中，在底层异构芯片通过与所述底层异构芯片适配电连接的底层异构芯片凸点焊接在载板互连金属布线层上，底层TSV转接体通过与所述底层TSV转接体适配电连接的底层TSV转接体凸点焊接在载板互连金属布线层上，在载板互连金属布线层上设置若干封装体焊球；
层叠塑封单元体包括层叠异构芯片、层叠TSV转接体以及用于将层叠异构芯片、层叠TSV转接体塑封成一体的层叠塑封体；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层适配电连接，其中，层叠塑封单元体内的层叠异构芯片通过与所述层叠异构芯片适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层焊接，层叠塑封单元体内的层叠TSV转接体通过与所述层叠TSV转接体适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片与层叠塑封单元体内的层叠异构芯片达到所需的电连接。
所述层叠塑封单元体内的层叠异构芯片处于倒装状态或正装状态；
还包括顶层塑封单元体，所述顶层塑封单元体位于最上层层叠塑封单元体上。
本发明的优点：
1）、采用底层塑封单元体与层叠塑封单元体、以及层叠塑封单元体间通过RDLFirst工艺制备得到层叠单元体互连金属布线层连接，对于多层的扇出型封装体，可以有效减小封装体的翘曲度；
2）、底层异构芯片通过底层异构芯片凸点焊接在载板互连金属布线层上，底层TSV转接体通过底层TSV转接体凸点装焊接在载板互连金属布线层上；层叠异构芯片以及层叠TSV转接体间采用类似的配合，从而可兼容不同尺寸和不同材料的凸点，可有效减小系统的损耗；
3）、采用多次注塑能制备最终的集成封装体，可实现将集成封装体重构在一张树脂晶圆片内，与现有工艺兼容，可实现芯片封装的批量化生产，避免了单颗芯片PoP效率低的局面；
4）、使用多次注塑方法，塑封胶为同一种材料，热匹配性一致，不会给封装体带来额外的翘曲，多次注塑固化之后，封装体的强度更高，可靠性更高；
5）、对于顶层塑封单元体，通过对顶层塑封体减薄后，能使得所示顶层塑封体内顶层异构芯片的背面露出，可有效增强芯片的散热，提高系统的性能。
附图说明
图1~图11为本发明实施例1的具体实施工艺步骤剖视图，其中
图1为本发明制备得到临时键合胶层后的剖视图。
图2为本发明制备得到载板互连金属布线层后的剖视图。
图3为本发明底层异构芯片、底层TSV转接体与载板互连金属布线层连接时的剖视图。
图4为本发明利用底填胶填实后的剖视图。
图5为本发明制备得到底层塑封框后的剖视图。
图6为本发明制备得到底层塑封体后的剖视图。
图7为本发明制备得到层叠单元体互连金属布线层后的剖视图。
图8为本发明制备得到一层叠塑封单元体后的剖视图。
图9为本发明制备得到另一层叠塑封单元体后的剖视图。
图10为本发明对临时键合载板与底层塑封单元解键合拆分后的剖视图。
图11为本发明设置封装体焊球后的剖视图。
图12为本发明实施例2的剖视图。
附图标记说明：101-载板体、102-临时键合胶层、103-载板互连金属布线层、104-载板互连金属布线层内金属连线、105-底层TSV转接体、106-底层TSV转接体凸点、107-底层异构芯片、108-底层TSV转接连接柱、109-底层塑封单元体底填胶、110-底层塑封体、111-层叠单元体互连金属布线层、112-层叠塑封体、113-顶层单元体互连金属布线层、114-顶层塑封体、115-底层塑封框、116-顶层异构芯片、117-顶层异构芯片凸点、118-顶层塑封底填胶、119-封装体焊球、120-层叠异构芯片、121-底层TSV转接体、201-正装层叠塑封体、202-正装层叠塑封体上互连金属布线层、203-层叠正装异构芯片、204-层叠异构芯片连接柱、205-正装TSV转接体。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
为了能有效减少封装后的翘曲度，减少损耗，提高封装性能，本发明的三维集成封装方法包括如下步骤：
步骤1、提供临时键合载板，并在所述临时键合载板的正面设置载板互连金属布线层103；
具体地，临时键合载板包括载板体101以及设置于所述载板体101上的临时键合胶层102，载板互连金属布线层103设置于临时键合胶层102上，其中，载板体101为玻璃晶圆或硅晶圆，载板体101的厚度不小于300μm，临时键合胶层102涂覆在载板体上，临时键合胶层102的厚度不小于0.1μm，如图1所示。
本发明实施例中，载板体101的具体类型可以根据实际需要选择，临时键合胶层102可以采用现有常用的键合胶，临时键合胶层102通过涂覆的方式设置于载板体101上。通过本技术领域常用的技术手段，能在临时键合胶层102上制备得到载板互连金属布线层103，如图2所示。载板互连金属布线层103为金属层与钝化层多次交叠的布线工艺，其至少包括一层金属层，即至少有一层载板互连金属布线层内金属连线104，钝化层的厚度大于金属层的厚度，钝化层包覆所述金属层，一般地，金属层的厚度不小于1μm，钝化层厚度不小于3μm，具体制备载板互连金属布线层103的过程以及工艺均为本技术领域人员所熟知，此处不再赘述。
步骤2、在所述载板互连金属布线层103上制备得到所需的底层塑封单元体，所述底层塑封单元体内包括若干底层异构芯片107、与所述底层异构芯片107适配的底层TSV转接体105以及用于将底层异构芯片107、底层TSV转接体105压盖固定在载板互连金属布线层103上的底层塑封体110，其中，在底层异构芯片107通过与所述底层异构芯片107适配电连接的底层异构芯片凸点焊接在载板互连金属布线层103上，底层TSV转接体105通过与所述底层TSV转接体105适配电连接的底层TSV转接体凸点106焊接在载板互连金属布线层103上；
具体实施时，具体制备得到底层塑封单元体的过程包括如下步骤：
步骤2.1、提供底层异构芯片107以及底层TSV转接体105，其中，在底层异构芯片107上设置与所述底层异构芯片107电连接的底层异构芯片凸点，在底层TSV转接体105上设置与所述底层TSV转接体电连接的底层TSV转接体凸点106；
具体地，底层异构芯片107可以采用现有常用的芯片形式，底层异构芯片107的具体情况为本技术领域人员所熟知，此处不再赘述。底层TSV转接体105可以采用现有常用的TSV转接形式，一般地，在底层TSV转接体105内设置底层TSV转接连接柱108，底层TSV转接连接柱108一般可以为铜柱，具体可以采用本技术领域常用的技术手段制备得到底层TSV转接体105，具体为本技术领域人员所熟知，此处不再赘述。
对于提供的底层异构芯片107以及底层TSV转接体105，在底层异构芯片107上设置底层异构芯片凸点，底层异构芯片凸点能与底层异构芯片107相应的封装端脚电连接，底层异构芯片凸点与底层异构芯片107间的连接配合形式可以根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。同理，底层TSV转接体凸点106一般与底层TSV转接体105内的底层TSV转接连接柱108电连接，具体可以采用本技术领域常用的手段实现制备得到底层异构芯片凸点以及底层TSV转接体凸点106，此处不再详述。
步骤2.2、底层异构芯片107通过底层异构芯片凸点焊接在载板互连金属布线层103上，且底层TSV转接体105通过底层TSV转接体凸点106焊接在载板互连金属布线层103上；
如图3所示，采用本技术领域常用的焊接方式，能实现底层异构芯片凸点焊接在载板互连金属布线层103上，以及TSV转接体凸点106焊接在载板互连金属布线层103上，即实现了能将底层异构芯片107、底层TSV转接体105与载板互连金属布线层103的电连接，且在电连接后，能实现底层异构芯片107与底层TSV转接体105间的适配电连接。图3中，包括两个底层异构芯片107以及两个底层TSV转接体105，在与载板互连金属布线层103电连接后，可实现一底层异构芯片107与一底层TSV转接体105间的电连接，当然底层异构芯片107以及底层TSV转接体105间的具体电连接配合的形式可以根据实际需要选择，此处不再赘述。
具体实施时，底层异构芯片凸点、底层TSV转接体凸点106相应的材料包括括Cu、CuSn、CuNiSn、CuNiSnAg、SnPb或SnAgCu。所述底层异构芯片凸点焊接在载板互连金属布线层103上以及底层TSV转接体凸点106焊接在载板互连金属布线层103上的方式包括回流焊或热压焊，具体采用回流焊、热压焊的具体过程以及工艺条件均为本技术领域人员所熟知，此处不再赘述。
步骤2.3、利用底填胶填实底层异构芯片凸点、底层TSV转接体凸点106与载板互连金属布线层103间相应的焊缝；
如图4所示，利用底填胶填实后，能得到底层塑封单元体底填胶109，所述底层塑封单元体底填胶109能实现将异构芯片凸点、底层TSV转接体凸点106与载板互连金属布线层103间的焊缝填满，底层塑封单元体底填胶109可以采用现有常用的底填胶，具体可以通过压干膜工艺或点胶工艺能得到底层塑封单元体底填胶109，具体工艺过程为本技术领域人员所熟知，此处不再赘述。通过底层塑封单元体底填胶109能提高底层异构芯片107、底层TSV转接体105在临时键合载板上的稳定性与可靠性。
步骤2.4、利用晶圆级塑封工艺对底层异构芯片107以及底层TSV转接体105进行灌封，并在灌封后减薄，以得到底层塑封体110，通过底层塑封体110能将底层异构芯片107、底层TSV转接体105压盖塑封在载板互连金属布线层103上，且底层TSV转接板105内的底层TSV转接连接柱108远离临时键合载板的端部露出。
具体地，利用本技术利用常用的晶圆级塑封工艺能对上述的底层异构芯片107以及底层TSV转接体105进行灌封，并在灌封后得到底层塑封框115，底层塑封框115的高度大于底层异构芯片107以及底层TSV转接体105的高度，从而能将底层异构芯片107、底层TSV转接体105包覆在所述底层塑封框115内，如图5所述。底层塑封框115的材料以及具体制备得到底层塑封框115的工艺过程均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
为了便于后续的工艺，需要对底层塑封框115进行减薄，对底层塑封框115减薄后，能由底层塑封框115得到底层塑封体110，底层塑封体110的高度小于底层塑封框115的高度，如图6所示。对底层塑封框115减薄的厚度，一般以能使得底层TSV转接体115内底层TSV转接连接柱108远离临时键合载板的端部露出为准。
经过上述工艺步骤后，即能在载板互连金属布线层103上制备得到底层塑封单元体。对于制备得到的底层塑封单元体中，底层异构芯片107处于倒装状态。
步骤3、在上述底层塑封单元体上制备若干层叠分布的层叠塑封单元体，层叠塑封单元体包括层叠异构芯片120、层叠TSV转接体121以及用于将层叠异构芯片120、层叠TSV转接体121塑封成一体的层叠塑封体112；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层111适配电连接，其中，层叠塑封单元体内的层叠异构芯片120通过与所述层叠异构芯片120适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层111焊接，层叠塑封单元体内的层叠TSV转接体121通过与所述层叠TSV转接体121适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层111焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片107与层叠塑封单元体内的层叠异构芯片120达到所需的电连接；
具体地，所述底层异构芯片107的衬底材料、层叠异构芯片120的衬底材料包括Si、GaAs、GaN或SiC，底层异构芯片107、层叠异构芯片120的具体情况可以根据实际需要选择，此处不再赘述。
为了能得到多层芯片扇出型三维集成封装，一般在底层塑封单元上还需要设置若干层的层叠塑封单元体，即可以包括多个层叠塑封单元体，而多个层叠塑封单元体间呈层状分布，且所有的层叠塑封单元体支撑在底层塑封单元体上，并能与所述底层塑封单元体内的底层异构芯片107适配电连接。一般地，在底层塑封单元体内至少需要包括层叠异构芯片120、层叠TSV转接体121以及层叠塑封体112，其中，层叠TSV转接体121可以参考上述底层TSV转接体105的所用，层叠TSV转接体121的作用一般与底层TSV转接体105的作用相一致，层叠塑封体112的作用以及具体制备工艺均可以参考上述底层塑封体110的说明，此处不再赘述。
具体实施时，由上述说明可知，底层异构芯片107一般采用倒装的连接形式，而层叠异构芯片120可以除可以采用倒装外，还可以采用正装的形式，具体可以根据需要选择，下面对于层叠异构芯片120在层叠塑封体112内的不同形式，对具体的制备过程进行说明。
当层叠异构芯片120采用倒装连接时，所述步骤3中，制备层叠塑封单元体的过程包括如下步骤：
步骤3.1、制备层叠单元体互连金属布线层111；
具体地，制备层叠单元体互连金属布线层111的方式以及工艺过程均可以参考上述载板互连金属布线层103的说明，层叠单元体互连金属布线层111的具体布线结构可以根据实际连接选择确定，具体为本技术领域人员所熟知，此处不再赘述。
具体实施时，需要在底层塑封单元体上制备层叠单元体互连金属布线层111，底层塑封单元体上的层叠单元互连金属布线层111能与底层塑封单元体内底层TSV转接体105内的底层TSV转接连接柱108电连接，如图7所示，即为在底层塑封单元体上制备得到层叠单元体互连金属布线层111上的示意图。
步骤3.2、提供层叠异构芯片120以及层叠TSV转接体121，其中，在层叠异构芯片120上设置与所述层叠异构芯片120电连接的层叠异构芯片凸点，在层叠TSV转接体121上设置与所述层叠TSV转接体121电连接的层叠TSV转接体凸点；
具体地，层叠异构芯片凸点与层叠异构芯片120间的配合、层叠TSV转接体凸点与层叠TSV转接体121间的具体配合可以参考上述底层异构芯片107、底层TSV转接体105间的相应说明，此处不再赘述。
步骤3.3、层叠异构芯片120通过层叠异构芯片凸点焊接在层叠单元体互连金属布线层111上，且层叠TSV转接体121通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层111上；
具体地，层叠异构芯片凸点、层叠TSV转接体凸点与层叠单元体互连金属布线层111间的焊接，具体可以参考上述底层异构芯片凸点的相应说明，此处不再赘述。
步骤3.4、利用底填胶填实层叠异构芯片凸点、层叠TSV转接体凸点与层叠单元体互连金属布线层111间相应的焊缝；
具体地，利用底填胶填实焊缝，具体可以参考上述说明，此处不再赘述。
步骤3.5、利用晶圆级塑封工艺对层叠异构芯片120以及层叠TSV转接体121进行灌封，并在灌封后减薄，以得到层叠塑封体112，通过层叠塑封体112能将层叠异构芯片120、层叠TSV转接体121压盖塑封在层叠单元体互连金属布线层111上，且层叠TSV转接板121内的层叠TSV转接连接柱远离临时键合载板的端部露出；
具体地，具体制备得到层叠塑封体112的过程等可以参考上述底层塑封体110的说明，具体为本技术领域人员所熟知，此处不再赘述。
步骤3.6、重复步骤上述步骤3.1~步骤3.5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
具体地，经过上述步骤3.1~步骤3.5，能制备得到一层叠塑封单元体，且所制备得到的层叠塑封单元体能与下方底层塑封单元体间的电连接。当需要制备实现多个层叠塑封单元体间层叠并连接时，需要重复上述步骤步骤3.1~步骤3.5，区别为步骤3.1中制备得到的层叠单元体互连金属布线层111位于层叠塑封单元体上，其余均相同，此处不再赘述。层叠塑封单元体的数量可以根据需要选择，根据层叠塑封单元体的数量重复上述工艺过程即可。
当层叠异构芯片120在层叠塑封体112内采用正装形式时，具体地，制备层叠塑封单元体的过程包括如下步骤：
步骤3-1、制备层叠单元体互连金属布线层111；
具体地，制备得到层叠单元体互连金属布线层111方式等均可以参考上述说明，此处不再赘述。
步骤3-2、提供层叠异构芯片120以及层叠TSV转接体121，其中，在层叠异构芯片120上设置与所述层叠异构芯片120电连接的层叠异构芯片连接柱204，在层叠TSV转接体121上设置与所述层叠TSV转接体121电连接的层叠TSV转接体凸点，所述层叠异构芯片连接柱204、层叠TSV转接体凸点分别位于层叠异构芯片120的两端；
如图12所述，当层叠异构芯片120采用正装的封装方式时，即为层叠正装异构芯片203，而层叠TSV转接体121为正装TSV转接体205，此时，在层叠正装异构芯片203的正面设置层叠异构芯片连接柱204，所示层叠异构芯片连接柱204与上述底层异构芯片凸点、层叠异构芯片凸点具有相同的作用，具体与层叠正装异构芯片202间的具体配合均可以参考上述说明，具体为本技术领域人员所熟知，此处不再赘述。
层叠正装异构芯片202的数量以及正装TSV转接体205的具体数量等均可以根据实际需要选择，具体参考上述说明，此处不再赘述。
步骤3-3、层叠TSV转接体121通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层111上，且层叠异构芯片120支撑在层叠单元体互连金属布线层111上；
具体地，层叠异构芯片120，即层叠正装异构芯片202只需要支撑在层叠单元体互连金属布线层111即可，不需要与下方的层叠单元体互连金属布线层111电连接。
步骤3-4、利用晶圆级塑封工艺对层叠异构芯片120以及层叠TSV转接体121进行灌封，并在灌封后减薄，以得到层叠塑封体112，通过层叠塑封体112能将层叠异构芯片120、层叠TSV转接体121压盖塑封在层叠单元体互连金属布线层111上，且层叠TSV转接板121内的层叠TSV转接连接柱远离临时键合载板的端部以及层叠异构芯片连接柱204均处于露出状态；
具体地，层叠异构芯片连接柱204即为与层叠正装异构芯片203电连接的连接柱露出，此时，制备得到的层叠塑封体112为正装层叠塑封体，具体制备得到层叠塑封体112的过程可以参考上述说明，此处不再赘述。
步骤3-5、在上述层叠塑封体上制备层叠单元体互连金属布线层111，所述层叠单元体互连金属布线层111与正下方的层叠TSV转接连接柱、层叠异构芯片连接柱204适配电连接；
具体地，在上述层叠塑封体上采用现有工艺能制备得到层叠单元体互连金属布线层111，层叠单元体互连金属布线层111与正下方的层叠TSV转接连接柱、层叠异构芯片连接柱204适配电连接，即利用当前制备的层叠单元体互连金属布线层111能形成正装层叠塑封体上互连金属布线层202，如图12所述。
具体实施时，采用上述连接后，层叠正装异构芯片203通过层叠异构芯片连接柱204、正装层叠塑封体上互连金属布线层202与底层塑封单元体内的底层TSV转接体105适配电连接，进而实现与底层异构芯片107间的适配电连接，具体电连接状态可以根据实际需要选择确定，此处不再赘述。
步骤3-6、重复步骤上述步骤3-2~步骤3-5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
具体实施时，当在上方还需要设置层叠塑封单元体，且层叠异构芯片120还需要采用正装的形式时，需要重复上述步骤3-2至步骤3-5，具体过程可以参考上述说明，此处不再赘述。
此外，具体实施时，当存在多个层叠塑封单元体，且多个层叠塑封单元体内层叠异构芯片120可以采用正装或倒装的混合形式，如采用步骤3.1~步骤3.5制备得到的层叠塑封单元体后，再采用步骤3-1~步骤3-5制备得到相应的层叠塑封单元体，具体层叠塑封单元体间的具体配合形式可以根据实际需要选择，此处不再赘述。
步骤4、拆除上述临时键合载板与底层塑封单元体间的连接，并在拆除后，利用晶圆级植球工艺，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球119，以形成所需的集成封装体。
具体地，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球时，设置封装体焊球119的工艺包括晶圆级植球、单芯片植球或印刷锡膏植球，所述封装体焊球的材料包括Snpb或SnAgCu。如图10所示，可以采用激光解键合的工艺实现临时键合载板与底层塑封单元体间的连接的拆除，具体拆除连接的方式可以根据实际需要选择，此处不再赘述。
综上，能得到多层多芯片扇出型三维集成封装结构，具体地，包括集成封装体，所述集成封装体包括底层塑封单元体以及若干层叠分布于底层塑封单元体上的层叠塑封单元体；
底层塑封单元体内包括若干底层异构芯片107、与所述底层异构芯片107适配的底层TSV转接体105以及用于将底层异构芯片107、底层TSV转接体107压盖固定在载板互连金属布线层103上的底层塑封体110，其中，在底层异构芯片107通过与所述底层异构芯片107适配电连接的底层异构芯片凸点焊接在载板互连金属布线层103上，底层TSV转接体105通过与所述底层TSV转接体105适配电连接的底层TSV转接体凸点106焊接在载板互连金属布线层103上，在载板互连金属布线层103上设置若干封装体焊球119；
层叠塑封单元体包括层叠异构芯片120、层叠TSV转接体121以及用于将层叠异构芯片120、层叠TSV转接体121塑封成一体的层叠塑封体112；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层111适配电连接，其中，层叠塑封单元体内的层叠异构芯片120通过与所述层叠异构芯片120适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层111焊接，层叠塑封单元体内的层叠TSV转接体121通过与所述层叠TSV转接体121适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层111焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片107与层叠塑封单元体内的层叠异构芯片120达到所需的电连接。
具体地，底层塑封单元体、层叠塑封单元体间的具体情况均可以参考上述说明，此处不再赘述。所述层叠塑封单元体内的层叠异构芯片120处于倒装状态或正装状态，关于叠层异构芯片120处于倒装状态、正装状态的说明以及具体制备的工艺说明，均可以参考上述说明，此处不再赘述。
进一步地，还包括顶层塑封单元体，所述顶层塑封单元体位于最上层层叠塑封单元体上。
在具体实施时，还可以在最上层的层叠塑封单元体上设置顶层塑封单元体，所示最上层的层叠塑封单元体即为距离底层塑封单元体最远的层叠塑封单元体。如图9、图10和图11所示，顶层塑封单元体一般包括一个或多个顶层异构芯片116，顶层异构芯片116的具体情况可以与底层异构芯片107、层叠异构芯片120相一致，具体类型等可以根据实际需要选择，此处不再赘述，图9，图10和图11中，示出了在顶层塑封单元体四个顶层异构芯片116的情况，四个顶层异构芯片116通过顶层塑封体114能进行塑封，顶层异构芯片116通过与顶层异构芯片116适配的顶层异构芯片凸点与下方的顶层单元体互连金属布线层113电连接，顶层异构芯片凸点也需要通过焊接的方式与顶层单元体互连金属布线层113连接，在焊接后，通过顶层塑封底填胶118能实现对焊缝的填充。
当存在顶层塑封单元体时，顶层异构芯片116通过顶层单元体互连金属布线层113能与下方的层叠异构芯片120、底层异构芯片107达到所需的电连接，具体连接状态以实际需要选择确定，具体为本技术领域人员所熟知，此处不再赘述。
综上，本发明能够实现多层多芯片一体化制造，并且工艺集成度更高，有效实现了微系统集成的一体化和小型化制造。相比较传统封装后植球堆叠的三维集成方式，本发明能极大降低了加工难度，并且工艺流程简单，与现有工艺兼容，适合大批量制造。采用TSV转接方式，能有效解决了信号的纵向传输问题。当用于射频芯片的封装时，层叠塑封单元体内的层叠异构芯片120采用正装的方式时，能有效解决了射频芯片背部接地的问题，并且可天线进行互联，有效减少了射频芯片到天线的传输路径，降低信号传输损耗。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种多层多芯片扇出型三维集成封装方法，其特征是，所述三维集成封装方法包括如下步骤：
步骤1、提供临时键合载板，并在所述临时键合载板的正面设置载板互连金属布线层；
步骤2、在所述载板互连金属布线层上制备得到所需的底层塑封单元体，所述底层塑封单元体内包括若干底层异构芯片、与所述底层异构芯片适配的底层TSV转接体以及用于将底层异构芯片、底层TSV转接体压盖固定在载板互连金属布线层上的底层塑封体，其中，在底层异构芯片通过与所述底层异构芯片适配电连接的底层异构芯片凸点焊接在载板互连金属布线层上，底层TSV转接体通过与所述底层TSV转接体适配电连接的底层TSV转接体凸点焊接在载板互连金属布线层上；
步骤3、在上述底层塑封单元体上制备若干层叠分布的层叠塑封单元体，层叠塑封单元体包括层叠异构芯片、层叠TSV转接体以及用于将层叠异构芯片、层叠TSV转接体塑封成一体的层叠塑封体；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层适配电连接，其中，层叠塑封单元体内的层叠异构芯片通过与所述层叠异构芯片适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层焊接，层叠塑封单元体内的层叠TSV转接体通过与所述层叠TSV转接体适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片与层叠塑封单元体内的层叠异构芯片达到所需的电连接；
步骤4、拆除上述临时键合载板与底层塑封单元体间的连接，并在拆除后，利用晶圆级植球工艺，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球，以形成所需的集成封装体。
2.根据权利要求1所述的多层多芯片扇出型三维集成封装方法，其特征是：步骤1中，临时键合载板包括载板体以及设置于所述载板体上的临时键合胶层，载板互连金属布线层设置于临时键合胶层上，其中，载板体为玻璃晶圆或硅晶圆，载板体的厚度不小于300μm，临时键合胶层涂覆在载板体上，临时键合胶层的厚度不小于0.1μm。
3.根据权利要求1或2所述的多层多芯片扇出型三维集成封装方法，其特征是，步骤2中，具体制备得到底层塑封单元体的过程包括如下步骤：
步骤2.1、提供底层异构芯片以及底层TSV转接体，其中，在底层异构芯片上设置与所述底层异构芯片电连接的底层异构芯片凸点，在底层TSV转接体上设置与所述底层TSV转接体电连接的底层TSV转接体凸点；
步骤2.2、底层异构芯片通过底层异构芯片凸点焊接在载板互连金属布线层上，且底层TSV转接体通过底层TSV转接体凸点焊接在载板互连金属布线层上；
步骤2.3、利用底填胶填实底层异构芯片凸点、底层TSV转接体凸点与载板互连金属布线层间相应的焊缝；
步骤2.4、利用晶圆级塑封工艺对底层异构芯片以及底层TSV转接体进行灌封，并在灌封后减薄，以得到底层塑封体，通过底层塑封体能将底层异构芯片、底层TSV转接体压盖塑封在载板互连金属布线层上，且底层TSV转接板内的底层TSV转接连接柱远离临时键合载板的端部露出。
4.根据权利要求3所述的多层多芯片扇出型三维集成封装方法，其特征是，所述底层异构芯片凸点焊接在载板互连金属布线层上以及底层TSV转接体凸点焊接在载板互连金属布线层上的方式包括回流焊或热压焊；
利用底填胶填实的方式包括压干膜工艺或点胶工艺。
5.根据权利要求1或2所述的多层多芯片扇出型三维集成封装方法，其特征是，所述底层异构芯片的衬底材料、层叠异构芯片的衬底材料包括Si、GaAs、GaN或SiC；
底层异构芯片凸点、底层TSV转接体凸点相应的材料包括Cu、CuSn、CuNiSn、CuNiSnAg、SnPb或SnAgCu。
6.根据权利要求1或2所述的多层多芯片扇出型三维集成封装方法，其特征是，所述步骤3中，制备层叠塑封单元体的过程包括如下步骤：
步骤3.1、制备层叠单元体互连金属布线层；
步骤3.2、提供层叠异构芯片以及层叠TSV转接体，其中，在层叠异构芯片上设置与所述层叠异构芯片电连接的层叠异构芯片凸点，在层叠TSV转接体上设置与所述层叠TSV转接体电连接的层叠TSV转接体凸点；
步骤3.3、层叠异构芯片通过层叠异构芯片凸点焊接在层叠单元体互连金属布线层上，且层叠TSV转接体通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层上；
步骤3.4、利用底填胶填实层叠异构芯片凸点、层叠TSV转接体凸点与层叠单元体互连金属布线层间相应的焊缝；
步骤3.5、利用晶圆级塑封工艺对层叠异构芯片以及层叠TSV转接体进行灌封，并在灌封后减薄，以得到层叠塑封体，通过层叠塑封体能将层叠异构芯片、层叠TSV转接体压盖塑封在层叠单元体互连金属布线层上，且层叠TSV转接板内的层叠TSV转接连接柱远离临时键合载板的端部露出；
步骤3.6、重复步骤上述步骤3.1~步骤3.5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
7.根据权利要求1或2所述的多层多芯片扇出型三维集成封装方法，其特征是，所述步骤3中，制备层叠塑封单元体的过程包括如下步骤：
步骤3-1、制备层叠单元体互连金属布线层；
步骤3-2、提供层叠异构芯片以及层叠TSV转接体，其中，在层叠异构芯片上设置与所述层叠异构芯片电连接的层叠异构芯片连接柱，在层叠TSV转接体上设置与所述层叠TSV转接体电连接的层叠TSV转接体凸点，所述层叠异构芯片连接柱、层叠TSV转接体凸点分别位于层叠异构芯片的两端；
步骤3-3、层叠TSV转接体通过层叠TSV转接体凸点焊接在层叠单元体互连金属布线层上，且层叠异构芯片支撑在层叠单元体互连金属布线层上；
步骤3-4、利用晶圆级塑封工艺对层叠异构芯片以及层叠TSV转接体进行灌封，并在灌封后减薄，以得到层叠塑封体，通过层叠塑封体能将层叠异构芯片、层叠TSV转接体压盖塑封在层叠单元体互连金属布线层上，且层叠TSV转接板内的层叠TSV转接连接柱远离临时键合载板的端部以及层叠异构芯片连接柱均处于露出状态；
步骤3-5、在上述层叠塑封体上制备层叠单元体互连金属布线层，所述层叠单元体互连金属布线层与正下方的层叠TSV转接连接柱、层叠异构芯片连接柱适配电连接；
步骤3-6、重复步骤上述步骤3-2~步骤3-5，以能制备得到若干层依次层叠分布的层叠塑封单元体。
8.根据权利要求1或2所述的多层多芯片扇出型三维集成封装方法，其特征是：步骤4中，在与底层塑封单元体连接的载板互连金属布线层上设置所需的封装体焊球时，设置封装体焊球的工艺包括晶圆级植球、单芯片植球或印刷锡膏植球，所述封装体焊球的材料包括Snpb或SnAgCu。
9.一种多层多芯片扇出型三维集成封装结构，包括集成封装体，其特征是：所述集成封装体包括底层塑封单元体以及若干层叠分布于底层塑封单元体上的层叠塑封单元体；
底层塑封单元体内包括若干底层异构芯片、与所述底层异构芯片适配的底层TSV转接体以及用于将底层异构芯片、底层TSV转接体压盖固定在载板互连金属布线层上的底层塑封体，其中，在底层异构芯片通过与所述底层异构芯片适配电连接的底层异构芯片凸点焊接在载板互连金属布线层上，底层TSV转接体通过与所述底层TSV转接体适配电连接的底层TSV转接体凸点焊接在载板互连金属布线层上，在载板互连金属布线层上设置若干封装体焊球；
层叠塑封单元体包括层叠异构芯片、层叠TSV转接体以及用于将层叠异构芯片、层叠TSV转接体塑封成一体的层叠塑封体；
底层塑封单元体与相邻的层叠塑封单元体间、以及相邻的层叠塑封单元体间均通过层叠单元体互连金属布线层适配电连接，其中，层叠塑封单元体内的层叠异构芯片通过与所述层叠异构芯片适配电连接的层叠异构芯片凸点与正对应的层叠单元体互连金属布线层焊接，层叠塑封单元体内的层叠TSV转接体通过与所述层叠TSV转接体适配电连接的层叠TSV转接体凸点与正对应的层叠单元体互连金属布线层焊接；
若干层叠分布的层叠塑封单元体制备在底层塑封单元体上后，底层异构芯片与层叠塑封单元体内的层叠异构芯片达到所需的电连接。
10.根据权利要求9所述多层多芯片扇出型三维集成封装结构，其特征是：所述层叠塑封单元体内的层叠异构芯片处于倒装状态或正装状态；
还包括顶层塑封单元体，所述顶层塑封单元体位于最上层层叠塑封单元体上。
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