JPH0714028B2 - 立体型半導体装置の製造方法 - Google Patents
立体型半導体装置の製造方法Info
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- JPH0714028B2 JPH0714028B2 JP62300448A JP30044887A JPH0714028B2 JP H0714028 B2 JPH0714028 B2 JP H0714028B2 JP 62300448 A JP62300448 A JP 62300448A JP 30044887 A JP30044887 A JP 30044887A JP H0714028 B2 JPH0714028 B2 JP H0714028B2
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、回路素子が形成された半導体単結晶層を貼り
付けて多重構造とした立体型半導体装置の製造方法に関
するものである。
付けて多重構造とした立体型半導体装置の製造方法に関
するものである。
〈従来の技術〉 近年、電子機器は小型化，システム化，薄型化，軽量化
の指向が強く、機器を構成する電子物品の高密度化の要
求は強い。この電子機器の小型化，システム化，薄型
化，軽量化を図る有力な電子部品として、ハイブリッド
ICがある。ところが従来のハイブリッドICにおいては、
基板上にそれぞれの抵抗等の受動素子とIC等の能動素子
が平面的に配置される構造であるため、素子の高密度化
は困難であり、小型化するにも限度があった。またICチ
ップに比較して、比較的大きな基板を必要とし、また基
板上の配線長が長くなり、高速化に難点があった。更に
ワイヤーボンド等の接続ポイントが多く、しかもメカニ
カルな接続となるため、信頼性に問題があると共に、作
製工数が多く、コスト高となる等の問題点があった。
の指向が強く、機器を構成する電子物品の高密度化の要
求は強い。この電子機器の小型化，システム化，薄型
化，軽量化を図る有力な電子部品として、ハイブリッド
ICがある。ところが従来のハイブリッドICにおいては、
基板上にそれぞれの抵抗等の受動素子とIC等の能動素子
が平面的に配置される構造であるため、素子の高密度化
は困難であり、小型化するにも限度があった。またICチ
ップに比較して、比較的大きな基板を必要とし、また基
板上の配線長が長くなり、高速化に難点があった。更に
ワイヤーボンド等の接続ポイントが多く、しかもメカニ
カルな接続となるため、信頼性に問題があると共に、作
製工数が多く、コスト高となる等の問題点があった。
このような問題点に対処するため、本発明者は先に、通
常の集積回路に順次薄い集積回路チップを貼り付けて多
重化し、スルーホールを介するかまたはチップの側面を
介して電極にて各チップを接続するように成して、チッ
プ素子を従来にも増して高密度化して、部品及び機器の
小型化，高速度化、使用材料等の低減による低価格化を
図った新規な立体型半導体装置を提案している。
常の集積回路に順次薄い集積回路チップを貼り付けて多
重化し、スルーホールを介するかまたはチップの側面を
介して電極にて各チップを接続するように成して、チッ
プ素子を従来にも増して高密度化して、部品及び機器の
小型化，高速度化、使用材料等の低減による低価格化を
図った新規な立体型半導体装置を提案している。
第12図は、本発明者が先に提案した、スルーホールを介
して上下のチップを電極により接続して多重化した集積
回路の概略構成を示す図であり基体となる集積回路95上
に順次薄い集積回路チップ96,97,98及び99を接着し、ス
ルーホールにて必要に応じて配線パッド部100を接続す
るように成している。
して上下のチップを電極により接続して多重化した集積
回路の概略構成を示す図であり基体となる集積回路95上
に順次薄い集積回路チップ96,97,98及び99を接着し、ス
ルーホールにて必要に応じて配線パッド部100を接続す
るように成している。
また、第13図は本発明者が先に提案した集積回路チップ
の側面を介して上下のチップを電極により接続して多重
化した集積回路の概略構成を示す図である、基体となる
集積回路101上に順次薄い集積回路チップ102,103,104を
接着し、必要に応じて配線パッド部105を各集積回路チ
ップの側面に設けた導電体により接続するように成して
いる。
の側面を介して上下のチップを電極により接続して多重
化した集積回路の概略構成を示す図である、基体となる
集積回路101上に順次薄い集積回路チップ102,103,104を
接着し、必要に応じて配線パッド部105を各集積回路チ
ップの側面に設けた導電体により接続するように成して
いる。
〈発明が解決しようとする問題点〉 しかしながら、上記したいずれの方式に於ても順次貼付
ける上層チップは下層となるチップと同等、もしくはそ
れよりも小さくしなければならないため、貼付けるチッ
プの順序が一律になり、設計及び作製工程が煩雑になる
等の問題点が見出された。
ける上層チップは下層となるチップと同等、もしくはそ
れよりも小さくしなければならないため、貼付けるチッ
プの順序が一律になり、設計及び作製工程が煩雑になる
等の問題点が見出された。
また貼付けるチップの順序に自由度が少いため高密度に
チップを内蔵する立体型半導体装置を作製することが困
難であり、更にウェハ上の良品部に順次チップを貼付け
作製するため、複数枚貼付けた場合に段差が高くなり、
ホトエッチ工程等のウェハ処理上において問題が生じ、
歩留を低下させる問題点があり、しかも、下層のチップ
より上層のチップに電極にて接続する場合、チップ内の
スルーホール又はチップ側面を介して接続しなければな
らないため、チップ上の配線、ひいては、それらの立体
型半導体装置内の配線が複雑になり歩留りを低下させる
等の問題点が見出された。
チップを内蔵する立体型半導体装置を作製することが困
難であり、更にウェハ上の良品部に順次チップを貼付け
作製するため、複数枚貼付けた場合に段差が高くなり、
ホトエッチ工程等のウェハ処理上において問題が生じ、
歩留を低下させる問題点があり、しかも、下層のチップ
より上層のチップに電極にて接続する場合、チップ内の
スルーホール又はチップ側面を介して接続しなければな
らないため、チップ上の配線、ひいては、それらの立体
型半導体装置内の配線が複雑になり歩留りを低下させる
等の問題点が見出された。
本発明は、上記の点に鑑みて創案されたものであり、上
記した問題点を解決した立体型半導体装置の製造方法を
提供することを目的としている。
記した問題点を解決した立体型半導体装置の製造方法を
提供することを目的としている。
〈問題点を解決するための手段〉 上記の目的を達成するため、本発明の立体型半導体装置
の製造方法は、下層半導体ウエハ上のチップ境界部で境
界付けされた各領域内に第１回路素子を形成する工程
と、第２回路素子を有する上層半導体チップを形成する
工程と、上記各領域上に上記上層半導体チップを接着す
る工程と、第１回路素子の所定電極と第２回路素子の所
定電極とを導体層により電気的に接続する工程と、上記
チップ境界部上であって隣接する上記上層半導体チップ
間に、接着された上記上層半導体チップと同程度の高さ
に平坦化層を形成する工程と、上記上層半導体チップ及
び上記平坦化層上で所定のフォトエッチを施す工程とを
備えてなることを特徴とする。
の製造方法は、下層半導体ウエハ上のチップ境界部で境
界付けされた各領域内に第１回路素子を形成する工程
と、第２回路素子を有する上層半導体チップを形成する
工程と、上記各領域上に上記上層半導体チップを接着す
る工程と、第１回路素子の所定電極と第２回路素子の所
定電極とを導体層により電気的に接続する工程と、上記
チップ境界部上であって隣接する上記上層半導体チップ
間に、接着された上記上層半導体チップと同程度の高さ
に平坦化層を形成する工程と、上記上層半導体チップ及
び上記平坦化層上で所定のフォトエッチを施す工程とを
備えてなることを特徴とする。
〈作用〉 本発明に係る立体型半導体装置の製造方法をより具体的
に説明するため、まずその作製例を説明する。
に説明するため、まずその作製例を説明する。
多重化する下層及び上層の各半導体チップの回路素子の
形成、及び必要に応じ各半導体チップ上の多層配線，抵
抗等の受動素子の形成は通常の二次元半導体集積回路を
作製するプロセスと同様の工程で行なう。
形成、及び必要に応じ各半導体チップ上の多層配線，抵
抗等の受動素子の形成は通常の二次元半導体集積回路を
作製するプロセスと同様の工程で行なう。
先ず、基体となる素子が組込まれた下層の半導体ウェハ
の良品部に素子が組込まれた薄い良品の上層となる半導
体チップを所定の位置に装着する。装着する上層チップ
に下層チップの電極につながる前もって開けられたスル
ーホールに必要に応じ埋込み金属層を形成した後、エポ
キシ，アクリル，ポリイミド等よりなる平坦化層をウェ
ハ全面に、接着したチップと同程度の高さに形成する。
その後、平坦化層に必要に応じ下層チップの電極につな
がる部分に穴開けを行い、金属層にて埋込み、所定の部
分に穴開けを行い所定のパターンで平坦化層上、及びチ
ップ上に電極配線を行い作製する。
の良品部に素子が組込まれた薄い良品の上層となる半導
体チップを所定の位置に装着する。装着する上層チップ
に下層チップの電極につながる前もって開けられたスル
ーホールに必要に応じ埋込み金属層を形成した後、エポ
キシ，アクリル，ポリイミド等よりなる平坦化層をウェ
ハ全面に、接着したチップと同程度の高さに形成する。
その後、平坦化層に必要に応じ下層チップの電極につな
がる部分に穴開けを行い、金属層にて埋込み、所定の部
分に穴開けを行い所定のパターンで平坦化層上、及びチ
ップ上に電極配線を行い作製する。
上記の場合は、上層の接着するチップにスルーホールを
形成する場合について述べたが、第13図に示すように、
上層チップの側面を介して上層及び下層チップを電極に
より接続する場合に於ても、同様にして下層の半導体チ
ップ領域に薄い上層チップを装着し、必要に応じ上層及
び下層チップを電極により接続した後、平坦化層を上層
チップと同程度の高さにウェハ全面に形成し、必要に応
じ下層チップの電極につながる部分の平坦化層に穴開け
を行って導体層にて埋込み、所定部分に電極窓開けを行
い、所定のパターンで平坦化層上及びチップ上に電極配
線を行って作製しても良い。
形成する場合について述べたが、第13図に示すように、
上層チップの側面を介して上層及び下層チップを電極に
より接続する場合に於ても、同様にして下層の半導体チ
ップ領域に薄い上層チップを装着し、必要に応じ上層及
び下層チップを電極により接続した後、平坦化層を上層
チップと同程度の高さにウェハ全面に形成し、必要に応
じ下層チップの電極につながる部分の平坦化層に穴開け
を行って導体層にて埋込み、所定部分に電極窓開けを行
い、所定のパターンで平坦化層上及びチップ上に電極配
線を行って作製しても良い。
以上のごとく下層半導体ウェハの良品部に上層チップを
接着し、平坦化層を形成し、所定の処理をほどこした
後、再びこれを下層半導体ウェハとして、さらにその上
に上層半導体チップを接着し平坦化層を形成する同様の
工程を繰返すことにより３層以上の立体型半導体装置を
作製することができる。
接着し、平坦化層を形成し、所定の処理をほどこした
後、再びこれを下層半導体ウェハとして、さらにその上
に上層半導体チップを接着し平坦化層を形成する同様の
工程を繰返すことにより３層以上の立体型半導体装置を
作製することができる。
〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
実施例Ｉ 本発明の一実施例を第１図乃至第10図に基づいて説明す
れば、以下の通りである。
れば、以下の通りである。
本実施例では各層チップは（100）シリコン単結晶より
なり、スルーホールを介して各チップの配線を接続し、
チップを４重にした立体型半導体装置を作製する場合に
ついて述べる。
なり、スルーホールを介して各チップの配線を接続し、
チップを４重にした立体型半導体装置を作製する場合に
ついて述べる。
第２図は一層目となる半導体ウェハの状態を示し、単結
晶シリコン１に通常の二次元半導体集積回路を形成する
公知の方法にて、MOSFETやバイポーラ素子を組込み、そ
の上に絶縁膜２で被覆し、所定パターンの第一層配線体
３を形成しさらにその上に絶縁膜4,所定パターンの薄膜
抵抗体5,絶縁膜6,第二層配線体7,表面保護の絶縁膜８を
形成すると共に、チップ境界部９及びパッド電極901を
形成する。
晶シリコン１に通常の二次元半導体集積回路を形成する
公知の方法にて、MOSFETやバイポーラ素子を組込み、そ
の上に絶縁膜２で被覆し、所定パターンの第一層配線体
３を形成しさらにその上に絶縁膜4,所定パターンの薄膜
抵抗体5,絶縁膜6,第二層配線体7,表面保護の絶縁膜８を
形成すると共に、チップ境界部９及びパッド電極901を
形成する。
より具体的には、先ず単結晶シリコン１に公知のイオン
注入技術や熱拡散技術等を用いた二次元集積回路の通常
の製法にてMOSFETやバイポーラ素子を組込む。絶縁膜２
は、SiO2やSiN等よりなり、素子を組込む時に熱酸化等
により、又必要に応じ、低温気相成長やプラズマCVD法
等により形成する。配線体３はAl,Mo,W,WSi2，TiSi2等
の導電膜よりなり、必要に応じ絶縁膜２にホトエッチ技
術，選択エッチング技術により所定の窓開けを行った
後、ウェハ全面に低圧CVD法，電子ビーム蒸着法、スパ
ッター法等により導電膜を形成した後、ホトエッチ技術
により所定パターンで作製する。
注入技術や熱拡散技術等を用いた二次元集積回路の通常
の製法にてMOSFETやバイポーラ素子を組込む。絶縁膜２
は、SiO2やSiN等よりなり、素子を組込む時に熱酸化等
により、又必要に応じ、低温気相成長やプラズマCVD法
等により形成する。配線体３はAl,Mo,W,WSi2，TiSi2等
の導電膜よりなり、必要に応じ絶縁膜２にホトエッチ技
術，選択エッチング技術により所定の窓開けを行った
後、ウェハ全面に低圧CVD法，電子ビーム蒸着法、スパ
ッター法等により導電膜を形成した後、ホトエッチ技術
により所定パターンで作製する。
配線体３の上の絶縁膜４はSiO2,SiN等よりなる低温気相
成長法，低圧CVD法等により形成する。
成長法，低圧CVD法等により形成する。
薄膜抵抗５はNiCr,CrSiO等よりなり、絶縁膜４上にスパ
ッター法，電子ビーム蒸着法等で所定の下地温度でウエ
ハ全面に所望膜厚で被覆後、ホトエッチ技術，選択エッ
チング技術等により所定のパターンに形成する。しかる
後、必要に応じ所定の温度，時間にて安定化処理を行
う。
ッター法，電子ビーム蒸着法等で所定の下地温度でウエ
ハ全面に所望膜厚で被覆後、ホトエッチ技術，選択エッ
チング技術等により所定のパターンに形成する。しかる
後、必要に応じ所定の温度，時間にて安定化処理を行
う。
絶縁膜６は、抵抗体５の保護膜及び多層配線体の層間絶
縁膜となるものであって、SiO2,SiN等よりなり、低温気
相成長法，低圧CVD法等により形成する。その後、ホト
エッチ技術，選択エッチング技術等により所定のパター
ンで、配線体３上の絶縁膜4,6及び抵抗体５上の絶縁膜
６を除去し、窓開けを行った後、配線体３を作製した場
合と同様にして配線体７を作製し、その上に絶縁膜４を
作製した場合と同様にSiO2,SiN等よりなる絶縁膜８を形
成する。その後パッド部に相当する部分の配線体３及び
チップ境界部９上の絶縁膜4,6及び８をホトエッチ技
術，選択エッチング技術等により、順次除去した後、蒸
着技術，ホトエッチ技術，選択エッチング技術等により
パッド部に相当する部分に、TiAu,CrAu,CrNi等よりなる
電極膜901を作製し、第一層目のウェハを用意する。
縁膜となるものであって、SiO2,SiN等よりなり、低温気
相成長法，低圧CVD法等により形成する。その後、ホト
エッチ技術，選択エッチング技術等により所定のパター
ンで、配線体３上の絶縁膜4,6及び抵抗体５上の絶縁膜
６を除去し、窓開けを行った後、配線体３を作製した場
合と同様にして配線体７を作製し、その上に絶縁膜４を
作製した場合と同様にSiO2,SiN等よりなる絶縁膜８を形
成する。その後パッド部に相当する部分の配線体３及び
チップ境界部９上の絶縁膜4,6及び８をホトエッチ技
術，選択エッチング技術等により、順次除去した後、蒸
着技術，ホトエッチ技術，選択エッチング技術等により
パッド部に相当する部分に、TiAu,CrAu,CrNi等よりなる
電極膜901を作製し、第一層目のウェハを用意する。
第３図は第一層目半導体ウェハの良品部に接着する第二
層目のチップの接着前の状態を示しており、通常の二次
元半導体集積回路が形成されるごとくMOSFETやバイポー
ラ素子を組込んだ単結晶シリコン10、SiO2,SiN等よりな
る絶縁膜11、Al,Mo,W,WSi2等の導電膜よりなる配線体1
2,SiO2,SiN等よりなる絶縁膜13、穴14、穴14の側面等に
被覆したSiO2,SiN等よりなる絶縁膜15、ワックス16及び
ガラス等の保持基板17よりなる。
層目のチップの接着前の状態を示しており、通常の二次
元半導体集積回路が形成されるごとくMOSFETやバイポー
ラ素子を組込んだ単結晶シリコン10、SiO2,SiN等よりな
る絶縁膜11、Al,Mo,W,WSi2等の導電膜よりなる配線体1
2,SiO2,SiN等よりなる絶縁膜13、穴14、穴14の側面等に
被覆したSiO2,SiN等よりなる絶縁膜15、ワックス16及び
ガラス等の保持基板17よりなる。
先ず、ウェハ状態で、一層目の半導体ウェハを作製した
場合と同様にして、単結晶シリコン10に素子の組込み、
絶縁膜11,配線体12,絶縁膜13の形成を行なった後、所定
パターンのTiAu等の金属膜マスク（図示せず）を蒸着，
ホトエッチ，選択エッチング技術等にて形成し、NaOH,K
OHによるアルカリエッチングにより角錘形の穴14を作製
して不用となった金属膜マスクを除去した後、SiO2,SiN
等よりなる絶縁膜15を低温気相成長法，低圧CVD法等に
より形成する。その後、このウェハをガラス等よりなる
保持基板17にワックス16で接着した後、裏面側よりラッ
ピング，ポリッシング等のメカニカルな方法で、又はNa
OH,KOHにより異方性アルカリエッチングにより薄く平滑
加工し、穴14を所望のごとく貫通させた後、チップ境界
部をダイシング等にて切断して第３図に示すごとくチッ
プ接着前の状態にする。
場合と同様にして、単結晶シリコン10に素子の組込み、
絶縁膜11,配線体12,絶縁膜13の形成を行なった後、所定
パターンのTiAu等の金属膜マスク（図示せず）を蒸着，
ホトエッチ，選択エッチング技術等にて形成し、NaOH,K
OHによるアルカリエッチングにより角錘形の穴14を作製
して不用となった金属膜マスクを除去した後、SiO2,SiN
等よりなる絶縁膜15を低温気相成長法，低圧CVD法等に
より形成する。その後、このウェハをガラス等よりなる
保持基板17にワックス16で接着した後、裏面側よりラッ
ピング，ポリッシング等のメカニカルな方法で、又はNa
OH,KOHにより異方性アルカリエッチングにより薄く平滑
加工し、穴14を所望のごとく貫通させた後、チップ境界
部をダイシング等にて切断して第３図に示すごとくチッ
プ接着前の状態にする。
その後、第４図に示すごとく第一層目半導体ウェハの良
品部Ａにエポキシ，アクリル，ポリイミド等の樹脂より
なる接着層18を所定の条件にて形成し、第二層目のチッ
プを接着する。この場合不良品部Ｂにはチップを接着す
る必要がない。
品部Ａにエポキシ，アクリル，ポリイミド等の樹脂より
なる接着層18を所定の条件にて形成し、第二層目のチッ
プを接着する。この場合不良品部Ｂにはチップを接着す
る必要がない。
次に所定の温度にてワックス16を溶解して保持基板17を
取りはずし、有機溶剤等にてワックス16を洗浄除去した
後、穴14の下部の接着層18をプラズマエッチング，熱濃
硫酸などにより除去し、第５図に示すごとく無電解メッ
キ等によりNi等よりなる埋込み金属層19を形成する。
取りはずし、有機溶剤等にてワックス16を洗浄除去した
後、穴14の下部の接着層18をプラズマエッチング，熱濃
硫酸などにより除去し、第５図に示すごとく無電解メッ
キ等によりNi等よりなる埋込み金属層19を形成する。
しかる後エポキシ，ポリイミド，アクリル等よりなる樹
脂等をスピンナー等でウェハ全面に塗布し、所定条件で
硬化後、ラッピング，ポリッシング等により埋込み金属
層19の表面が露出するまで平滑除去し、第６図に示すご
とく平坦化層20を形成する。
脂等をスピンナー等でウェハ全面に塗布し、所定条件で
硬化後、ラッピング，ポリッシング等により埋込み金属
層19の表面が露出するまで平滑除去し、第６図に示すご
とく平坦化層20を形成する。
その後、第７図に示すごとくホトエッチ技術，選択エッ
チング技術等により絶縁膜13,15の所定の位置に窓開け
を行い、電子ビーム蒸着法，スパッター法等にてウェハ
全面にAl,Mo,W,WSi2の導電膜を形成した後、ホトエッチ
技術、選択エッチング技術により所定パターンの配線体
21を形成する。さらにその上にポリイミド，エポキシ等
よりなる絶縁層22をスピンナー等により樹脂層を塗布し
て形成した後、所定の温度等の条件にて作製する。再び
ホトエッチ技術，選択エッチング技術等により絶縁層22
の所定の位置に窓開けを行った。その後TiAu又はCrAu等
の多重膜を電子ビーム蒸着やスパッター等により連続的
に形成した後、配線体21を形成したと同様に所定パター
ンの多重金属膜よりなる配線体24を形成する。
チング技術等により絶縁膜13,15の所定の位置に窓開け
を行い、電子ビーム蒸着法，スパッター法等にてウェハ
全面にAl,Mo,W,WSi2の導電膜を形成した後、ホトエッチ
技術、選択エッチング技術により所定パターンの配線体
21を形成する。さらにその上にポリイミド，エポキシ等
よりなる絶縁層22をスピンナー等により樹脂層を塗布し
て形成した後、所定の温度等の条件にて作製する。再び
ホトエッチ技術，選択エッチング技術等により絶縁層22
の所定の位置に窓開けを行った。その後TiAu又はCrAu等
の多重膜を電子ビーム蒸着やスパッター等により連続的
に形成した後、配線体21を形成したと同様に所定パター
ンの多重金属膜よりなる配線体24を形成する。
第８図は第７図の状態の上に２個のチップを接着し、所
定の配線等を形成し、平坦化層を形成した三層の状態を
示しており、一方のチップは素子を組込んだ単結晶シリ
コン25、SiO2・SiN等よりなる絶縁膜26、Al,Mo,W,WSi2
等よりなる配線体27、配線体27の保護等のためのSiO2,S
iN等よりなる絶縁膜28、スルーホールの側面等を被覆す
るSiO2,SiN等よりなる絶縁膜29、Ni等よりなる埋込み金
属層291、Ti/Au又はCr/Au等の多重金属膜よりなる配線
体30より構成して接着層31により下層半導体チップに接
着し、他方のチップは同様に単結晶シリコン32、絶縁膜
33、配線体34、絶縁膜35、絶縁膜36、埋込み金属層37、
配線体38より構成し、接着層39に接着しており、さらに
ポリイミドやエポキシ等よりなる平坦化層40を形成して
いる。
定の配線等を形成し、平坦化層を形成した三層の状態を
示しており、一方のチップは素子を組込んだ単結晶シリ
コン25、SiO2・SiN等よりなる絶縁膜26、Al,Mo,W,WSi2
等よりなる配線体27、配線体27の保護等のためのSiO2,S
iN等よりなる絶縁膜28、スルーホールの側面等を被覆す
るSiO2,SiN等よりなる絶縁膜29、Ni等よりなる埋込み金
属層291、Ti/Au又はCr/Au等の多重金属膜よりなる配線
体30より構成して接着層31により下層半導体チップに接
着し、他方のチップは同様に単結晶シリコン32、絶縁膜
33、配線体34、絶縁膜35、絶縁膜36、埋込み金属層37、
配線体38より構成し、接着層39に接着しており、さらに
ポリイミドやエポキシ等よりなる平坦化層40を形成して
いる。
これらは二層目単結晶シリコンを一層目単結晶シリコン
１上に接着し、平坦化層20等を形成したのと同様にして
作製する。次に第９図に示すごとくポリイミド，エポキ
シ等よりなる絶縁層41を絶縁層22を形成したのと同様に
して形成した後、TiAu,CrAu等の多重金属膜を電子ビー
ム蒸着やスパッター等にてウェハ全面に形成し、ホトエ
ッチ技術，選択エッチング技術により所定パターンの金
属マスク（図示せず）を作製し、熱濃硫酸等によりマス
クのない部分の絶縁層41、平坦化層40を除去し、穴を形
成した後マスクを取り除き、その穴の部分に所定の条件
による無電解メッキ等によりNi等よりなる導体埋込み層
42を絶縁層41と同じ高さに形成し、配線体24,30,38を作
製したのと同様にして、多重金属膜よりなる所定パター
ンの配線体43を形成する。
１上に接着し、平坦化層20等を形成したのと同様にして
作製する。次に第９図に示すごとくポリイミド，エポキ
シ等よりなる絶縁層41を絶縁層22を形成したのと同様に
して形成した後、TiAu,CrAu等の多重金属膜を電子ビー
ム蒸着やスパッター等にてウェハ全面に形成し、ホトエ
ッチ技術，選択エッチング技術により所定パターンの金
属マスク（図示せず）を作製し、熱濃硫酸等によりマス
クのない部分の絶縁層41、平坦化層40を除去し、穴を形
成した後マスクを取り除き、その穴の部分に所定の条件
による無電解メッキ等によりNi等よりなる導体埋込み層
42を絶縁層41と同じ高さに形成し、配線体24,30,38を作
製したのと同様にして、多重金属膜よりなる所定パター
ンの配線体43を形成する。
第10図は三層目の上に四層目のチップを貼付けた場合を
示しており、四層目には素子を組込んだ単結晶シリコン
44、SiO2,SiN等よりなる絶縁膜45、Al,Mo,W,WSi2等より
なる配線体46、SiO2,SiN等よりなる絶縁膜47、絶縁膜4
8、Ni等よりなる埋込み金属層49、TiAu,CrAu等よりなる
多重金属膜による所定パターンの配線体50、接着層51、
ポリイミド，エポキシ等よりなる平坦化層52により構成
している。この第四層目に於ても第一層目に第二層目を
構成した場合、及び第二層目に第三層目を構成した場合
と同様にして作製し得る。
示しており、四層目には素子を組込んだ単結晶シリコン
44、SiO2,SiN等よりなる絶縁膜45、Al,Mo,W,WSi2等より
なる配線体46、SiO2,SiN等よりなる絶縁膜47、絶縁膜4
8、Ni等よりなる埋込み金属層49、TiAu,CrAu等よりなる
多重金属膜による所定パターンの配線体50、接着層51、
ポリイミド，エポキシ等よりなる平坦化層52により構成
している。この第四層目に於ても第一層目に第二層目を
構成した場合、及び第二層目に第三層目を構成した場合
と同様にして作製し得る。
次にウエハのチップ境界をダイシング等により切断して
各チップに分割し、第１図に示すごとく本発明の本実施
例に於ける所望の立体型半導体装置を得る。
各チップに分割し、第１図に示すごとく本発明の本実施
例に於ける所望の立体型半導体装置を得る。
実施例II 本実施例は、第13図に示すごとく貼付けたチップの側面
を介して上層のチップの電極と下層のチップの電極とを
接続する場合に本発明を適用する場合について述べる。
を介して上層のチップの電極と下層のチップの電極とを
接続する場合に本発明を適用する場合について述べる。
第11図は本実施例のチップ分割前のウェハの状態を示し
ており、素子を組込んだ第一層目単結晶シリコン52、Si
O2,SiNよりなる絶縁膜53、Al,Mo,W,WSi2等よりなる配線
体54、SiO2,SiN等よりなる絶縁膜55,NiCr,CrSiO等より
なる薄膜抵抗体56、SiO2・SiN等よりなる絶縁膜57、Al,
Mo,W,WSi2,TiAu等よりなる配線体58、SiO2,SiN等よりな
る絶縁膜59、TiAu,CrAu,CrNi等よりなる電極膜59a,素子
を組込んだ第二層目単結晶シリコン60、その上のSiO2・
SiN等よりなる絶縁膜61、Al,Mo,W,WSi2,TiN等よりなる
配線体62、SiO2,SiN等よりなる絶縁膜63、単結晶シリコ
ン60の側面等を被覆するSiO2,SiN等よりなる絶縁膜64、
エポキシ，アクリル等よりなる接着層65、配線体62と第
一層目単結晶シリコン52上の配線パッドとの接続等を行
うTiAu,CrAu等よりなる多重金属膜66、エポキシ，アク
リル，ポリイミド等よりなる平坦化層67、エポキシ，ポ
リイミド等よりなる絶縁層68、TiAu,CrAu,CrNi等よりな
る所定パターンの多重金属膜よりなる配線体69、単結晶
シリコン70、絶縁膜71、配線体72、絶縁膜73、絶縁膜7
4、配線体74と配線体69との接続等を行うTiAu,CrAu等の
多重金属膜よりなる配線体75、接着層76、単結晶シリコ
ン77、絶縁膜78、配線体79、絶縁膜80、絶縁膜81、接着
層82、配線体83、平坦化層84、絶縁層85、Ni等よりなる
導体埋込み層86、TiAu,CrAu,CrNi等の多重金属膜又はA
l,Mo,W等の単一金属膜よりなる配線体87、単結晶シリコ
ン88、絶縁膜89、配線体90、絶縁膜91、絶縁膜92、接着
層93、配線体94より構成している。
ており、素子を組込んだ第一層目単結晶シリコン52、Si
O2,SiNよりなる絶縁膜53、Al,Mo,W,WSi2等よりなる配線
体54、SiO2,SiN等よりなる絶縁膜55,NiCr,CrSiO等より
なる薄膜抵抗体56、SiO2・SiN等よりなる絶縁膜57、Al,
Mo,W,WSi2,TiAu等よりなる配線体58、SiO2,SiN等よりな
る絶縁膜59、TiAu,CrAu,CrNi等よりなる電極膜59a,素子
を組込んだ第二層目単結晶シリコン60、その上のSiO2・
SiN等よりなる絶縁膜61、Al,Mo,W,WSi2,TiN等よりなる
配線体62、SiO2,SiN等よりなる絶縁膜63、単結晶シリコ
ン60の側面等を被覆するSiO2,SiN等よりなる絶縁膜64、
エポキシ，アクリル等よりなる接着層65、配線体62と第
一層目単結晶シリコン52上の配線パッドとの接続等を行
うTiAu,CrAu等よりなる多重金属膜66、エポキシ，アク
リル，ポリイミド等よりなる平坦化層67、エポキシ，ポ
リイミド等よりなる絶縁層68、TiAu,CrAu,CrNi等よりな
る所定パターンの多重金属膜よりなる配線体69、単結晶
シリコン70、絶縁膜71、配線体72、絶縁膜73、絶縁膜7
4、配線体74と配線体69との接続等を行うTiAu,CrAu等の
多重金属膜よりなる配線体75、接着層76、単結晶シリコ
ン77、絶縁膜78、配線体79、絶縁膜80、絶縁膜81、接着
層82、配線体83、平坦化層84、絶縁層85、Ni等よりなる
導体埋込み層86、TiAu,CrAu,CrNi等の多重金属膜又はA
l,Mo,W等の単一金属膜よりなる配線体87、単結晶シリコ
ン88、絶縁膜89、配線体90、絶縁膜91、絶縁膜92、接着
層93、配線体94より構成している。
この場合、単結晶シリコン60,71,77,88の端面は傾斜状
をなし、かつ薄くして配線体66,75,83,94等の断線を起
りにくいようにしたが、単結晶ウェハとして（100）面
のものを用い、チップ境界で表面側よりKOH,NaOHにより
所定の深さまで異方性のエッチングを行い、Ｖ字型の溝
を作製し、裏面側よりラッピング，ポリッシング等によ
り平滑加工を行い少なくともＶ字型の溝の底面に達する
ようにしてチップ分割を行い本実施例に適用した。又、
配線体66,75,83,94等の作製に於ては単結晶シリコンが
薄いため、蒸着技術，ホトエッチ技術，選択エチング技
術等が容易に適用でき難なく作製し得た。
をなし、かつ薄くして配線体66,75,83,94等の断線を起
りにくいようにしたが、単結晶ウェハとして（100）面
のものを用い、チップ境界で表面側よりKOH,NaOHにより
所定の深さまで異方性のエッチングを行い、Ｖ字型の溝
を作製し、裏面側よりラッピング，ポリッシング等によ
り平滑加工を行い少なくともＶ字型の溝の底面に達する
ようにしてチップ分割を行い本実施例に適用した。又、
配線体66,75,83,94等の作製に於ては単結晶シリコンが
薄いため、蒸着技術，ホトエッチ技術，選択エチング技
術等が容易に適用でき難なく作製し得た。
第11図に於てＡ部は第一単結晶シリコンの良品部、Ｂ部
は不良部であり、Ｂ部に順次チップを接着する必要がな
い。又、その他の工程のチップの接着、平坦化層の作製
等は実施例Ｉと同様であり、第11図のウェハの状態に作
製し得ることは容易に推考し得る。
は不良部であり、Ｂ部に順次チップを接着する必要がな
い。又、その他の工程のチップの接着、平坦化層の作製
等は実施例Ｉと同様であり、第11図のウェハの状態に作
製し得ることは容易に推考し得る。
第11図のチップ境界部をダイシング等で切断し、チップ
の分割を行い、実施例IIに於ける所望の立体型半導体装
置を得た。
の分割を行い、実施例IIに於ける所望の立体型半導体装
置を得た。
実施例Ｉと実施例IIに於ては、いずれも第二層目には１
個のチップ、第三層目には２個のチップ、第四層目には
１個のチップを接着して構成する場合について述べた
が、各層のチップの個数，形状及び層数等は種々変化し
得ることは言うまでもない。
個のチップ、第三層目には２個のチップ、第四層目には
１個のチップを接着して構成する場合について述べた
が、各層のチップの個数，形状及び層数等は種々変化し
得ることは言うまでもない。
又一層目のみに薄膜抵抗体を形成する場合について述べ
たが、いずれのチップ上にも必要に応じ形成し得ること
は明らかである。又平坦化層内の導体埋込み層を第二層
目に設ける場合について述べたが、必要に応じ個数，作
製場所等種々変化し得ることは言うまでもない。
たが、いずれのチップ上にも必要に応じ形成し得ること
は明らかである。又平坦化層内の導体埋込み層を第二層
目に設ける場合について述べたが、必要に応じ個数，作
製場所等種々変化し得ることは言うまでもない。
実施例Ｉはチップのスルーホールを介して、実施例IIは
チップの側面を介して上層チップと下層チップの配線体
を導電体で接続する場合について述べたが、同一実施例
内に於て、スルーホールを介して又は側面を介して、上
層チップと下層チップの配線体を導電体で接続すること
も可能であることは言うまでもない。
チップの側面を介して上層チップと下層チップの配線体
を導電体で接続する場合について述べたが、同一実施例
内に於て、スルーホールを介して又は側面を介して、上
層チップと下層チップの配線体を導電体で接続すること
も可能であることは言うまでもない。
又実施例I,IIに於ては、シリコン単結晶を用いる場合に
ついて述べたが、本発明はこれに限定されるものではな
く、GaAs,InP等のIIIV族の半導体にも適用可能であるこ
とは言うまでもない。
ついて述べたが、本発明はこれに限定されるものではな
く、GaAs,InP等のIIIV族の半導体にも適用可能であるこ
とは言うまでもない。
〈発明の効果〉 以上のように、本発明の立体型半導体装置の製造方法に
よれば、順次貼付ける上層チップは下層となるチップと
同等又はそれより小さくする必要もなく、貼付けるチッ
プ順序が一律でなくなるため、最適に順次貼付けること
が可能であり、かつ各層のチップ数に於ても自由度が大
きいため接続配線等の設計及び作製工程が簡単になると
ともに、チップを比類なく高密度化することができ高速
度化等に効果を発揮する。
よれば、順次貼付ける上層チップは下層となるチップと
同等又はそれより小さくする必要もなく、貼付けるチッ
プ順序が一律でなくなるため、最適に順次貼付けること
が可能であり、かつ各層のチップ数に於ても自由度が大
きいため接続配線等の設計及び作製工程が簡単になると
ともに、チップを比類なく高密度化することができ高速
度化等に効果を発揮する。
又ウエハ上にチップを貼付け順次平坦化層を形成するた
め、貼付けチップによる段差も少く、ホットエッチ工程
等良好にウエハ処理が可能で歩留りの向上を図ることが
出来る。
め、貼付けチップによる段差も少く、ホットエッチ工程
等良好にウエハ処理が可能で歩留りの向上を図ることが
出来る。
又平坦化層内の導電体層及び平坦化層上に配線体を作製
し得るため、チップ上の配線，スルーホール等の配線が
少く簡単となり、ひいては立体型半導体装置内の配線が
単純化され、設計が容易になり作製工程が簡単となる。
し得るため、チップ上の配線，スルーホール等の配線が
少く簡単となり、ひいては立体型半導体装置内の配線が
単純化され、設計が容易になり作製工程が簡単となる。
第１図は本発明の一実施例の立体型半導体装置の断面を
示す図、第２図乃至第10図はそれぞれ本発明の一実施例
の立体型半導体装置の製造過程を示す断面図、第11図は
本発明の他の実施例を示すもので製造過程を示す断面
図、第12図及び第13図は、それぞれ本発明者が先に提案
した装置の構造を説明するための図である。 1,10,25,30…単結晶シリコン、18,31,39,51…接着層、2
0,40,51…平坦化層、42…導体埋込み層、19,29,37,49…
埋込み金属層、22,41…絶縁層、５…薄膜抵抗体、3,7,1
2,24,27,30,34,38,43,46,50…配線体。
示す図、第２図乃至第10図はそれぞれ本発明の一実施例
の立体型半導体装置の製造過程を示す断面図、第11図は
本発明の他の実施例を示すもので製造過程を示す断面
図、第12図及び第13図は、それぞれ本発明者が先に提案
した装置の構造を説明するための図である。 1,10,25,30…単結晶シリコン、18,31,39,51…接着層、2
0,40,51…平坦化層、42…導体埋込み層、19,29,37,49…
埋込み金属層、22,41…絶縁層、５…薄膜抵抗体、3,7,1
2,24,27,30,34,38,43,46,50…配線体。
Claims (1)
- 【請求項１】下層半導体ウエハ上のチップ境界部で境界
付けされた各領域内に第１回路素子を形成する工程と、 第２回路素子を有する上層半導体チップを形成する工程
と、 上記各領域上に上記上層半導体チップを接着する工程
と、 第１回路素子の所定電極と第２回路素子の所定電極とを
導体層により電気的に接続する工程と、 上記チップ境界部上であって隣接する上記上層半導体チ
ップ間に、接着された上記上層半導体チップと同程度の
高さに平坦化層を形成する工程と、 上記上層半導体チップ及び上記平坦化層上で所定のフォ
トエッチを施す工程とを備えてなることを特徴とする立
体型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300448A JPH0714028B2 (ja) | 1987-11-27 | 1987-11-27 | 立体型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300448A JPH0714028B2 (ja) | 1987-11-27 | 1987-11-27 | 立体型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140753A JPH01140753A (ja) | 1989-06-01 |
| JPH0714028B2 true JPH0714028B2 (ja) | 1995-02-15 |
Family
ID=17884920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300448A Expired - Fee Related JPH0714028B2 (ja) | 1987-11-27 | 1987-11-27 | 立体型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11631692B2 (en) | 2019-07-29 | 2023-04-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391953A (ja) * | 1989-09-04 | 1991-04-17 | Sharp Corp | 半導体装置 |
| US5435037A (en) * | 1993-12-22 | 1995-07-25 | Terry R. Douglas | Paint brush with replaceable bristle pack |
| AU2001229896A1 (en) * | 2000-01-28 | 2001-08-07 | Interuniversitair Micro-Elektronica Centrum | A method for transferring and stacking of semiconductor devices |
| JP4593444B2 (ja) * | 2005-11-07 | 2010-12-08 | 新光電気工業株式会社 | 電子部品実装構造体の製造方法 |
| JP4659660B2 (ja) * | 2006-03-31 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP5489512B2 (ja) * | 2009-04-06 | 2014-05-14 | キヤノン株式会社 | 半導体装置の製造方法 |
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-
1987
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140753A (ja) | 1989-06-01 |
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