JPS6260836B2 - - Google Patents

Info

Publication number
JPS6260836B2
JPS6260836B2 JP58196055A JP19605583A JPS6260836B2 JP S6260836 B2 JPS6260836 B2 JP S6260836B2 JP 58196055 A JP58196055 A JP 58196055A JP 19605583 A JP19605583 A JP 19605583A JP S6260836 B2 JPS6260836 B2 JP S6260836B2
Authority
JP
Japan
Prior art keywords
superconducting
integrated circuit
chip
wiring board
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP58196055A
Other languages
English (en)
Other versions
JPS6088483A (ja
Inventor
Mikio Hirano
Shinichiro Yano
Ushio Kawabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
Priority to JP58196055A priority Critical patent/JPS6088483A/ja
Publication of JPS6088483A publication Critical patent/JPS6088483A/ja
Publication of JPS6260836B2 publication Critical patent/JPS6260836B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45025Plural core members
    • H01L2224/45028Side-to-side arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45565Single coating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01083Bismuth [Bi]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01094Plutonium [Pu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電導集積回路と外部基板とを接続す
る超電導集積回路の配線基板組立法に関するもの
である。
〔発明の背景〕 超電導集積回路は2つの超電導薄膜の間に厚さ
数nmの薄いトンネル障壁層を挟んだジヨセフソ
ン接合を主要部品とし、薄膜低抗、インダクタ、
キヤパシタなどで構成されており、極低温(〜
4K)における超電導トンネル現象を応用したス
イツチング素子である。この素子は従来の半導体
素子に較べスイツチング速度は約10分の1、消費
電力は約1000分の1という特徴があり、今後の超
高速計算機用の理論演算素子や記憶素子として期
待されるが、そのためにはLSI規模に集積化した
理論演算回路や記憶回路の開発と、それらのLSI
を高密度に実装する技術とが必要である。超電導
集積回路の実装を行う上で特に重要な事項は、
(1)複数のLSIチツプを多層配線基板に搭載し
て接続する場合は、これらの接続に用いる配線や
接続用電極(入出力信号の取出し電極)が全て超
電導金属で構成されていること、(2)LSIチツ
プの実装用基板への接続は、極薄のトンネル障壁
層の劣化防止のために極力低温(100℃以下)で
行うこと、(3)LSIチツプ主面の冷却効果を改
善し局部的な温度上昇に伴う特性の変動を抑える
こと、などである。
従来Si半導体LSIチツプと外部基板の電極との
間の接続に用いられる種々の方法のうちで、超電
導集積回路の組立に適用できる方法は、超電導特
性を有するはんだ電極を用いた溶融接合による方
法である。一般にはんだ電極の作製は第1図に示
すように基板1上の能動素子部2をチツプ保護膜
3で覆つた集積回路チツプの周辺に配置した端子
電極4上に、メタルマスクを用いた蒸着法により
例えばSn―Bi―Inのような超電導はんだ材料を
積上げて円柱状に形成したのち、上記はんだ材料
の融点以上に加熱して再溶融させ円柱状の形状を
半球状のはんだ電極5に変化させる。このような
バンプと呼ばれる半球状の電極5を形成したのち
上記超電導集積回路チツプにおけるチツプ内の要
素部品の性能を最終検査する。該検査はウエハ状
で行われ、多数の検査用探触針をチツプ上の上記
バンプ5に押付けて導通させるため、バンプ5は
変形したり圧痕が残つたりする。このため上記探
触針の検査終了後に再びウエハを加熱し変形損傷
したバンプ5を再溶融して元の半球状に再生す
る。その後ウエハを各チツプ状に切断し分割して
良品を選別し、選別した良品のチツプのバンプ5
と、第2図に示すように別に用意した多層配線基
板(モジユール基板)6上にモジユール配線7と
これを覆うモジユール保護膜8によつて形成され
た電極とを位置合わせして仮付けを行う。仮付け
後に上記の多層配線基板6を超電導集積回路チツ
プとともに電気炉内で加熱し各電極の再溶融接合
を行う。したがつて上記のような再溶融接合によ
つて超電導集積回路チツプと多層配線基板6とを
接続する方法は、その組立工程において、上記チ
ツプが少くとも3回の溶融処理を経ることにな
る。これらの熱処理によつて超電導集積回路内に
多数形成したトンネル障壁層の熱的な経時変化の
ために特性が劣化するおそれを生じることがあ
る。また再溶融接合を行つた場合には上記チツプ
の主表面が多層配線基板6に対面する状態とな
り、上記チツプはいわゆるフエイスダウン方式に
なる。超電導集積回路チツプと多層配線基板6と
の間隔は15〜20μmしかないため集積回路内で継
続して発熱した場合には冷却効果が局部的に低下
し、超電導特性が不安定になつたり誤動作を生じ
たりする原因になる。上記のように従来の再溶融
接合を用いた場合は超電導集積回路チツプの主面
を下向きに接合するため、組立を完了した後に回
路部分を観察することは全く不可能である。また
再溶融接合時に位置ずれしたまま接合されたり、
あるいは所定の位置から脱落するなどの不良が生
じた場合に、再度の組立を行うことは極めて困難
である。
〔発明の目的〕
本発明は超電導集積回路チツプの主面を上向き
に配置し、良好な超電導接続を得る超電導集積回
路の配線基板組立法を得ることを目的とする。
〔発明の概要〕
上記の目的を達成するために本発明による超電
導集積回路の配線基板組立法は、超電導集積回路
チツプの主面を上に向けて集積回路搭載基板(以
下キヤリアという)に低温溶融合金でダイボンド
したうえ、上記超電導集積回路チツプの周辺に配
置した接続用端子電極と、上記キヤリアの端部に
おいて表面から裏面にかけて設けた超電導金属か
らなる配線パターンの接続用電極部との間を超電
導合金被覆細線を用いて接続し、上記超電導集積
回路チツプをキヤリアを介して多層配線基板に接
続することにより、超電導集積回路チツプの主面
を上向きに配置し良好な超電導接続を得たもので
ある。超電導合金被覆細線は芯材にCu、Au、あ
るいはAgを用い、その表面に例えば10〜20%
In、20〜30%Sn、残りPb、15〜25%Bi、20〜30
%In、残りPb、15〜25%Bi、20〜25%Sn、残り
Pb、15〜25%Bi、15〜〜25%Cd、残りPbなどか
らなる超電導合金のいずれか1つを被覆した超電
導合金被覆細線を用いる。また上記超電導合金被
覆細線による接合には短時間に局所加熱できるパ
ルスヒート機構を備えたワイヤボンダを用い、上
記チツプ内部の集積回路要素部品に対し、熱によ
る接合特性の劣化などのダメージが生じることな
く上記集積回路の端子電極とキヤリアの接続用電
極部とを接続できるようにする。さらに上記キヤ
リアと多層配線基板との接続は例えばSn―Bi―
Inなどの超電導低融点合金のバンプを用いた溶融
法によつて行うが、この際の加熱温度は上記超電
導合金被覆細線上に形成した超電導合金層の融点
より50℃以上低い温度になるように設定する。上
記の方法によつて超電導集積回路チツプを多層配
線基板に組立てることにより、上記集積回路チツ
プの主面は表向きすなわちフエイスアツプ方式に
することができる。そのため冷却媒体(液体ヘリ
ウム)が超電導集積回路の要素部品に直接触れて
冷却することになり、上記チツプ内で発生した熱
により生じるヘリウムの気泡も容易に除去できる
など冷却効果が改善できるほか、上記集積回路の
要素部品の観察を常時行うことができ特に不良発
生時の解析が可能である。また組立の良否判定が
容易で、組立の不良に対しても超電導集積回路に
影響なく再度組立が行えるなど、作業性、歩留り
などを改善することができる。
〔発明の実施例〕
つぎに本発明の実施例を図面とともに説明す
る。第3図は本発明による超電導集積回路の配線
基板組立法の一実施例を示す断面図、第4図およ
び第5図は接続用超電導合金被覆細線の断面図、
第6図は本発明による超電導集積回路の配線基板
組立法の他の実施例を示す断面図である。第3図
において、あらかじめ清浄化処理をしたシリコン
単結晶基板11上に熱酸化法により厚さ約600nm
の二酸化シリコン層を形成する。上記基板11を
再び清浄化処理したのち上記シリコン単結晶基板
11の主面側をレジスト膜で覆い、上記基板11
の裏面の二酸化シリコン層を弗酸系水溶液により
除去する。その後上記基板11の主面側のレジス
ト膜を除去して再び上記基板11の表面を清浄化
処理し、つぎに上記基板の裏面に厚さ約3μmの
Au層12を形成する。この際の清浄化処理は減
圧したAr零囲気中での高周波プラズマ放電によ
る清浄化、あるいは弗酸系水溶液を用いた化学エ
ツチングによる清浄化などの方法を使用する。ま
たAu層12の形成は真空蒸着法、イオンプレー
テイング法、スパツタ法などのいずれの方法によ
つてもよい。つぎにAu層12を形成したシリコ
ン単結晶基板11を350℃に加熱し、AuとSiとの
拡散処理を行う。処理時間は通常15〜60分の範囲
が適当である。15分以下では拡散が不十分でAu
層12の接着力が不足し、60分以上の熱処理では
AuとSiの拡散反応が進行して合金化するため純
粋なAu層12が薄くなり、超電導集積回路チツ
プを接合する時にはんだの濡れ性が低下する。こ
れらの事項を含み上記の拡散処理条件は、上限温
度を400℃としその時の処理時間が10〜45分の範
囲であり、下限温度は320℃で処理時間を30〜120
分の範囲とするのが適当である。上記のようにウ
エハ状のシリコン単結晶基板11裏面にAu層1
2の形成処理を行つたのち、上記基板11の主面
上に、グランドプレーン、薄膜低抗、配線、下部
電極、接合用トンネル障壁層、上部電極、制御線
および各金属層の相互間を絶縁するための層間絶
縁膜などを小片のチツプ単位に構成されるように
して能動素子部13を形成し、電極14の部分を
除きチツプ保護膜15で覆い超電導集積回路を作
成する。上記の下部電極、上部電極、制御線、そ
の他の配線、グランドプレーンにはPb合金、Nb
およびNb化合物などの超電導金属が用いられ
る。また上記超電導集積回路の周辺部には300nm
の厚さのNbを最下層電極14として、その上に
CrおよびAuをそれぞれ厚さ30nmおよび200nmに
積層して形成した外部接続用端子電極16を設け
る。ここではAuの例について記したがCuあるい
はPb―In―Au等の超電導材料でもよい。さらに
上記Crの代りにTiを用いてもよい。上記の接続
用端子電極16のパターン形成はホトレジストを
マスクにしたリフトオフ法によつて行つた。ウエ
ハ上に形成した超電導集積回路を所要の小片状に
分割した超電導集積回路チツプ11′は主面を上
に向け、セラミツクまたはSi結晶よりなるチツプ
搭載用のキヤリア17にダイボンドする。上記キ
ヤリア17の表面の集積回路チツプ11′が搭載
される部分には、例えばはんだ(Pb―Sn)のよ
うに低温で溶融しAuと極めてよく濡れる合金層
18を形成して集積回路チツプ11′のAu層12
に溶着させる。また上記キヤリア17の主面の所
要の位置から裏面にかけて超電導金属からなる配
線パターン19を設けている。本実施例では厚さ
300nmのNb膜で配線パターン19を形成し、上
記配線パターン19の表面の水平部分にはAu層
を設けて接続用電極部19′と接続端19″とを形成し
ている。直径25μmのCu線の表面をPb―Bi―In
の被膜で約3μmの厚さに覆つた超電導合金被覆
細線20の一端を、上記集積回路チツプ11′の
外部接続用端子電極16にパルスヒート方式で熱
圧着により接合し、他端をキヤリア17の配線パ
ターン19における接続用電極部19′に接合す
る。
このようにして集積回路チツプ11′に形成し
た多数の外部接続用端子電極16とキヤリア17
の電極部19′とはそれぞれ相互に接続される。つ
ぎに集積回路チツプ11′を搭載したキヤリア1
7の接続端子19″を多層配線基板21の所要の
位置に形成した超電導配線22上のバンプ23に
位置合わせしたのち、加熱して対向した接続端子
19″とバンプ23とを相互に接合する。上記の
ようにして多層配線基板21上に多数の超電導集
積回路チツプ11′の主面を上向きにして組立て
ることができる。
上記の超電導集積回路チツプ11′とそれを搭
載するキヤリア17のそれぞれに形成した端子電
極16と接続用電極部19′とを相互に接続する
超電導合金被覆細線20は、第4図に示すように
Cu、AuあるいはAgのうちいずれか1つの材料か
らなる芯材25を中心にして、その表面に例えば
Pb―Sn、Pb―Sn―In、Pb―In―Bi、Pb―Sn―
Bi、Sn―Bi―Inなどの各金属の組合わせで構成
された低融点の超電導はんだ26を被覆した細線
を用いる方法と、第5図に示すようにCu、Auあ
るいはAgのうちいずれか1つの材料からなる芯
線を束ねたクラツド線を芯材とし、その周囲に上
記の超電導はんだ26を被覆した細線を用いる方
法とがあるが、いずれの細線を使用しても集積回
路チツプ11′とキヤリア17の接続用電極部1
9′との間で良好な超電導接続を得ることができ
た。
第6図に示す本発明による超電導集積回路の配
線基板組立法における他の実施例は、集積回路チ
ツプ11′を搭載するキヤリア17′を、上記集積
回路チツプ11′が埋込まれるようなキヤビテイ
構造に形成し、集積回路チツプ11′が搭載され
る上記キヤリア17′の表面の部分に、低温で溶
融し、かつAu層12と極めてよく濡れる合金層
18を形成して上記集積回路チツプ11′を合金
層18の溶融により接合したのち、上記集積回路
チツプ11′の端子電極16とキヤリア17′の配
線パターン19に設けた接続用電極部19′との
間を前記実施例と同様の方法により超電導合金被
覆細線20で接続し、多層配線基板21上にあら
かじめ設けられたバンプ23と上記配線パターン
19の下面に設けた接続端子19″とを再溶融接
合したものである。なおキヤリア17′の端部に
おける配線パターンおよび接続用電極部19′と
接続端子19″の形成については前記実施例の場
合と同じである。上記の実施例においても超電導
集積回路チツプの主面が上向きに配置され、かつ
良好な超電導接続を有する配線基板が得られた。
〔発明の効果〕
上記のように本発明による超電導集積回路の配
線基板組立法は、超電導集積回路チツプの主面を
上に向けてキヤリアに低温溶融合金でダイボンド
したうえ、上記超電導集積回路チツプの周辺に配
置した外部接続用端子電極と上記キヤリアの端部
において表面から裏面にかけて設けた超電導金属
からなる配線パターンの接続用電極部との間を、
超電導合金被覆細線を用いて接合し、上記超電導
集積回路チツプをキヤリアを介して多層配線基板
に接続する方法であるから、超電導集積回路チツ
プの主面が上向きに配置され液体ヘリウムによる
冷却効果が改善されるとともに、静特性を安定に
観察し評価することができ、超電導合金で被覆し
た細線や超電導はんだによる接合によつて良好な
超電導接続を得ることができる。またキヤリアを
介して超電導集積回路チツプを多層配線基板に組
立てるため組立の再生も加能であり、組立の再現
性や歩留りを向上させることができる。
【図面の簡単な説明】
第1図はバンプを形成した超電導集積回路チツ
プの断面図、第2図は上記集積回路チツプを組立
てた従来の配線基板を示す断面図、第3図は本発
明による超電導集積回路の配線基板組立法の一実
施例を示す断面図、第4図および第5図は接続用
超電導合金被覆細線の断面図、第6図は本発明に
よる超電導集積回路の配線基板組立法の他の実施
例を示す断面図である。 11…超電導集積回路チツプ、16…端子電
極、17,17′…集積回路搭載基板、19…配
線パターン、19′…接続用電極部、19″…接続
端子、20…超電導合金被覆細線、21…多層配
線基板、23…電極(バンプ)。

Claims (1)

  1. 【特許請求の範囲】 1 ジヨセフソン接合を有する超電導集積回路の
    周辺に配置した外部接続用の端子電極と、超電導
    材料と絶縁層とで構成した多層配線基板とを接続
    する超電導集積回路の配線基板組立法において、
    上記超電導集積回路を、該集積回路チツプの主面
    を上に向けて集積回路搭載基板にダイボンドした
    うえ、上記超電導集積回路チツプの端子電極と、
    集積回路搭載基板の表面から裏面にかけて設けた
    超導電金属からなる配線パターンの接続用電極部
    とを、Cu、AuあるいはAgのうちいずれかの芯材
    の表面に低融点超電導合金を被覆した細線を用い
    て熱圧着により接続し、さらに上記配線パターン
    の接続端子と多層配線基板の電極とを接続したこ
    とを特徴とする超電導集積回路の配線基板組立
    法。 2 上記芯材は複数本の芯線を束ねたクラツド線
    であることを特徴とする特許請求の範囲第1項に
    記載した超電導集積回路の配線基板組立法。
JP58196055A 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法 Granted JPS6088483A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58196055A JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58196055A JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Publications (2)

Publication Number Publication Date
JPS6088483A JPS6088483A (ja) 1985-05-18
JPS6260836B2 true JPS6260836B2 (ja) 1987-12-18

Family

ID=16351444

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58196055A Granted JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Country Status (1)

Country Link
JP (1) JPS6088483A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8974517B2 (en) 2000-12-28 2015-03-10 Abbott Cardiovascular Systems Inc. Thermoelastic and superelastic NI-TI-W alloy

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0724338B2 (ja) * 1987-03-18 1995-03-15 株式会社日立製作所 電子装置
CN1017110B (zh) * 1987-08-13 1992-06-17 株式会社半导体能源研究所 一种超导器件
US5041188A (en) * 1989-03-02 1991-08-20 Santa Barbara Research Center High temperature superconductor detector fabrication process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8974517B2 (en) 2000-12-28 2015-03-10 Abbott Cardiovascular Systems Inc. Thermoelastic and superelastic NI-TI-W alloy

Also Published As

Publication number Publication date
JPS6088483A (ja) 1985-05-18

Similar Documents

Publication Publication Date Title
KR940001149B1 (ko) 반도체 장치의 칩 본딩 방법
US4360142A (en) Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate
US4922322A (en) Bump structure for reflow bonding of IC devices
EP0208494B1 (en) Method of fabricating a semiconductor apparatus comprising two semiconductor devices
US5104820A (en) Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
EP0097833A2 (en) Substrate for integrated circuit packages
US5208186A (en) Process for reflow bonding of bumps in IC devices
US6822336B2 (en) Semiconductor device
US20080258277A1 (en) Semiconductor Device Comprising a Semiconductor Chip Stack and Method for Producing the Same
JPH09237806A (ja) 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
US4290079A (en) Improved solder interconnection between a semiconductor device and a supporting substrate
JPH09330934A (ja) 半導体装置及びその製造方法
JP2001135776A (ja) 半導体装置およびその製造方法
JPH06151701A (ja) 半導体装置の製造方法
US5946597A (en) Semiconductor chip mounting method
JP3502056B2 (ja) 半導体装置およびこれを用いた積層構造体
JPS6260836B2 (ja)
US6930383B2 (en) Electronic component including a housing and a substrate
JPS59229850A (ja) 半導体装置
JP3213722B2 (ja) 超伝導集積回路のフリップチップ接続方法
JP3296344B2 (ja) 半導体装置およびその製造方法
JPH0158875B2 (ja)
JPH118250A (ja) 半導体集積回路装置およびその製造方法
JPH0198253A (ja) 立体型半導体装置の製造方法
JPH02218143A (ja) 半導体装置およびその製造方法