JPH02218143A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02218143A JPH02218143A JP1038216A JP3821689A JPH02218143A JP H02218143 A JPH02218143 A JP H02218143A JP 1038216 A JP1038216 A JP 1038216A JP 3821689 A JP3821689 A JP 3821689A JP H02218143 A JPH02218143 A JP H02218143A
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-
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置技術に関し、半導体チップの実装
技術に関するものである。
技術に関するものである。
半導体チップの実装技術については、例えば、特開昭6
1−245543号公報に記載があり、半導体チップを
実装基板上に実装する際に、実装基板に形成された導体
パターンにおいて、半導体チップが搭載される領域で、
かつパッド部分を除いた領域をハーフエツチングして、
導体パターン上に見かけ上の突起を設け、この突起に半
導体チップのパッドを直接的、あるいは間接的に接合さ
せる技術について説明されている。
1−245543号公報に記載があり、半導体チップを
実装基板上に実装する際に、実装基板に形成された導体
パターンにおいて、半導体チップが搭載される領域で、
かつパッド部分を除いた領域をハーフエツチングして、
導体パターン上に見かけ上の突起を設け、この突起に半
導体チップのパッドを直接的、あるいは間接的に接合さ
せる技術について説明されている。
ところで、近年は、電極数の増加に伴い半導体チップの
実装方法としてフリップチップ・ボンディング方式(以
下、フリップチップ方式という)が採用されつつある。
実装方法としてフリップチップ・ボンディング方式(以
下、フリップチップ方式という)が採用されつつある。
フリップチップ方式とは、ウェハプロセス中に予め半導
体チップの電極部(以下、チップ電極という)にハンダ
等からなる突起電極(以下、バンプという)を形成して
おき、このバンプを実装基板の導体パターン上の電極部
〈以下、基板電極という)に7エイスダウンで位置合わ
せしてハンダ融着する方式である。
体チップの電極部(以下、チップ電極という)にハンダ
等からなる突起電極(以下、バンプという)を形成して
おき、このバンプを実装基板の導体パターン上の電極部
〈以下、基板電極という)に7エイスダウンで位置合わ
せしてハンダ融着する方式である。
〔発明が解決しようとする課題〕
ところが、本発明者の検討によれば、フリップチップ法
には、以下のような課題があることが見出された。
には、以下のような課題があることが見出された。
すなわち、第1に半導体チップと実装基板との熱膨張係
数の不一致から接続部に繰り返しストレスが加わるため
、接続部の疲労寿命が短くなり半導体チップの発熱や環
境温度変化により疲労破壊が生じる恐れがあった。
数の不一致から接続部に繰り返しストレスが加わるため
、接続部の疲労寿命が短くなり半導体チップの発熱や環
境温度変化により疲労破壊が生じる恐れがあった。
第2にバンプを形成するためのハンダの量や接合部分の
面積の大小によってバンプの形状が変わるため、その変
化により疲労寿命が変動していた。
面積の大小によってバンプの形状が変わるため、その変
化により疲労寿命が変動していた。
第3にバンプ形成プロセスが加わるため、半導体チップ
の製造コスト、及び製造時間が大となっていた。
の製造コスト、及び製造時間が大となっていた。
第4にボンディング後のバンプ接続部の検査が非常に困
難であった。
難であった。
本発明は上記課題に着目してなされたものであり、その
目的は、半導体チップと実装基板との接続部における熱
応力に起因する疲労を低減することのできる技術を提供
することにある。
目的は、半導体チップと実装基板との接続部における熱
応力に起因する疲労を低減することのできる技術を提供
することにある。
また、本発明の他の目的は、バンプを用いないことによ
り、半導体チップの製造時間を短縮し、かつ製造コスト
を低減することのできる技術を提供することにある。
り、半導体チップの製造時間を短縮し、かつ製造コスト
を低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、第1に集積回路素子が形成された半導体チッ
プと、前記半導体チップを実装する実装基板とを備え、
前記半導体チップの主面に形成されたチップ電極と、こ
のチップ電極に相対する実装基板の主面に形成された基
板電極とを略弯曲状のリードによって接続した半導体装
置構造とするものである。
プと、前記半導体チップを実装する実装基板とを備え、
前記半導体チップの主面に形成されたチップ電極と、こ
のチップ電極に相対する実装基板の主面に形成された基
板電極とを略弯曲状のリードによって接続した半導体装
置構造とするものである。
第2に、前記リードを少なくとも2以上の熱膨張率の異
なる金属からなるバイメタル構造とした半導体構造とす
るものである。
なる金属からなるバイメタル構造とした半導体構造とす
るものである。
第3に、第1または第2の半導体装置を製造する際に、
基端がチップ電極、または基板電極に接続されたリード
をリード接着層を介して半導体チップ、または実装基板
の表面保護膜上に形成し、次いで前記リード接着層をエ
ツチング除去してリードを表面保護膜から剥離する際、
リードに生じる応力によりリードを略弯曲状に変形させ
、該リードの先端を相対する基板電極またはチップ電極
に対して接続する半導体装置の製造方法である。
基端がチップ電極、または基板電極に接続されたリード
をリード接着層を介して半導体チップ、または実装基板
の表面保護膜上に形成し、次いで前記リード接着層をエ
ツチング除去してリードを表面保護膜から剥離する際、
リードに生じる応力によりリードを略弯曲状に変形させ
、該リードの先端を相対する基板電極またはチップ電極
に対して接続する半導体装置の製造方法である。
第4に、前記半導体チップの1つのチップ電極、または
実装基板の1つの基板電極にその基端が接続された複数
のリードの各々を前記半導体チップ、または実装基板の
表面保護膜上に異なる材料によって構成されたリード接
着層を介して形成し、次いで、前記複数のリードの各々
を接着しているリード接着層を選択的にエツチング除去
する半導体装置の製造方法である。
実装基板の1つの基板電極にその基端が接続された複数
のリードの各々を前記半導体チップ、または実装基板の
表面保護膜上に異なる材料によって構成されたリード接
着層を介して形成し、次いで、前記複数のリードの各々
を接着しているリード接着層を選択的にエツチング除去
する半導体装置の製造方法である。
〔作用〕
上記した第1の手段によれば、半導体チップと実装基板
との熱膨張差に起因する熱応力が略弯曲状のリードによ
って吸収されるため、半導体チップと実装基板とを接続
するリード接続部の疲労を抑制することができる。
との熱膨張差に起因する熱応力が略弯曲状のリードによ
って吸収されるため、半導体チップと実装基板とを接続
するリード接続部の疲労を抑制することができる。
第2の手段によれば、リードをバイメタル構造としたこ
とにより、チップ電極と基板電極とのボンディング後に
、温度変化に応じてジャンクション高さを制御すること
ができる。
とにより、チップ電極と基板電極とのボンディング後に
、温度変化に応じてジャンクション高さを制御すること
ができる。
第3の手段によれば、バンブ形成工程が不要となるため
、製造時間を大幅に短縮し、製造コストを大幅に低減す
ることができる。
、製造時間を大幅に短縮し、製造コストを大幅に低減す
ることができる。
さらに、第4の手段によれば、半導体チップと実装基板
とをリードによって接続する際に、複数のリードの各々
を接着しているリード接着層を選択的にエツチング除去
することにより接続経路を選択的に切り換えることが可
能となる。
とをリードによって接続する際に、複数のリードの各々
を接着しているリード接着層を選択的にエツチング除去
することにより接続経路を選択的に切り換えることが可
能となる。
第1図は本発明の一実施例である半導体装置の要部断面
図、第2図はこの半導体装置のリードを示す拡大部分断
面図、第3図(a)はこの半導体装置の製造工程におけ
る半導体チップの要部断面図、第3図(b)はこの半導
体装置の製造工程における半導体チップと実装基板との
要部断面図、第4図はエツチングガスに添加した窒素の
添加量とエツチング速度との関係を示す説明図、第5図
はジャンクション高さ制御の一例を示す半導体装置の断
面図である。
図、第2図はこの半導体装置のリードを示す拡大部分断
面図、第3図(a)はこの半導体装置の製造工程におけ
る半導体チップの要部断面図、第3図(b)はこの半導
体装置の製造工程における半導体チップと実装基板との
要部断面図、第4図はエツチングガスに添加した窒素の
添加量とエツチング速度との関係を示す説明図、第5図
はジャンクション高さ制御の一例を示す半導体装置の断
面図である。
本実施例1の半導体装置は、第1図に示すように、半導
体チップ1とこれを実装する実装基板2とから構成され
ている。
体チップ1とこれを実装する実装基板2とから構成され
ている。
半導体チップ1を構成する単結晶シリコン等からなる半
導体基板3の主面に形成された集積回路形成領域(図示
せず)には、例えば、論理機能を備える集積回路が構成
されている。また、半導体チップlの主面には、例えば
、二酸化ケイ素(S+Oz)からなる表面保護膜4が形
成されている。
導体基板3の主面に形成された集積回路形成領域(図示
せず)には、例えば、論理機能を備える集積回路が構成
されている。また、半導体チップlの主面には、例えば
、二酸化ケイ素(S+Oz)からなる表面保護膜4が形
成されている。
表面保護膜4は、上記した集積回路を構成する図示しな
い集積回路素子、及びアルミニウム(Af)等からなる
配線を外部環境から保護する膜であり、その一部分は開
孔され、チップ電極5が形成されている。なあ、チップ
電極5は、集積回路を構成する配線の一部を構成してい
る。
い集積回路素子、及びアルミニウム(Af)等からなる
配線を外部環境から保護する膜であり、その一部分は開
孔され、チップ電極5が形成されている。なあ、チップ
電極5は、集積回路を構成する配線の一部を構成してい
る。
一方、実装基板2を構成する基板本体6は、例えば、ア
ルミナ(ALO*)等のセラミック材料によって構成さ
れている。基板本体6の主面、上記した半導体チップ1
に相対する面には、Af。
ルミナ(ALO*)等のセラミック材料によって構成さ
れている。基板本体6の主面、上記した半導体チップ1
に相対する面には、Af。
あるいは銅(Cu)からなる所定の配線(図示せず)が
パターン形成されており、さらに、この配線を被覆する
ように、例えば、ポリイミド樹脂からなる表面保護膜7
が形成されている。そして、表面保護膜7の一部は開孔
されており、基板電極8が形成されている。基板電極8
は、基板本体6上に形成された電極9と、この電極9上
に積層されたろう材部10とから構成されている。なお
、図示はしないがミろう材部10は、例えば、鉛(pb
)−スズ(Sn)、あるいはAu−5nの積層構造とな
っている。
パターン形成されており、さらに、この配線を被覆する
ように、例えば、ポリイミド樹脂からなる表面保護膜7
が形成されている。そして、表面保護膜7の一部は開孔
されており、基板電極8が形成されている。基板電極8
は、基板本体6上に形成された電極9と、この電極9上
に積層されたろう材部10とから構成されている。なお
、図示はしないがミろう材部10は、例えば、鉛(pb
)−スズ(Sn)、あるいはAu−5nの積層構造とな
っている。
本実施例1の半導体装置においては、チップ電極5と基
板電極8とを略弯曲状のり一部11によって接続してい
る。すなわち、このリード11によって、半導体チップ
1と実装基板2とを電気的に接続するとともに、チップ
と基板との熱膨張差に起因する熱応力を吸収する構造と
なっている。
板電極8とを略弯曲状のり一部11によって接続してい
る。すなわち、このリード11によって、半導体チップ
1と実装基板2とを電気的に接続するとともに、チップ
と基板との熱膨張差に起因する熱応力を吸収する構造と
なっている。
さらに、第2図に示すように、リード11は線膨張率の
異なる金属層12a、12bを接合して構成されている
。すなわち、リード11をバイメタル構造とすることに
よって、チップ電極5と基板電極8とをボンディングし
た後でも、ジャンクション高さhj (第1図参照)を
設定できる構造となっている。なお、実施例1では、例
えば、金属層12aを線膨張率がl0XIO−@のAu
とし、また金属層12bを線膨張率が20XIO−’の
CUとした。金rR層12bはCuに代えて、例えば、
線膨張率18X10−’のニッケル(N1)等にしても
良い。
異なる金属層12a、12bを接合して構成されている
。すなわち、リード11をバイメタル構造とすることに
よって、チップ電極5と基板電極8とをボンディングし
た後でも、ジャンクション高さhj (第1図参照)を
設定できる構造となっている。なお、実施例1では、例
えば、金属層12aを線膨張率がl0XIO−@のAu
とし、また金属層12bを線膨張率が20XIO−’の
CUとした。金rR層12bはCuに代えて、例えば、
線膨張率18X10−’のニッケル(N1)等にしても
良い。
半導体チップlと実装基板2との間には、光硬化性樹脂
等の硬化性絶縁物13が充填されており、半導体チップ
1と実装基板2とが半固定状態となっている。硬化性絶
縁物13には、光硬化性樹脂が最も適しているが、これ
に限定されず熱硬化性樹脂でも良い。但し、熱硬化性樹
脂を使用する場合は、ろう材部lO等の融点以下で硬化
する材料を選択する必要がある。なお、これ以外でも絶
縁性を有し、かつ熱膨張の際にある程度熱応力を吸収す
る材料であれば良い。
等の硬化性絶縁物13が充填されており、半導体チップ
1と実装基板2とが半固定状態となっている。硬化性絶
縁物13には、光硬化性樹脂が最も適しているが、これ
に限定されず熱硬化性樹脂でも良い。但し、熱硬化性樹
脂を使用する場合は、ろう材部lO等の融点以下で硬化
する材料を選択する必要がある。なお、これ以外でも絶
縁性を有し、かつ熱膨張の際にある程度熱応力を吸収す
る材料であれば良い。
次に、第3図(a)、(b)により本実施例10半導体
装置の製造方法を説明する。
装置の製造方法を説明する。
まず、表面保護膜40所定一部分を開孔し、チップ電極
5を露出させた後、表面保護膜4の上面に、例えば、窒
化シリコン(SizN<)からなるリード接着層14を
CVD法等により堆積する。
5を露出させた後、表面保護膜4の上面に、例えば、窒
化シリコン(SizN<)からなるリード接着層14を
CVD法等により堆積する。
その後、所定のエツチング法によりリード接着層14に
被覆、されたチップ電極5を露出させ、かつリード接着
層14を所定形状にパターンニングした後、表面保護[
4の上面にリード接着N14をを被覆するように、例え
ば、スパッタリング法によりCu、Auを順に積層する
。
被覆、されたチップ電極5を露出させ、かつリード接着
層14を所定形状にパターンニングした後、表面保護[
4の上面にリード接着N14をを被覆するように、例え
ば、スパッタリング法によりCu、Auを順に積層する
。
次いで、積層された金属膜を、図示しないホトレジスト
をマスクに所定のエツチング法によりパターンニングし
てリード接着層14上にリード11を形成する(第3図
(a))。
をマスクに所定のエツチング法によりパターンニングし
てリード接着層14上にリード11を形成する(第3図
(a))。
続いて、リード11と、実装基板2の基vi電極8とを
相対させ、位置合わせし、さらに所定のジャンクシ目ン
高さh」に設定した後、リード接着層14をエツチング
除去する。本実施例1においては、このエツチング処理
として、例えば、エツチングガスにフロン(CF4)ガ
スと水素(H2)ガスと窒素(N、)ガスとの混合ガス
を用いた等方性ドライエツチング法を採用した。これは
、第4図に示すように、エツチングガス中へのN2ガス
の添加量によりSi3Nm と3102 との選択比を
高めることができるからであり、リード接着層14の除
去の際、同時に表面保護膜4が除去されてしまうことを
防止するためである。なお、第4図に示すように、N2
/ (CF4 + N2 + N)さ20%程度が選
択比を高める上で良好である。
相対させ、位置合わせし、さらに所定のジャンクシ目ン
高さh」に設定した後、リード接着層14をエツチング
除去する。本実施例1においては、このエツチング処理
として、例えば、エツチングガスにフロン(CF4)ガ
スと水素(H2)ガスと窒素(N、)ガスとの混合ガス
を用いた等方性ドライエツチング法を採用した。これは
、第4図に示すように、エツチングガス中へのN2ガス
の添加量によりSi3Nm と3102 との選択比を
高めることができるからであり、リード接着層14の除
去の際、同時に表面保護膜4が除去されてしまうことを
防止するためである。なお、第4図に示すように、N2
/ (CF4 + N2 + N)さ20%程度が選
択比を高める上で良好である。
上記第4図に示したようなエツチング技術は、例えば、
■産業図書発行「半導体プラズマプロセス技術」 (菅
野卓雄著、昭和55年7月lO日発行、PP230〜2
31)に記載されている。
■産業図書発行「半導体プラズマプロセス技術」 (菅
野卓雄著、昭和55年7月lO日発行、PP230〜2
31)に記載されている。
ところで、本発明者は、フリップチップ法に右けるB
L M (Ball Limiting Metali
zation) を形成する際、ドライエツチング工
程中にBLM周辺の下地表面保護膜がサイドエッチされ
、その部分のBLMメタライズ面が上方に反り上がる不
良現象を見出した。
L M (Ball Limiting Metali
zation) を形成する際、ドライエツチング工
程中にBLM周辺の下地表面保護膜がサイドエッチされ
、その部分のBLMメタライズ面が上方に反り上がる不
良現象を見出した。
本発明者は、この現象を利用した。すなわち、リード接
着層14を除去すると、リード11がそれ自身が保持す
る膜応力、あるいは熱伸縮による応力により反り上がり
、その先端が相対する基板電極8に圧着する。
着層14を除去すると、リード11がそれ自身が保持す
る膜応力、あるいは熱伸縮による応力により反り上がり
、その先端が相対する基板電極8に圧着する。
このようにリード11の先端と基板電極8とを圧着した
後、ろう材部lOを所定加熱雰囲気中で溶融し、リード
11と基板電極8とを接合し、チップ電極5と基板電極
8とを電気的に接続する(第3図ら))。
後、ろう材部lOを所定加熱雰囲気中で溶融し、リード
11と基板電極8とを接合し、チップ電極5と基板電極
8とを電気的に接続する(第3図ら))。
最後に、温度制御によってジャンクション高さり、を所
定の高さに設定した後、半導体チップ1と実装基板2と
の間に硬化性絶縁物13を充填し、これを硬化して半導
体チップlと実装基板2とを半固定状態にして第1図に
示した半導体装置を製造する。
定の高さに設定した後、半導体チップ1と実装基板2と
の間に硬化性絶縁物13を充填し、これを硬化して半導
体チップlと実装基板2とを半固定状態にして第1図に
示した半導体装置を製造する。
次に、第5図によりジャンクション高さり、の制御例を
説明する。
説明する。
すなわち、外形寸法が同一のパッケージ15a。
15bに発熱量の異なる半導体チップla、lbを収容
する場合、半導体チップla、lbの発熱量の違いに起
因するこれらチップ間の入出力電圧レベルの不整合を防
止し、さらには入出カマ−ジンの劣化を防止するため、
同一の冷却板16で生じる各々の半導体チップla、l
bのp−n接合特性のバラツキを背面熱抵抗R1,R2
によってマツチングを取る場合がある。このような場合
、ジャンクション高さh」の設定が必要となる。ところ
で、上記したようにリード11はバイメタル構造である
ため、ジャンクション高さh」を温度によって所定の高
さに容易に設定することができる。
する場合、半導体チップla、lbの発熱量の違いに起
因するこれらチップ間の入出力電圧レベルの不整合を防
止し、さらには入出カマ−ジンの劣化を防止するため、
同一の冷却板16で生じる各々の半導体チップla、l
bのp−n接合特性のバラツキを背面熱抵抗R1,R2
によってマツチングを取る場合がある。このような場合
、ジャンクション高さh」の設定が必要となる。ところ
で、上記したようにリード11はバイメタル構造である
ため、ジャンクション高さh」を温度によって所定の高
さに容易に設定することができる。
このため、背面熱抵抗R,,R2の設定が容易に可能で
ある。
ある。
このように本実施例1によれば、以下の効果を得ること
ができる。
ができる。
(1)、チップ電極5と基板電極8とを略弯曲状のリー
ド11によって接続したため、半導体チップlと実装基
板2との熱膨張差に起因する熱応力が緩和され、リード
11の接続部分における疲労寿命を大幅に延ばすことが
できる。
ド11によって接続したため、半導体チップlと実装基
板2との熱膨張差に起因する熱応力が緩和され、リード
11の接続部分における疲労寿命を大幅に延ばすことが
できる。
(2)、また、バンプ形成工程が不要となるため、半導
体装置の製造時間を大幅に短縮し、かつ製造コストを大
幅に低減することができる。
体装置の製造時間を大幅に短縮し、かつ製造コストを大
幅に低減することができる。
(3)、リード11をバイメタル構造としたことにより
、チップ電極5と基板電極8とをボンディングした後、
温度制御によるジャンクション高さり。
、チップ電極5と基板電極8とをボンディングした後、
温度制御によるジャンクション高さり。
の設定制御が容易に可能である。
(4)、上記(2)により、例えば、同一外形寸法のパ
ッケージ15a、15bに発熱量の異なる半導体チップ
la、lbを収容する際の熱抵抗R,,R,の設定が容
易となる。
ッケージ15a、15bに発熱量の異なる半導体チップ
la、lbを収容する際の熱抵抗R,,R,の設定が容
易となる。
(5)、上記(2)により、チップ電極5と基板電極8
.とのボンディング後、リード11の接続部分における
検査を容易にすることができる。
.とのボンディング後、リード11の接続部分における
検査を容易にすることができる。
(6〕、上記(2)により、半導体チップ1と実装基板
2との間に硬化性絶縁物13を充填する際の脱気を容易
にすることができる。
2との間に硬化性絶縁物13を充填する際の脱気を容易
にすることができる。
〔実施例2〕
第6図(a)は本発明の他の実施例である半導体装置の
製造方法を示す半導体基板の要部断面図、第6図ら)は
この半導体装置の製造方法を示す半導体基板、及び実装
基板の要部断面図、第7図はリード接着層のエツチング
工程におけるエツチングガス分圧比とエツチング速度と
の関係を示す説明図である。
製造方法を示す半導体基板の要部断面図、第6図ら)は
この半導体装置の製造方法を示す半導体基板、及び実装
基板の要部断面図、第7図はリード接着層のエツチング
工程におけるエツチングガス分圧比とエツチング速度と
の関係を示す説明図である。
第6図(a)、 (b)、及び第7図により本実施例2
の半導体装置の製造方法を説明する。
の半導体装置の製造方法を説明する。
まず、半導体チップICにおける表面保護膜4の上面に
、異なる材料によって構成されたリード接着層14a、
14bをパターン形成する。なお、実施例2においては
、例えば、リード接着層14aを5isNa リー
ド接着層14bをポリS1とした。
、異なる材料によって構成されたリード接着層14a、
14bをパターン形成する。なお、実施例2においては
、例えば、リード接着層14aを5isNa リー
ド接着層14bをポリS1とした。
その後、チップ電極5を露出させた後、表面保護膜4の
上面にリード接着層14a、14bを被覆するように、
例えば、スパッタリング法等によりCu、Auを順に積
層し、さらに積層された金属膜を所定のエツチング法に
よりパターン形成グしてリード接着層14a、14b上
にそれぞれリードlla、llbを形成する(第6図(
a))。
上面にリード接着層14a、14bを被覆するように、
例えば、スパッタリング法等によりCu、Auを順に積
層し、さらに積層された金属膜を所定のエツチング法に
よりパターン形成グしてリード接着層14a、14b上
にそれぞれリードlla、llbを形成する(第6図(
a))。
次に、リードlla、llbと、実装基板2の基板電極
3a、3bとを相対させ、位置合わせし、さらに所定の
ジャンクション高さり、 に設定する。
3a、3bとを相対させ、位置合わせし、さらに所定の
ジャンクション高さり、 に設定する。
なお、基板電極8a、8bは互いに異なる論理回路を構
成する配線(図示せず)に接続されている。
成する配線(図示せず)に接続されている。
その後、例えば、リード接着層14bを選択的にエツチ
ングして、実施例1で説明したように、リードllbの
みを基板電極8bと圧着し、さらには接合してチップ電
極5と基板電極8bとを電気的に接続する。
ングして、実施例1で説明したように、リードllbの
みを基板電極8bと圧着し、さらには接合してチップ電
極5と基板電極8bとを電気的に接続する。
この際、実施例2においては、例えば、エツチング処理
の際のエツチングガスをCF J +酸素(02)の混
合ガスを使用したケミカルドライエツチング(CDE)
法を採用した。
の際のエツチングガスをCF J +酸素(02)の混
合ガスを使用したケミカルドライエツチング(CDE)
法を採用した。
これは、第7図に示すように、エツチングガス中への0
2ガスの添加量によりSi3N、 とポリSiとの選
択比を制御することができるからである。すなわち、0
.ガスの添加量により接続経路の切り換えが可能になる
からである。
2ガスの添加量によりSi3N、 とポリSiとの選
択比を制御することができるからである。すなわち、0
.ガスの添加量により接続経路の切り換えが可能になる
からである。
例えば、ポリSiからなるリード接着層14bをエツチ
ングするには02 ガスの分圧比を下げれば良い。なお
、この際、第7図から、例えば、ガス分圧比P。、 /
P CF4= 1程度が良好と想定される。
ングするには02 ガスの分圧比を下げれば良い。なお
、この際、第7図から、例えば、ガス分圧比P。、 /
P CF4= 1程度が良好と想定される。
また、SI3Nm からなるリード接着層14aのみを
エツチングするには0.ガスの分圧比を上げれば良い。
エツチングするには0.ガスの分圧比を上げれば良い。
なお、この際、第7図から、例えば、ガス分圧比P。−
/ P CF4= 3程度が良好と想定される。ここで
、第7図に示したようなエツチング技術は、例えば、■
産業図書発行「半導体プラズマプロセス技術」 (菅野
卓雄著、昭和55年7月lO日発行、PP22T〜22
8)に記載されている。
/ P CF4= 3程度が良好と想定される。ここで
、第7図に示したようなエツチング技術は、例えば、■
産業図書発行「半導体プラズマプロセス技術」 (菅野
卓雄著、昭和55年7月lO日発行、PP22T〜22
8)に記載されている。
その後、実施例1で説明したように、半導体チップIC
と実装基板2との間に硬化性絶縁物13を充填し、これ
らを半固定状態としく第6図(b))、半導体装置を製
造する。
と実装基板2との間に硬化性絶縁物13を充填し、これ
らを半固定状態としく第6図(b))、半導体装置を製
造する。
このように本実施例2によれば、実施例1で得られた(
1)〜(6)の効果の他に、リード接着層14a。
1)〜(6)の効果の他に、リード接着層14a。
14bを選択的にエツチングすることによって、接続経
路を選択的に切り換えることができるため、論理回路の
構成変換、あるいは用途毎の結線変換が可能となり、回
路構成の自由度が大幅に向上する効果がある。
路を選択的に切り換えることができるため、論理回路の
構成変換、あるいは用途毎の結線変換が可能となり、回
路構成の自由度が大幅に向上する効果がある。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはい、うまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはい、うまでもない。
例えば、前記実施例1においては、リードをAUとCu
とを積層したバイメタル構造とした場合について説明し
たが、これに限定されるものではなく、例えば、リード
を所定金属の合金で構成しても良いし、また、Au−C
u−Au、あるいはAu−Cu−Niのように三層構造
としても良い。
とを積層したバイメタル構造とした場合について説明し
たが、これに限定されるものではなく、例えば、リード
を所定金属の合金で構成しても良いし、また、Au−C
u−Au、あるいはAu−Cu−Niのように三層構造
としても良い。
また、前記実施例2においては、リード接着層を異なる
材料で構成した場合について説明したが、これに限定さ
れるものではなく、例えば、リード接着層を同一の材料
で構成することによって、半導体チップの1つのチップ
電極から実装基板上の複数の基板電極への接続が可能と
なる。
材料で構成した場合について説明したが、これに限定さ
れるものではなく、例えば、リード接着層を同一の材料
で構成することによって、半導体チップの1つのチップ
電極から実装基板上の複数の基板電極への接続が可能と
なる。
また、リード接着層の材料やそのエツチング方法は、前
記実施例1.2に限定されるものではなく、表面保護膜
を侵すことなく、リードをエツチングすることなく、リ
ード接着層のみを選択的にエツチングできる材料とエツ
チング方法であれば良い。
記実施例1.2に限定されるものではなく、表面保護膜
を侵すことなく、リードをエツチングすることなく、リ
ード接着層のみを選択的にエツチングできる材料とエツ
チング方法であれば良い。
また、前記実施例1.2においては、半導体チップと実
装基板との間に硬化性絶縁膜を充填し、これらを半固定
状態にした場合について説明したが、これに限定される
ものではなく、例えば、半導体チップと実装基板との周
辺部分の少なくとも一部を半固定状態にして、リードを
中空配線としても良い。この場合、空気の誘電率が1で
あることから、寄生容量が低減され、ノイズ等の防止を
促進することができる。
装基板との間に硬化性絶縁膜を充填し、これらを半固定
状態にした場合について説明したが、これに限定される
ものではなく、例えば、半導体チップと実装基板との周
辺部分の少なくとも一部を半固定状態にして、リードを
中空配線としても良い。この場合、空気の誘電率が1で
あることから、寄生容量が低減され、ノイズ等の防止を
促進することができる。
また、半導体チップと実装基板との間に硬化性絶縁膜を
充填しなくとも良い。この場合、リードをバイメタル構
造とすれば、ジャンクション高さの設定制御が容易であ
るため、半導体チップの裏面とパッケージの冷却面とを
精度良く接着することができる。このため、半導体チッ
プで発生するジュール熱の放熱をチップ裏面から良好に
行うことができる。
充填しなくとも良い。この場合、リードをバイメタル構
造とすれば、ジャンクション高さの設定制御が容易であ
るため、半導体チップの裏面とパッケージの冷却面とを
精度良く接着することができる。このため、半導体チッ
プで発生するジュール熱の放熱をチップ裏面から良好に
行うことができる。
また、前記実施例1.2にふいては、チップ電極に接続
され、かつ半導体チップの表面保護膜に接着されたリー
ドを剥離して基板電極と接続した場合について説明した
が、これに限定されるものではなく、例えば、7端が基
板電極に接続されたリードをリード接着層を介して実装
基板の表面保護膜上に形成しておいて、これを剥離して
チップ電極に接続しても良い。
され、かつ半導体チップの表面保護膜に接着されたリー
ドを剥離して基板電極と接続した場合について説明した
が、これに限定されるものではなく、例えば、7端が基
板電極に接続されたリードをリード接着層を介して実装
基板の表面保護膜上に形成しておいて、これを剥離して
チップ電極に接続しても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理回路が構成され
た半導体装置に適用した場合について説明したが、これ
に限定されず種々適用可能であり、例えば、メモリが形
成された他の半導体装置、あるいはメモリが構成された
半導体チップと論理回路が構成された半導体チップとが
混在するメモリモジュール構造を備える半導体装置に適
用することもできる。
をその背景となった利用分野である論理回路が構成され
た半導体装置に適用した場合について説明したが、これ
に限定されず種々適用可能であり、例えば、メモリが形
成された他の半導体装置、あるいはメモリが構成された
半導体チップと論理回路が構成された半導体チップとが
混在するメモリモジュール構造を備える半導体装置に適
用することもできる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体チップと実装基板との熱膨張差に起因
する熱応力が略弯曲状のリードによって吸収されるため
接続部の疲労寿命が延びる。
する熱応力が略弯曲状のリードによって吸収されるため
接続部の疲労寿命が延びる。
また、ジャンクション高さを制御することができるため
、チップ電極と基板電極とのボンディング後でもジャン
クション高さを設定することができる。このため、例え
ば、ボンディング後のリード接続部の検査を容易にする
ことができる。
、チップ電極と基板電極とのボンディング後でもジャン
クション高さを設定することができる。このため、例え
ば、ボンディング後のリード接続部の検査を容易にする
ことができる。
さらに、バンプ形成工程が不要となるため、製造時間を
大幅に短縮し、製造コストを大幅に低減することができ
る。
大幅に短縮し、製造コストを大幅に低減することができ
る。
また、半導体チップと実装基板とをリードによって接続
する際に、接続経路を選択的に切り換えることができる
ため、例えば、論理の変更が可能となり、回路構成の自
由度が向上する。
する際に、接続経路を選択的に切り換えることができる
ため、例えば、論理の変更が可能となり、回路構成の自
由度が向上する。
第1図は、本発明の一実施例である半導体装置の要部断
面図、 第2図は、この半導体装置のリードを示す拡大部分断面
図、 第3図(a)は、この半導体装置の製造工程における半
導体チップの要部断面図、 第3図ら)は、この半導体装置の製造工程における半導
体チップと実装基板との要部断面図、第4図は、エツチ
ングガスに添加した窒素の添加量とエツチング速度との
関係を示す説明図、第5図は、ジャンクション高さ制御
の一例を示す半導体装置の断面図、 第6図(a)は、本発明の他の実施例である半導体装置
の製造方法を示す半導体基板の要部断面図、第6図(b
)は、この半導体装置の製造方法を示す半導体基板、及
び実装基板の要部断面図、第7図は、リード接着層のエ
ツチング工程におけるエツチングガス分圧比とエツチン
グ速度との関係を示す説明図である。 1、la〜IC・・・半導体チップ、2・・・実装基板
、3・・・半導体基板、4.7・・・表面保護膜、5・
・・チップ電極、6・・・基板本体、8・・・基板電極
、9・・・電極、10・・・ろう材部、11・・ ・リ
ード、12a、12b・・・金属層、13・・・硬化性
絶縁物、14゜14a、L4b・・−リード接着層、1
5a、15b・・・パッケージ、16・・・冷却板、h
。 ・・・ジャンクション高さ、R,、R,・・・背面熱抵
抗。 第 1 図 第3図 2 M (b) 11: リート 第 図 ×102 N2含有牢N2/ (CF4−t−Hz + Nz)(
%) 第 図 第 図 第 図 ガス分圧比CPoJPcrや)
面図、 第2図は、この半導体装置のリードを示す拡大部分断面
図、 第3図(a)は、この半導体装置の製造工程における半
導体チップの要部断面図、 第3図ら)は、この半導体装置の製造工程における半導
体チップと実装基板との要部断面図、第4図は、エツチ
ングガスに添加した窒素の添加量とエツチング速度との
関係を示す説明図、第5図は、ジャンクション高さ制御
の一例を示す半導体装置の断面図、 第6図(a)は、本発明の他の実施例である半導体装置
の製造方法を示す半導体基板の要部断面図、第6図(b
)は、この半導体装置の製造方法を示す半導体基板、及
び実装基板の要部断面図、第7図は、リード接着層のエ
ツチング工程におけるエツチングガス分圧比とエツチン
グ速度との関係を示す説明図である。 1、la〜IC・・・半導体チップ、2・・・実装基板
、3・・・半導体基板、4.7・・・表面保護膜、5・
・・チップ電極、6・・・基板本体、8・・・基板電極
、9・・・電極、10・・・ろう材部、11・・ ・リ
ード、12a、12b・・・金属層、13・・・硬化性
絶縁物、14゜14a、L4b・・−リード接着層、1
5a、15b・・・パッケージ、16・・・冷却板、h
。 ・・・ジャンクション高さ、R,、R,・・・背面熱抵
抗。 第 1 図 第3図 2 M (b) 11: リート 第 図 ×102 N2含有牢N2/ (CF4−t−Hz + Nz)(
%) 第 図 第 図 第 図 ガス分圧比CPoJPcrや)
Claims (1)
- 【特許請求の範囲】 1、集積回路素子が形成された半導体チップと、前記半
導体チップを実装する実装基板とを備え、前記半導体チ
ップの主面に形成されたチップ電極と、このチップ電極
に相対する実装基板の主面に形成された基板電極とを略
弯曲状のリードによって接続したことを特徴とする半導
体装置。 2、前記弯曲状のリードを少なくとも2以上の熱膨張率
の異なる金属からなるバイメタル構造としたことを特徴
とする請求項1記載の半導体装置。 3、前記請求項1または2記載の半導体装置を製造する
際に、基端がチップ電極、または基板電極に接続された
リードをリード接着層を介して半導体チップ、または実
装基板の表面保護膜上に形成し、次いで前記リード接着
層をエッチング除去してリードを表面保護膜から剥離す
る際に、リードに生じる応力によりリードを略弯曲状に
変形させ、該リードの先端を相対する基板電極またはチ
ップ電極に対して接続することを特徴とする半導体装置
の製造方法。 4、前記半導体チップの1つのチップ電極、または実装
基板の1つの基板電極にその基端が接続された複数のリ
ードの各々を前記半導体チップ、または実装基板の表面
保護膜上に異なる材料によって構成されたリード接着層
を介して形成し、次いで、前記複数のリードの各々を接
着しているリード接着層を選択的にエッチング除去する
ことを特徴とする請求項3記載の半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1038216A JPH02218143A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1038216A JPH02218143A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02218143A true JPH02218143A (ja) | 1990-08-30 |
Family
ID=12519117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1038216A Pending JPH02218143A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JPH02218143A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165381A (ja) * | 2005-12-09 | 2007-06-28 | Ibiden Co Ltd | 部品実装用ピンを有するプリント配線板の製造方法 |
US7891089B2 (en) | 2005-12-09 | 2011-02-22 | Ibiden Co., Ltd. | Printed board with component mounting pin |
US10654710B2 (en) | 2016-05-25 | 2020-05-19 | Mitsubishi Electric Corporation | Semiconductor apparatus having flexible connecting members and method for manufacturing the same |
-
1989
- 1989-02-20 JP JP1038216A patent/JPH02218143A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165381A (ja) * | 2005-12-09 | 2007-06-28 | Ibiden Co Ltd | 部品実装用ピンを有するプリント配線板の製造方法 |
US7891089B2 (en) | 2005-12-09 | 2011-02-22 | Ibiden Co., Ltd. | Printed board with component mounting pin |
JP4654897B2 (ja) * | 2005-12-09 | 2011-03-23 | イビデン株式会社 | 部品実装用ピンを有するプリント配線板の製造方法 |
US8409461B2 (en) | 2005-12-09 | 2013-04-02 | Ibiden Co., Ltd. | Method of manufacturing printed wiring board with component mounting pin |
US10654710B2 (en) | 2016-05-25 | 2020-05-19 | Mitsubishi Electric Corporation | Semiconductor apparatus having flexible connecting members and method for manufacturing the same |
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