JPS6088483A - 超電導集積回路の配線基板組立法 - Google Patents

超電導集積回路の配線基板組立法

Info

Publication number
JPS6088483A
JPS6088483A JP58196055A JP19605583A JPS6088483A JP S6088483 A JPS6088483 A JP S6088483A JP 58196055 A JP58196055 A JP 58196055A JP 19605583 A JP19605583 A JP 19605583A JP S6088483 A JPS6088483 A JP S6088483A
Authority
JP
Japan
Prior art keywords
integrated circuit
superconducting
chip
electrode
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58196055A
Other languages
English (en)
Other versions
JPS6260836B2 (ja
Inventor
Mikio Hirano
幹夫 平野
Shinichiro Yano
振一郎 矢野
Ushio Kawabe
川辺 潮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
Priority to JP58196055A priority Critical patent/JPS6088483A/ja
Publication of JPS6088483A publication Critical patent/JPS6088483A/ja
Publication of JPS6260836B2 publication Critical patent/JPS6260836B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45025Plural core members
    • H01L2224/45028Side-to-side arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45565Single coating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01083Bismuth [Bi]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01094Plutonium [Pu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は超電°導集積回路と外部基板とを接続する超電
導集積回路の配線基板組立法に関するものである。
〔発明の背景〕
超電導集積回路は2つの超電導薄膜の間に厚さ数nmの
薄いトンネル障壁層を挟んだジョセフソン接合を主要部
品とし、薄膜抵抗、インダクタ、キャパシタなどで構成
されており、極低温(〜4K)における超電導トンネル
現象を応用したスイッチング素子である。この素子は従
来の半導体素子に較ベスイッチング速度は約10分の1
、消費電力は約1000分の1という特徴があり、今後
の超高速R1算機用の理論演算素子や記憶素子として期
待されるが、そのためにはLSI規模に集積化した理論
演算回路や記憶回路の開発と、それらのLSIを高密度
に実装する技術とが必要である。超電導集積回路の実装
を行う上で特に重要な事項は、(1)複数のLSIチッ
プを多層配線基板に搭載して接続する場合は、これらの
接続に用いる配線や接続用電極(入出力信号の取出し電
極)が全て超電導金属で構成されていること、(2)L
SIチップの実装用基板への接続は、極薄の1ヘンネル
障壁層の劣化防止のために極力低温(100℃以下)で
行うこと、(3)’LSIチップ主面の冷却効果を改善
し局部的な温度上昇に伴う特性の変動を抑えること、な
どである。
従来Si半導体LSIチップと外部基板の電極との間の
接続に用いられる種々の方法のうちで、超電導集積回路
の組立に適用できる方法は、超電導特性を有するはんだ
電極を用いた溶融接合による方法である。一般にはんだ
電極の作製は第1図に示すように基板1上の能動素子部
2をチップ保護膜3で覆った集積回路チップの周辺に配
置した端子電極4上に、メタルマスクを用いた蒸着法に
より例えば5n−Bi−Inのような超電導はんだ材料
を積上げて円柱状に形成したのち、上記嗜んだ材料の融
点以上に加熱して再溶融させ円柱昧゛の形情を半球状の
はんだ電極5に変化させる。ζ4+1 のようなバンプと呼ばhる半球状の電極5を形成したの
ち上記超電導集積回路チップにおけるチップ内の要素部
品、の性能を最終検査する。該検査はウェハ状で行わオ
t、多数の検査用探触側をチップ上の上記バンプ5に押
(=Jけて導通させるため、バンプ5は変形したり圧痕
が残ったりする。このため上記探触側の検査終了後に再
びウェハを加熱し変形損傷したバンプ5を再溶融して元
の1へ球状に再生する。その後ウェハを各チップ状に切
断し分割して良品を選別し、選別した良品のチップのバ
ンプ5と、第2図に示すように別に用意した多層配線基
板(モジュール基板)6上にモジュール配線7とこれを
覆うモジュール保護膜8によって形成された電極とを位
置合わせして(Ii(jけを行う。
仮付は後に上記の多層配線基板6を超電導集り、12回
路チップとともに電気炉内で加熱し各電極の再溶融接合
を行う。したがってI−記のような再溶融接合によって
超電導集積回路チップと多層配線基板6とを接続する方
法は、その組立工程において、上記チップが少くとも3
回の溶融処理を経ることになる。これらの熱処理によっ
て超電導集積回路内に多数形成したトンネル障壁層の熱
的な経時変化のために特性が劣化するおそれを生じるこ
とがある。また再溶融接合を行った場合には上記チップ
の主表面が多層配線基板6に対面する状態とななり、上
記チップはいわゆるフェイスダウン方式になる。超電導
集積回路チップと多層配線基板6との間隔は15〜20
μ+11 L/かないため集積回路内で継続して発熱し
た場合には冷却効果が局部的に低下し、超電導特性が不
安定になったり誤動作を生じたりする原因になる。上記
のように従来のt1j溶融接合を用いた場合は超電導集
積回路チップの主面を下向きに接合するため1組立を完
了した後に回路部分を観察することは全く不可能である
。また再溶融接合時に位置す、fLシたまま接合された
り、あるいは所定の位置から脱落するなどの不良が生じ
た場合に、再度の組立を行うことは極めて国難である。
〔発明の目的〕
本発明は超電導集積回路チップの主面を上向きに配置し
、良好な超電導接続を得る超電導集積回路の配線基板組
立法を得ることを1j的とする。
〔発明の概要〕
上記の目的を達成するために本発明による超電導集積回
路の配線基板組立法は、超電導集積回路チップの主面を
上に向けて集積回路搭載基板(以下キャリアという)に
低温溶融合金でダイボンド喚だうえ、上記超電導集積回
路チップの周辺に配7+14した接続用端子電極と、上
記キャリアの端部に、11いて表面から裏面にかけて設
けた超電導金属か也なる配線パターンの接続用電極部と
の間を超電導合金被覆細線を用いて接続し、上記超電導
集積回路チップをキャリアを介して多層配線基板に接続
することにより、超電導集積回路チップの主面を上向き
に配置し良好な超電導接続を得たものである。超電導合
金被覆細線は芯材にCu、八〇、あるいはAgを用い、
その表面に例えば10〜20%In、20〜30%Sn
、残りP b、15〜25%B+、 20〜30%I 
n、 残りPb、ビ 15−25%Bi、20〜25%S n、残り!、15
−25%B i 、15−−25%Cd、残りpbなど
からなる超電導合金のいずれか1つを被覆した超電導合
金被覆細線を用いる。また上記超電導合金被覆細線によ
る接合には短時間に局所加熱できるパルス上−1〜機構
を備えたワイヤボンダを用い、上記チップ内部の集積回
路要素部品に対し、熱による接合特性の劣化などのダメ
ージが生じることなく上記集積回路の端子電極とキャリ
アの接続用電極部とを接続できるようにする。さらに上
記キャリアと多層配線基板との接続は例えば5n−Bi
−Inなどの超電導低融点合金のパン)す用いた溶融法
によって行うが、この際の加熱’1taA’J度は上記
超電導合金被覆細線上に形成した超電涛合金層の融点よ
り50℃以上低い温度になるように設定する。上記の方
法によって超電導集積回路チップを多層配線基板に組立
てることにより、上記集積回路チップの主面は表向きす
なわちフェイスアップ方式にすることができる。そのた
め冷却媒体(液体ヘリウム)が超電導集積回路の要素部
品に直接触れて冷却することになり、上記チップ内で発
生した熱により生じるヘリウムの気泡も容易に除去でき
るなど冷却効果が改善できるほか、上記集積回路の要素
部品のWJl察を常時行うことができ特に不良発生時の
解析がijJ能である。また組立の良否判定が容易で、
組立の不良に刻しても超電導集積回路に影響なく1j度
組立か行えるなど、作業性、歩留りなどを改善すること
がてきる。
〔発明の実施例〕
つぎに本発明の実施例を図面とともに説明する。第3図
は本発明による超電導集積回路の配線基板組立法の一実
施例を示す断面図、第4図および第5図は接続用超電導
合金被覆細線の断面図、第6図は本発明による超電導M
S積回路の配線基板組立法の他の実施例を示す断面図で
ある。第3121に1おいて、あらかじめ清浄化処理を
したシリコンr11u+jA晶基板11上に熱酸化法に
よりノqさ約600n…占紗二酸化シリコン層を形成す
る。」二記基板11を百び清浄化処理したのち上記シリ
コン単結晶基板11の主面側をレジスト膜で覆い、上記
基板11の裏面の二酸化シリコン層を弗酸系水溶液によ
り除去する。その後上記基板11の主面側のレジスト膜
を除去して再び上記基板11の表面を清浄化処理し、つ
ぎに上記基板の裏面に厚さ約3μmのAu層12を形成
する。この際の清浄化処理は減圧したAr雰囲気中ての
高周波プラズマ放電による清浄化、あるいは弗酸系水溶
液を用いた化学エツチングによる清浄化などの方法を使
用する。またAu層12の形成は真空蒸着法、イオンブ
レーティング法、スパッタ法などのいずれの方法によっ
てもよい。つぎにAU層12を形成したシリコン単結晶
基板11を350℃に加熱し、AuとSiとの拡散処理
を行う。処理時間は通常15〜60分の範囲が適当であ
る。15分以下では拡散が不十分でAu層12の接76
カが不足し、60分以上の熱処理ではAuとSiの拡散
反応が進行して合金化するため純粋なAL1層12が薄
くなり、超電導集積回路チップを接合する時にはんだの
濡れ性が低下する。これらの吠項を含み上記の拡散処理
条件は、上限温度を41h10℃としその時の処理時間
が10〜45分の範−ilであり、下限温度は320℃
で処理時間を3031−120分の範囲どするのが適当
である。」二記の、トうにウェハ状のシリコン単結晶基
板lig面にAU層12の形成処理を行ったのち、上記
基板11の主面上に、グランドプレーン、薄膜抵抗、配
線、下部電極、接合用トンネル障壁層、上部電極、制御
線および各金’aqの相互間を絶縁するための層間絶縁
膜などを小片のチップ単位に構成されるようにして能動
素子部13を形成し、電(4λl/Iの部分を除きチッ
プ保護膜15で覆い超電導集積回路を作成する。上記の
下部電極、1一部電極、制御線、その他の配線、グラン
ドプレーンにはPb合金、NbおよびNb化合物などの
超電導金属が用いられる。
また上記超電導集積回路の周辺部には30’ On r
nの厚さのNbを最下層電極I4として、その上にOr
およびAuをそれぞれ厚さ30 n mおよび200 
n rnに積層して形成した外部接続用端F電4fA1
6を設ける。ここではAuの例について記したがCUあ
るいはPb−In−Au等の超電導材料でもよい。さら
に上記Crの代りにT iを用いてもよい。上記の接続
用端子電極16のパターン形成はホ1−レジストをマス
クにしたリフトオフ法によって行った。ウェハ上に形成
した超電導集積回路を所去の小片状に分割した超電導集
積回路チップ11’・11主面を」二に向け、セラミッ
クまたはSi結晶よ冒1なるチップ搭載用のキャリア1
7にダイボンドす満。」二記キャリア17の表面の集積
回路チップ11′が搭載される部分には、例えばはんだ
(pb−sn)のように低温で溶融しAuと極めてよく
濡れる合金層18を形成して集積回路チップ11′のA
uJffl12に溶着させる。また」二記キャリア17
の主面の所要の位置から裏面にかけて超電導金属からな
る配線パターン19を設けている。本実施例では厚さ3
00 n rnのNb膜で配線パターン19を形成し、
」−2配線パターン19の表面の水平部分にはAu層を
設けて接続用電極部19’ と接続端19“とを形成し
ている。直径25μrnのCu線の表面をPb−B1−
1nの被膜で約3μmの厚さに覆った超電導合金被覆細
線20の一端を、上記集積回路チップ11の外部接続用
端子電極16にパルスヒート方式で熱圧着により接合し
、他端をキャリア17の配線パターン19における接続
用電極部19′ に接合する。
このようにして集積回路チップ11’ に形成した多数
の外部接続用端子電極16とキ ャリア17の電極部19′ とはそオしぞJし相互に接
続さ、F装置に形成した超電導配線22」二のバンプ2
3に位置〜チlわせしたのち、加熱して対向した接続端
子19″、NJバンプ23とを相互に接合する。上記の
ようにして多層配線基板21」二に多数の超電1 ;I
s積回路チップ11’の主面を上向きにし°C組立てる
ことができる。
上記の超電導集積回路チップ11’ とそれを搭載する
キャリア17のそれぞIシに形成した端子電極16と接
続用電極部19′ とを相互に接続する超電導合金被覆
細線20は、第4図に示すようにCu、AuあるいはA
gのうちいずれか1つの月料からなる芯材25を中心に
して、その表面に例えばpb−sn、 Pb−3n−I
n、Pb−In−B1.Pb−8n−Bi、5n−B 
i−1nなどの各金属の組合わせで構成された低融点の
超電導はんだ26を被覆した細線を用いる方法と、第5
図に示すようにCu、ΔUあるいはAgのうちいずれか
1つの材料からなる芯線を束ねたクラッド線を芯材とし
、その周111Jに上記の超電導はんだ26を被覆した
細線を用いる方法とがあるが、いずれの細線を使用して
も集積回路チップ11′ とキャリア17の接続用電極
部]9′ との間で良好な超電導接続を得ることができ
た。
第6図に示す本発明による超電導集積回路の配’<& 
II、板組立法における他の実施例は、集積回路チ、?
RJチップ11′ が埋込まれるようなキャビティ構造
に形成し、集積回路チップ11′ が搭載される上記キ
ャリア17′ の表面の部分に、低温で溶融し、かつΔ
uJffl12と極めてよく濡れる合金層18を形成し
て−に記集積回路チップ11′ を合金層18の溶融に
より接合したのち、上記集積回路チップ11′の端子電
極16とキャリア17′の配線パターン19に設けた接
続用電極部19’ との間を前記実施例と同様の方法に
より超′市導合金被覆、tilll線2oで接続し、多
層配#!基板2目二にあらかじめ設けられたバンプ23
と上記配線パターン、19の下面に設けた接続端子】9
“とを再溶融接合したものである。なおキャリア17′
の端部における配線パターンおよび接線用電極部19′
 と接続端子19″の形成については前記実施例の場合
と同じである。」1記の実施例においても超電導集積回
路チップの主面が]二向きに配置され、かつ良好な超電
導接続を有する配線基板が得られた。
〔発明の効果〕
上記のように本発明による超電導集積回路の配線基板組
立法は、超電導集積回路チップの主面を」二に向けてキ
ャリアに低温溶融合金でダイボンド’i ’、e4i、
%うえ、上記超電導集積回路チップの周辺に配(請)し
た外部接続用端子電極と上記キャリアの端部lXφおい
て表面から裏面にかけて設けた超電導全屈からなる配線
パターンのノ妾続用電極部との間を、超電導合金被覆細
線を用いて接合し、」1記超電導集積回路チップをキャ
リアを介して多層配線基板に接続する方法であるから、
超電導集積回路チップの主面が上向きに配置さオし液体
ヘリウムによる冷却効果が改善されるとともに、静特性
を安定に観察し評価することができ、超電導合金で被覆
した細線や超電導はんだによる接合によって良好な超電
導接続を得ることができる。またキャリアを介して超電
導集積回路チップを多層配線基板に組立てるため組立の
再生も加能であり、組立の再現性や歩留りを向上させる
ことができる。
【図面の簡単な説明】
第1図はバンプを形成した超電導集積回路チップの断面
図、第2図は上記集積回路チップを組立てた従来の配線
基板を示す断面図、第3図は本発明による超電心象積回
路の配線基板組立法の一実施例を示す断面図、第4図お
よび第5図は接続用超電導合金被覆細線の断面図、第6
図は本発明による超電導集積回路の配線基板組立法の他
の実施UILi示す断面図である。 !7+’ilρl・・・超電導集積回路チップ、16・
・・端子電極1、Q717′−−−集積回路搭載基板、
19・・・配線パタ゛11゛□Lン、19′・・・接続
用電極部、19″・・・接続端子、:io、 ・、超電
導合金被覆細線1.2I・・・多層配線基板、23・・
・電(御(バンプ)。 特許出願人」1業技術院長 用田裕部 第 1 回 歯 2圀

Claims (1)

  1. 【特許請求の範囲】 ソ (1)ジョセフNン接合を有する超電導集積回路の周辺
    に配置した外部接続用の端子電極と、超電導材料と絶縁
    層とで構成した多層配線基板とを接続する超電導集積回
    路の配線基板組立法において、上記超電導集積回路を、
    該集積回路チップの主面を上に向けて集積回路搭載基板
    にダイボンドしたうえ、上記超電導集積回路チップの端
    子電極と、集積回路搭載基板の表面から裏面にかけて設
    V”た超導電金属からなる配線パターンの接続用電悼3
    工を用いて熱圧着により接続し、さらに上記配線パター
    ンの接続端子と多層配線基板の電極とを接続したことを
    特徴とする超電導集積回路の配線基板組立法。 (2)上記芯材はa敬木の芯線を束ねたクラッド線であ
    ることを特徴とする特許請求の範囲第1項に記載した超
    電導集積回路の配線基板組立法。
JP58196055A 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法 Granted JPS6088483A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58196055A JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58196055A JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Publications (2)

Publication Number Publication Date
JPS6088483A true JPS6088483A (ja) 1985-05-18
JPS6260836B2 JPS6260836B2 (ja) 1987-12-18

Family

ID=16351444

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58196055A Granted JPS6088483A (ja) 1983-10-21 1983-10-21 超電導集積回路の配線基板組立法

Country Status (1)

Country Link
JP (1) JPS6088483A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63228696A (ja) * 1987-03-18 1988-09-22 Hitachi Ltd 電子装置
US5041188A (en) * 1989-03-02 1991-08-20 Santa Barbara Research Center High temperature superconductor detector fabrication process
US5283465A (en) * 1987-08-13 1994-02-01 Semiconductor Energy Laboratory Co., Ltd. Superconducting lead on integrated circuit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569194B1 (en) 2000-12-28 2003-05-27 Advanced Cardiovascular Systems, Inc. Thermoelastic and superelastic Ni-Ti-W alloy

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63228696A (ja) * 1987-03-18 1988-09-22 Hitachi Ltd 電子装置
US5283465A (en) * 1987-08-13 1994-02-01 Semiconductor Energy Laboratory Co., Ltd. Superconducting lead on integrated circuit
US5041188A (en) * 1989-03-02 1991-08-20 Santa Barbara Research Center High temperature superconductor detector fabrication process

Also Published As

Publication number Publication date
JPS6260836B2 (ja) 1987-12-18

Similar Documents

Publication Publication Date Title
KR940001149B1 (ko) 반도체 장치의 칩 본딩 방법
EP0208494B1 (en) Method of fabricating a semiconductor apparatus comprising two semiconductor devices
US6822336B2 (en) Semiconductor device
US4360142A (en) Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate
JP3489811B2 (ja) 半導体デバイスの製造方法
JPH08213427A (ja) 半導体チップおよびマルチチップ半導体モジュール
WO1993000703A1 (en) Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting
US20080258277A1 (en) Semiconductor Device Comprising a Semiconductor Chip Stack and Method for Producing the Same
JP3337461B2 (ja) 高温超伝導体回路および他の脆い材料への高周波接続を形成させる方法
JP2001338947A (ja) フリップチップ型半導体装置及びその製造方法
US4290079A (en) Improved solder interconnection between a semiconductor device and a supporting substrate
JP2001110957A (ja) パワー半導体モジュールの製造方法
US5946597A (en) Semiconductor chip mounting method
JPH06151701A (ja) 半導体装置の製造方法
JP3502056B2 (ja) 半導体装置およびこれを用いた積層構造体
JPS6088483A (ja) 超電導集積回路の配線基板組立法
JP3279470B2 (ja) 半導体装置およびその製造方法
JP2697116B2 (ja) インジウム半田の接合構造
JP2615744B2 (ja) 半田バンプの形成方法
JP3296344B2 (ja) 半導体装置およびその製造方法
JPH10308415A (ja) 電極、電子部品、電子装置および電子部品の実装方法
JPH0158875B2 (ja)
JPH118250A (ja) 半導体集積回路装置およびその製造方法
JPH118345A (ja) マルチチップモジュールの接合構造とその製造方法
JPH02218143A (ja) 半導体装置およびその製造方法