KR100557516B1 - 반도체용 칩 사이즈 패키지형 패키지의 제조 방법 - Google Patents

반도체용 칩 사이즈 패키지형 패키지의 제조 방법 Download PDF

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Abstract

외부 단자 피치가 넓은 반도체용 CSP형 패키지 및 그 제조 방법을 제공한다. 별개로 분리된 LSI 칩상에 형성된 LSI 패드 및 제 1 콘택트 전극을 전기적으로 절연하는 제 1의 수지 코트층을, LSI 칩의 외연단(peripheral edge)보다 외측까지 연장시키고, LSI 칩보다 패키지를 크게 한다. 중간 배선층 및 이 제 2의 콘택트 전극의 일부를 LSI 칩의 외연단보다 외측에 형성된 제 1의 수지 코트층상에 형성하고, 이 제 2의 콘택트 전극상에 CSP 패드 및 CSP 범프를 형성한다. CSP 패드 및 CSP 범프는 LSI 칩의 외연단보다 외측에 형성된다. 따라서, 이들 외부 단자의 피치는, 좁은 피치로 인접하여 배치된 LSI 패드의 피치보다 넓게 할 수 있기 때문에, 외부 기판의 배선 설계 및 제조를 용이하게 할 수 있다.
CSP, 칩 사이즈 패키지

Description

반도체용 칩 사이즈 패키지형 패키지의 제조 방법{FABRICATION METHOD FOR A SEMICONDUCTOR CSP TYPE PACKAGE}
도 1은 종래의 빌드업 타입의 CSP형 패키지를 도시한 단면도.
도 2는 종래의 빌드업 타입의 CSP형 패키지의 제조 공정을 도시한 단면도.
도 3은 도 2에 후속하는 제조 공정을 도시한 단면도.
도 4는 도 3에 후속하는 제조 공정을 도시한 평면도.
도 5는 도 3에 후속하는 다른 제조 공정을 도시한 평면도.
도 6은 종래의 웨이퍼 레벨 CSP 공법에 의한 CSP형 패키지를 도시한 단면도.
도 7은 종래의 웨이퍼 레벨 CSP 공법에 의한 CSP형 패키지를 도시한 평면도.
도 8은 종래의 웨이퍼 레벨 CSP법에 의한 CSP형 패키지의 제조 공정을 도시한 도면.
도 9는 도 8에 후속하는 제조 공정을 도시한 도면.
도 10은 도 8에 후속하는 제조 공정을 도시한 단면도.
도 11은 도 10에 후속하는 제조 공정을 도시한 단면도.
도 12는 본 발명의 제 1의 실시 형태를 도시한 단면도.
도 13은 본 발명의 제 1의 실시 형태를 도시한 평면도.
도 14는 본 발명의 제 1의 실시 형태의 제조 공정을 도시한 도면.
도 15는 도 14에 후속하는 제조 공정을 도시한 도면.
도 16은 도 15에 후속하는 제조 공정을 도시한 도면.
도 17은 도 16에 후속하는 제조 공정을 도시한 단면도.
도 18은 도 17에 후속하는 제조 공정을 도시한 단면도.
도 19는 본 발명의 제 2의 실시 형태의 제조 공정을 도시한 도면.
도 20은 도 19에 후속하는 제조 공정을 도시한 도면.
도 21은 도 20에 후속하는 제조 공정을 도시한 도면.
도 22는 본 발명의 제 3의 실시 형태의 제조 공정을 도시한 단면도.
도 23은 본 발명의 제 3의 실시 형태를 도시한 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : LSI 칩 2 : LSI 패드
3 : 제 1의 수지 코트층 4 : 제 1의 콘택트 전극
5 : 중간 배선층 6 : 제 2의 수지 코트층
7 : 제 2의 콘택트 전극 8 : CSP 패드
9 : CSP 범프 10 : LSI 칩 사이드 라인
11 : CSP형 패키지 21 : 웨이퍼
22 : 스크라이브 라인 31 : 콘택트 홀
51 : LSI 칩 52 : LSI 패드
53 : 제 1의 수지 코트층 53a : 수지 박막제 밀봉 필름
54 : 제 1의 콘택트 전극 55 : 중간 배선층
56 : 제 2의 수지 코트층 57 : 제 2의 콘택트 전극
58 : CSP 패드 59 : CSP 범프
60 : LSI 칩 사이드 라인 61 : CSP 패키지
71 : 웨이퍼 72 : 스크라이브 라인
81 : 콘택트 홀 101 : LSI 칩
102 : CSP 볼 103 : CSP 패드
104 : CSP 내부 배선(배선 패턴) 105 : 외부 패드
106 : 솔더볼 107 : 기판
107a : 코어재 107b : 비어홀
107c : 비어홀 107d : 적층판
107e : 보호막 110 : CSP 패키지
111 : 프레임 112 : CSP 집합체
201a : 웨이퍼 201b : 웨이퍼
202a : 스크라이브 라인 202b : 스크라이브 라인
203 : 수지 코트재 204 : 양품 펠릿군
205 : 스테이지 206 : 흡착 지그
231a : 양품 펠릿 231b : 양품 펠릿
301 : LSI 칩 302 : LSI 패드
303 : 수지 코트재 311 : CSP형 패키지
340 : 금속판 341 : 접착제
기술분야
본 발명은 LSI(Large Scale Integrated Circuit : 대규모 집적회로)를 탑재하는 칩 사이즈 패키지(Chip Size Package : CSP)형 패키지의 제조 방법에 관한 것이다.
종래의 기술
종래 기술에 의한 반도체용 CSP형 패키지에는, 빌드업 타입(build-up type)의 CSP형 패키지와 웨이퍼 레벨 CSP 기술에 의한 CSP형 패키지가 있다. 도 1은, 종래의 빌드업 타입의 반도체용 CSP형 패키지(110)의 모식적 단면도이다. 빌드업 타입의 CSP형 패키지(110)에 있어서는, 유리 에폭시 및 폴리이미드 등의 유기 재료로 이루어지는 기판(107)의 상측 표면에 복수개의 CSP 패드(103)가 형성되고, 하측 표면에는 복수개의 외부 패드(105)가 형성되어 있다. 이 CSP 패드(103)와 외부 패드(105)는, 기판(107)의 내부에 형성된 CSP 내부 배선(104)에 의해 서로 전기적으로 접속되어 있다. 또한, CSP 패드(103)상에는 각각 CSP 볼(102)이 형성되고, 이들 CSP 볼(102) 상부에는 LSI 칩(101)이 배치되어 실장되어 있다. 한편, 기판(107)의 하측 표면에 형성된 외부 패드(105)상에는 각각 솔더볼(106)이 형성되어 있다. LSI 칩(101)은 CSP 볼(102) 및 CSP 패드(103)를 통하여 기판(107) 내부에 형성된 CSP 내부 배선(104)과 전기적으로 접속된다. CSP 내부 배선(104)은 외부 패드(105) 및 솔더볼(106)을 통하여, 프린트 기판 등 외부 기판(도시 생략)과 전기적으로 접속된다.
도 2의 A 내지 도 5의 B는, 종래 기술에 의한 빌드업 타입의 반도체용 CSP형 패키지(110)의 제조 방법을 도시한다. 도 2의 A에 도시한 바와 같이, 종래의 빌드업 타입의 반도체용 CSP형 패키지의 제조 방법에 있어서는, 우선, 유리 에폭시 및 폴리이미드 등의 유기 재료로 이루어지는 기판 코어재(107a)의 소망하는 위치에, 이 기판 코어재(107a)를 관통하는 복수의 비어홀(107b)이 개구된다. 다음에, 이 비어홀(107b)이 개구된 기판 코어재(107)상의 전면에 걸쳐서 알루미늄 및 구리 등의 금속막이 공지의 도금 기술에 의해 퇴적되고, 비어홀(7b) 내부도 같은 금속재로 동시에 매입된다. 다음에, 공지의 포토리소그래피 기술 및 에칭 기술에 의해 배선 형상이 패터닝 되고, 도 2의 B에 도시한 바와 같은 배선 패턴(104)이 형성된다. 다음에, 이 배선 패턴(104)이 형성된 기판 코어재(107a)의 양면에, 도 2의 C에 도시한 바와 같이, 유리 에폭시 및 폴리이미드 등의 유기 재료로 이루어지는 적층판(107d)이 접착 적층되고, 이들의 적층판(107d)에 복수의 비어홀(107c)이 개구된다. 다음에, 상술한 바와 같이 하여, 공지의 도금 기술에 의해 적층판(107d)에 개구된 비어홀(107c)이 금속재로 매입되고, 적층판(107d)의 기판 코어재(107a)와 접착되지 않은 측의 표면에는, 포토리소그래피 기술 및 에칭 기술에 의해 배선 패턴(104)이 형성된다. 도 2의 D에 도시한 바와 같이, 이 비어홀(107c)이 금속재로 매입되고 배선 패턴(104)이 형성되는 공정에 의해, CSP 패드(103) 및 외부 패드(105)가 적층판(107d)의 표면에 동시에 형성된다. 다음에, 보호막(107e)이, 적층판(107d)상 의 전면에 걸쳐서 공지의 코팅법 등에 의해 형성된다. 최후로, 포토리소그래피 기술 및 에칭 기술 등을 조합시킨 공정에 의해, CSP 패드(103) 및 외부 패드(105)상에 형성된 보호막(107e)이 제거되고, 이들 CSP 패드(103) 및 외부 패드(105)가 외부와 전기적으로 접속되기 위한 개구부가 마련된다.
이와 같이 하여 제조된 기판(107)은, 도 3에 도시한 바와 같이, CSP 볼(102)을 통하여 LSI 칩(101)과 전기적으로 접속되고, 솔더볼(106)을 통하여 프린트 기판 등의 외부 기판(도시 생략)과 전기적으로 접속된다. 이 기판(107)상에 LSI 칩(101)을 실장하여 빌드업 타입의 반도체용 CSP형 패키지(110)를 조립하는 공정에 있어서는, 우선, LSI 칩(101) 표면에 형성된 LSI 패드 전극(도시하지 않음)상에 CSP 볼(102)이 배치된다. 이 CSP 볼(102)과 기판(107)상에 형성된 CSP 패드(103)와의 위치가 일치하도록 위치 결정이 이루어진 후, LSI 칩(101)은 기판(107)상에 실장된다. 또한, CSP 볼(102)로는 공정(共晶) 솔더(eutectic solder) 또는 무연(無鉛) 솔더(leadless solder) 등이 사용된다. 또한, CSP 볼(102) 대신에 솔더 범프 또는 금(金) 범프가 사용되는 일도 있다. 또한, LSI 칩(101)을 기판(107)상에 실장할 때에는, 예를 들면, CSP 패드(103) 표면상에 금속 플럭스 등을 도포한 후, CSP 볼(102)로서 공정 솔더를 사용하는 경우에는 약 210℃ 전후의 온도로, 무연 솔더를 사용하는 경우에는 약 260℃ 전후의 온도로 가열하면서, LSI 칩(101)상의 CSP 볼(102)을 기판(107)상의 CSP 패드(103)에 압착함으로써, 이들을 물리적 및 전기적으로 접속한다. 또한, CSP 볼(102) 대신에 금 범프를 사용하는 경우에는, 상기 가열 온도를 약 300℃ 전후로 하는 일이 많다. 다음에, CSP 볼(102)을 CSP 패드(103) 에 접속하는 방법과 같은 방법에 의해, LSI 칩(101)이 실장된 기판(107)의 외부 패드(105)상에 솔더볼(106)을 장착시킨다. 또한, 솔더볼(106) 대신에 범프를 이용하는 일도 있다. 또한, 솔더볼(106)은, 기판(107)을 제조한 후, LSI 칩(101)이 기판(107)에 실장되기 전에 기판(107)에 부착되는 일도 있다.
상술한 바와 같은 기판(107)의 제조 공정은, 도 4의 A에 도시한 바와 같이, 복수의 기판(107)이 프레임(111)에 의해 상호 연결된 상태에서 실시된다. 그리고, 도 4의 B에 도시한 바와 같이, 이들의 기판(107)을 프레임(111)으로부터 절단하여 분리한 후에, 각각의 분리된 기판(107)상에 LSI 칩(101)을 실장하여 빌드업 타입의 CSP형 패키지(110)를 조립한다. 또한, 도 5의 A에 도시한 바와 같이, 다수의 CSP형 패키지(110)를 1개의 CSP 집합체(112)로서 제조하고, 각 CSP형 패키지(110)상의 LSI 칩 탑재 부분에 각각 LSI 칩(101)을 실장한 후에, 도 5의 B에 도시한 바와 같이, 이 LSI 칩이 탑재된 각 CSP형 패키지(110)를 절단하는 방법도 있다.
이와 같은 빌드업 타입의 반도체용 CSP형 패키지는, 최근의 LSI의 고밀도화에 수반하는 패키지 레벨에서의 소형화 및 고밀도화의 요구하에 실제로 사용되고 있다. 또한, 각종의 반도체용 패키지에 있어서도, 배선 수의 증대에 수반하는 패키지의 다핀화 및 다층화가 급속하게 진행하고 있고, 빌드업 타입의 CSP형 패키지에 있어서도, 유리 에폭시 및 폴리이미드 등의 유기계 기재(organic base material)로 만들어진 기판을 적층하는 등의 방법에 의해, 배선 수의 증대에 수반하는 패키지의 다핀화 및 다층화에 대응하고 있다. 그러나, 종래의 빌드업 타입의 CSP형 패키지에 있어서는, 유리 에폭시 및 폴리이미드 등의 유기계 기재로 만들어진 기판을 적층함 에 의한 다핀화 및 다층화의 진행에 의해, 패키지가 무겁게 된다는 문제가 생기고 있다. 또한, 이와 같은 패키지레벨에 있어서의 다핀화 및 다층화는, 제조에 필요한 공정수를 증대시키고, 제조 시간을 장기화 시킨다. 이 때문에, 개발 비용을 포함한 제조 비용이 높아지고, 패키지 제조 단가도 앙등하여 버린다.
한편, 다른 종래 기술인 웨이퍼 레벨 CSP 기술에 있어서는, 패키지 제조 공정과 LSI 칩 실장 조립 공정이 일체화 되어 있다. 이 때문에, 이 종래 기술에 있어서는, 패키징 비용이 대폭적으로 저감됨과 함께, LSI 칩 사이즈와 동등 또는 LSI보다 약간 큰 사이즈로 고밀도로 실장된 반도체용 CSP형 패키지를 제조할 수 있다. 따라서, 웨이퍼 레벨 CSP 기술은, 빌드업 타입의 CSP형 패키지를 제조하는 기술과 비교하여, 보다 소형이고 고밀도로 실장된 반도체용 CSP형 패키지를, 보다 저렴한 비용으로 제조할 수 있는 기술이다.
도 6 내지 도 11의 B는, 종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지의 제조 공정을 도시한다. 도 6은, 종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지(61)의 단면도이다. 이 반도체용 CSP형 패키지(61)에서는, 도 6에 도시한 바와 같이, LSI 칩(51)상에 LSI 칩(51)으로부터의 전기적 접속을 취하기 위한 전극으로서 LSI 패드(52)가 형성되어 있다. 이 LSI 칩(51)의 표면은, LSI 패드(52)가 형성된 부분을 제외하고 전면적으로 제 1의 수지 코트층(53)으로 피복되어 있다. 한편, LSI 패드(52)상에는, LSI 칩(51)으로부터의 전기적 접속을 LSI 패드(52)를 통하여 취하기 위한 제 1의 콘택트 전극(54)이 형성되어 있다. 또한, 이 제 1의 콘택트 전극(54)상을 포함하는 제 1 수지 코트층(53)상의 일부에는, 반도체용 CSP형 패키지(61) 내부로 배선을 배치하여 전기적 신호를 전달하기 위한 중간 배선층(55)이 형성되어 있다. 이 중간 배선층(55)상의 일부에는 제 2의 콘택트 전극(57)이 형성되어 있고, 이 제 2의 콘택트 전극(57)상의 일부를 제외하고, 절연성의 제 2의 수지 코트층(56)에 의해 그 주위가 메꾸어져 전기적으로 절연되어 있다. 제 2의 수지 코트층(56)으로 덮히지 않은 제 2의 콘택트 전극(57)상에는, LSI 칩(51)으로부터의 전기 신호를 외부 기판 등(도시하지 않음)으로 전하기 위한 전극으로서, CSP 패드(58)가 형성되어 있다. 또한, 반도체용 CSP형 패키지(61)의 외부 출력 단자가 되는 CSP 범프(59)는 CSP 패드(58)를 피복하도록 형성되어 있다. 이 CSP 범프(59)를 통하여, 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지(61)는, 프린트 기판 등 외부의 배선 기판 등(도시하지 않음)의 접속 단자에 접속된다.
종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지(61)에 있어서는, LSI 칩(51)으로부터 출력되는 전기 신호는, LSI 패드(52), 제 1의 콘택트 전극(54), 중간 배선층(55), 제 2의 콘택트 전극(57), CSP 패드(58) 및 CSP 범프(59)를 차례로 통과함으로써, 이 반도체용 CSP형 패키지(61) 외부의 프린트 기판 등의 배선 기판 등으로 전해진다. 또한, 이 반도체용 CSP형 패키지(61)의 외부의 프린트 기판 등의 배선 기판 등으로부터의 전기 신호는, 이 반대의 경로를 차례롤 통과함으로써 LSI 칩(51)으로 전하여진다. CSP 범프(59)는, 반도체용 CSP형 패키지(61) 내에서 중간 배선층(55)을 배치함 의해, LSI 칩(51) 및 반도체용 CSP형 패키지(61)의 외주인 LSI 칩 사이드 라인(60)의 내측의 임의의 위치에 배치된다. 또한, 도 6은 중간 배선층(55)을 한층만 마련한 예이지만, 중간 배선층(55)의 수에는 제한은 없고, 기술적으로 가능한 범위에서 복수층의 중간 배선층(55)이 형성된다.
도 7은, 이 종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지(61)의 평면도이다. LSI 칩(51)과 반도체용 CSP형 패키지(61)는, 그 크기가 거의 같다. 또한, LSI 패드(52)의 위치는, CSP 범프(59)의 위치와는 반드시 일치하지는 않지만, 극히 가까운 위치에 배치되어 있다.
다음에, 이와 같은 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지의 제조 방법에 관해 기술한다. 도 8의 A는, 웨이퍼 프로세스(반도체 제조의 전공정)의 최종 프로세스인 확산 공정을 완료한 웨이퍼(71)를 도시한다. 웨이퍼 프로세스를 완료한 웨이퍼(71) 표면에는, 각 LSI 칩(51)의 경계선인 스크라이브 라인(72)이 종횡으로 존재하고 있다. 도 8의 B는, 이 웨이퍼(71)의 단면을 도시한다. 웨이퍼 프로세스에 의해 웨이퍼(71) 표면에 형성된 각 LSI 칩(51)상에는, LSI 칩(51)과 이것을 실장하는 반도체용 CSP형 패키지(61)를 접속하는 LSI 패드(52)가 형성되어 있다. LSI 패드(52)는, 공지의 화학적 기상 성장(Chemical Vapor Depositim : CVD)법에 의해, 알루미늄 등의 금속을 웨이퍼(71)상의 전면에 걸쳐서 퇴적시킨 후, 공지의 포토리소그래피 기술 및 에칭 기술에 의해, 패드 형상을 패터닝 함으로써 형성된다. 또한, LSI 패드(52)상을 제외한 웨이퍼(71) 표면은 전면에 걸쳐서 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막 등으로 이루어지는 절연막(도시하지 않음)으로 덮이어 있다. 이로써, 웨이퍼(71)는 전기적 절연성을 유지함과 함께, 기계적 및 화학적인 충격으로부터도 보호되고 있다.
종래의 웨이퍼 레벨 CSP 기술에 있어서는, 도 9의 A 내지 C에 도시한 바와 같이, 우선, 웨이퍼(71) 전면을 덮도록 제 1의 수지 코트층(53)이 형성된다. 도 9의 A는, 종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지의 제조 방법을 도시한 평면도이고, 도 9의 B는 반도체 CSP형 패키지의 단면도이고, 또한, 도 9의 C는 도 9의 B의 부분 확대도이다. 제 1의 수지 코트층(53)의 형성 방법으로서는, 높은 열유동성을 갖는 열경화형 폴리이미드재를 웨이퍼(71)상에 공지의 스핀 코트법 등으로 도포한 후, 이 웨이퍼(71)를 100℃ 내지 150℃로 가열함으로써, 도포된 폴리이미드재에 의한 막을 경화시켜서 수지 코트층으로 하는 방법이 있다. 또한, 수지 박막제 밀봉 필름(53a)을 웨이퍼(71)상에 부착하는 방법도 있다. 이 수지 박막제 밀봉 필름(53a)을 웨이퍼(71)상에 부착하는 방법에 있어서는, 수지 박막제 밀봉 필름(53a)을 부착한 웨이퍼(71)를 핫플레이트 등에 끼워 넣고, 약 100℃ 정도로 가열하여 웨이퍼(71)의 전면에 걸쳐서 수지 박막제 밀봉 필름(53a)을 압착시킴으로써, 제 1의 수지 코트층(53)이 형성된다.
다음에, 제 1의 수지 코트층(53)이 형성된 웨이퍼(71)상에 포토레지스트를 도포하고, 웨이퍼(71)상의 LSI 패드(52)상에 형성된 제 1의 수지 코트층(53)상에 도포된 포토레지스트를 공지의 포토리소그래피 기술에 의해 제거한다. 그리고, 공지의 에칭 기술 또는 레이저 가공 기술 등에 의해, 도 10의 A에 도시한 바와 같이, LSI 패드(52)상의 제 1의 수지 코트층(53)이 제거되고, LSI 패드(52)상에 콘택트 홀(81)이 형성된다.
다음에, 콘택트 홀(81)이 형성된 웨이퍼(71) 전면 상에, 공지의 도금 기술을 이용하여 알루미늄 및 구리 등의 금속막을 형성한다. 이로써, 콘택트 홀(81)은 알루미늄 및 구리 등의 금속재로 매입된다. 웨이퍼(71)상에서 콘택트 홀(81) 이외의 표면에 퇴적된 금속재는, 공지의 에치백 기술 등에 의해 제거된다. 이와 같이 하여, 콘택트 홀(81)은 알루미늄 및 구리 등의 금속재로 매입되고, 제 1의 콘택트 전극(54)이 형성된다. 또한, 상기한 바와 같은 에칭 기술과 도금 기술의 조합에 의한 콘택트 전극 형성 방법 외에, 제 1의 수지 코트층(53)을 형성하기 전에 구리 등의 금속재로 기둥 형상의 포스트를 형성하고, 이것을 공지의 몰드 밀봉 기술을 이용하여 절연성 수지로 덮음으로써, 제 1의 수지 코트층(53)과 제 1의 콘택트 전극(54)을 형성하는 방법도 알려져 있다.
다음에, 제 1의 콘택트 전극(54)이 형성된 웨이퍼(71) 전면에, 구리 및 금 등의 금속재를 공지의 도금 기술에 의해 퇴적시키고, 공지의 포토리소그래피 기술 및 에칭 기술에 의해, 도 10의 B에 도시한 바와 같이, 제 1 콘택트 전극(54)상을 포함하는 제 1의 수지 코트층(53)상에 중간 배선층(55)을 형성한다.
다음에, 제 1의 수지 코트층(53)을 형성하는 것과 같은 방법에 의해 제 2의 수지 코트층(56)을, 제 1의 콘택트 전극(54)을 형성한 것과 같은 방법에 의해 제 2의 콘택트 전극(57) 및 CSP 패드(58)를 각각 형성한다. 이 CSP 패드(58)상에, 알루미늄 및 금 등의 금속재를 디스펜서를 이용하여 가열하면서 압착시켜서, 도 11의 A에 도시한 바와 같이, CSP 범프(59)를 형성한다. 또한, CSP 범프(59) 대신에 솔더볼을 이용하는 방법도 있다.
최후로, 이 CSP 범프(59)가 형성된 웨이퍼(71)를, 스크라이브 라인(72)을 다이아몬드 커터 또는 레이저 등에 의해 절단하여, 각 개편의 반도체용 CSP형 패키지(61)를 얻는다.
이와 같이 하여 제조된 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지에 있어서는, 빌드업 타입의 CSP형 패키지와 같은 패키지 레벨에서의 다핀화 및 다층화에 수반하는 중량의 급증이라는 문제는 발생하지 않는다.
그러나, 종래의 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지에 있어서는, 최근의 LSI의 미세화에 수반하여, 프린트 기판 등 외부의 기판과의 접속부인 외부 단자의 피치가 상당히 좁아지는 경향이 있다. 이 때문에, 프린트 기판 등 외부 기판의 배선 설계가 곤란하게 되고 있다. 또한, LSI 칩을 패키지에 실장한 후에 실시하는 LSI 기능 동작 확인을 위한 테스트(이하, 선별 공정이라고 칭함)에 사용하는 소켓은, 이 극히 좁은 외부 단자의 피치에 대응하는 것을 선택하면, 극히 고가의 것으로 되어 버린다. 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지에 있어서는, 외부 단자의 피치는 400㎛ 이하이고, 단자 간격은 100㎛ 정도인 것이 일반적이다. 이 때문에, 프린트 기판 등의 외부 기판에 있어서는, 단자 사이를 통과시키는 배선 수가 한정되어 버린다. 따라서, 프린트 기판 등 외부 기판도 배선층 다층화의 필요성이 높아지고, 비용 증대 및 제조 공기의 연장 등의 문제로 연결되고 있다. 이와 같이, 웨이퍼 레벨 CSP 기술에 의한 반도체용 CSP형 패키지에 있어서는, 외부 기판과의 접속 단자의 피치가 극히 좁음에 수반하는 문제가 현저하지만, 종래의 웨이퍼 레벨 CSP 기술에서는, 패키지 사이즈가 실장되는 LSI 칩의 크기 로 결정되고 버리기 때문에, 외부 단자를 탑재할 수 있는 영역에도 제한이 있다. 따라서, 외부 단자의 피치를 넓히면 탑재할 수 있는 외부 단자의 수가 감소하여, 배선 설계의 자유도도 제한된다는 문제도 있다.
일본 특개2001-15650호 공보에는, 외부 단자를 프린트 기판 등 외부 기판에 접속할 때에, 이 극히 좁은 피치로 인접한 외부 단자상에서 솔더 범프를 용융함에 의해 생기는 배선 쇼트의 문제를 지적하고, 솔더를 통하지 않고 금속 도금으로 외부 단자와 배선 도체를 접속함으로써, 반도체용 CSP형 패키지를 외부 기판에 실장하는 기술이 개시되어 있다.
그러나, 이 종래 기술에 있어서는, 외부 단자의 피치가 극히 좁음에 의해 생기는 다수의 문제점 중, 외부 단자상에 발생하는 배선간 쇼트의 문제점만이 해결된다. 즉, 종래 기술에 있어서는, 외부 기판의 배선 설계를 용이하게 하고, 외부 기판에 있어서의 배선의 다층화를 회피하고, 제조 비용의 억제 및 제조 공기의 단축을 가능하게 하는 방법에 대해서는 전해 개시하거나 제안하지 않고 있다. 따라서, 이와 같은 실장되는 LSI 칩의 크기로 패키지 사이즈가 결정되어 버림에 의해 발생하는 과제를 해결하기 위한 구체적인 수단도 개시되어 있지 않다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 빌드업 타입의 CSP형 패키지와 비교하여 소형화 및 경량화가 가능한 웨이퍼 레벨 CSP 기술에 의해, 빌드업 타입 CSP형 패키지와 동등 레벨의 외부 단자 피치를 확보한 반도체용 CSP형 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본 발명의 일 양상에 따르면, 반도체용 CSP형 패키지 제조 방법이 제공되는데, 상부에 LSI 칩이 형성된 웨이퍼를 절단하여 상기 LSI 칩을 분리하는 단계와; 상기 LSI 칩 주변에 등간격의 공극을 마련하여 상기 LSI 칩을 정렬시키는 단계와; 상기 공극을 절연성 수지재로 매입하고 배선 형성 영역을 확대하여 상기 LSI 칩 외연단보다 외측으로 연장된 외부 단자 탑재 영역을 마련하는 단계를 포함하는 것을 특징으로 한다.
상기 LSI 칩 각각은 포토리소그래피용의 얼라인먼트 마크를 가지며, 상기 배선 및 상기 외부 단자 형성 단계에 있어서, 상기 LSI 칩 각각에서의 패터닝의 위치 맞춤에 상기 얼라인먼트 마크를 이용할 수 있다.
또한, 상기 LSI 칩은, 분리된 후에 선별된 칩만으로 하는 것이 바람직하다.
상기 LSI 칩은 공극이 마련된 기판에 부착될 수 있다.
상기 공극은, 상기 웨이퍼를 연전성(延展性)을 구비한 시트(spreadable sheet)에 접착한 후에 상기 웨이퍼를 절단하여 상기 LSI 칩을 분리하고, 상기 시트를 등방적으로 확대함으로써 마련할 수도 있다.
이하, 본 발명의 실시 형태에 관해 첨부된 도면을 참조하여 구체적으로 설명한다. 도 12는 본 발명의 제 1의 실시 형태에 관한 반도체용 CSP형 패키지의 단면도이고, 도 13은 평면도이다. 또한, 도 14의 A 내지 도 18의 B는 제 1의 실시 형태에 관한 반도체용 CSP형 패키지의 제조 방법을 도시한 도면이다.
제 1의 실시 형태에 있어서는, 도 12에 도시한 바와 같이, 실리콘 웨이퍼를 기판으로 하여 제조한 LSI 칩(1)상에, LSI 칩(1)으로부터의 전기적 접속을 취하기 위한 전극으로서 LSI 패드(2)가 형성되어 있다. 상부에 LSI 패드(2)가 형성된 LSI 칩(1)의 표면 및 LSI 칩(1)의 측면은 전면에 걸쳐서 제 1의 수지 코트층(3)으로 덮혀 있다. 한편, LSI 패드(2)상에는, LSI 패드(2)를 통하여 LSI 칩(1)으로부터의 전기적 접속을 취하기 위한 제 1의 콘택트 전극(4)이 형성되어 있다. 또한, 이 제 1 콘택트 전극(4)상을 포함하는 제 1의 수지 코트층(3)상의 일부에는, 중간 배선층(5)이 형성되어 있다. 이 중간 배선층(5)에 의해, 본 실시 형태에 관한 반도체용 CSP형 패키지(1) 내부에는, 전기적 신호를 전달하기 위한 배선층이 배치되어 있다. 또한, 이 중간 배선층(5)의 일부는 LSI 칩(1)의 외연단(peripheral edge)보다 외측까지 연장하고, LSI 칩(1)의 외연단보다 외측에 형성된 제 1의 수지 코트층(3)상에 형성되어 있다. 이 중간 배선층(5)상에는 부분적으로, 이 중간 배선층(5)으로부터의 전기적 접속을 취하기 위한 제 2의 콘택트 전극(7)이 형성되어 있고, 이 제 2의 콘택트 전극(7)은 일부를 제외하고 주변이 제 2의 수지 코트층(6)으로 메워져서 전기적으로 절연되어 있다. 또한, 제 2의 수지 코트층(6)으로 덮히지 않은 제 2의 콘택트 전극(7)상에는, LSI 칩(1)으로부터의 전기 신호를 외부에 전하기 위한 전극으로서 CSP 패드(8)가 형성되어 있다. 또한, 반도체용 CSP형 패키지(11)의 외부 단자로서 기능하는 CSP 범프(9)가 CSP 패드(8)를 덮도록 형성되어 있다. 일부의 CSP 패드(8) 및 CSP 범프(9)는, LSI 칩(1)의 외연단보다 외측까지 연장하고, LSI 칩(1)의 외연단보다 외측에 형성되어 있고, 반드시 LSI 패드(2)상에 형성되지는 않는다. 이 CSP 범프(9)를 통하여, 반도체용 CSP형 패키지(11)는, 프린 트 기판 등 외부 배선 기판 등의 접속 단자(도시하지 않음)에 물리적 및 전기적으로 접속된다. 또한, 도 12는 중간 배선층(5)이 한층뿐인 반도체용 CSP형 패키지를 도시하지만, 중간 배선층(5)의 층 수는 특별히 제한되는 것이 아니라, 필요에 따라 2층 이상의 복수층을 형성할 수 있다.
본 실시 형태에 관한 반도체용 CSP형 패키지(11)는, 도 13에 도시한 바와 같이, 이 CSP형 패키지(11)에 탑재되는 LSI 칩(1)보다 외형이 크다. 이 때문에, LSI 칩(1)의 외연단을 나타내는 LSI 칩 사이드 라인으로부터 외측으로 연장하여 LSI 칩(1)의 외측에 CSP 범프(9)를 형성할 수 있다. 따라서, 극히 좁은 간격으로 인접하여 배치되어 있는 LSI 패드(2)와 비교하여, CSP 범프(9)는 넓은 피치로 배치된다.
도 14 내지 도 18은, 본 실시 형태에 관한 반도체용 CSP형 패키지(11)의 제조 공정을 도시한다. 도 14의 A는 본 실시 형태의 제조 공정을 도시한 평면도이고, 도 14의 B는 단면도이다. 본 실시 형태의 제조 공정에 있어서는, 도 14의 A 및 B에 도시한 바와 같이, 우선, 웨이퍼 프로세스의 최종 공정인 확산 공정을 완료하고 LSI 칩이 형성된 웨이퍼(21)에, 이 웨이퍼(21)상의 스크라이브 라인(22)을 따라 절삭 홈을 넣는다. 다음에, 이 절삭 홈이 들어간 웨이퍼(21)를, 일렉트론 시트 또는 에폭시 수지제 필름 등과 같이 용이하게 전연(展延)시킬 수 있는 시트 등의 위에 밀착시키고 다이싱함으로써 절단한다. 다음에, 이 웨이퍼(21)를 밀착시킨 시트 등을 균일하게 등방적으로 신장함으로써, 도 15의 A에 도시한 바와 같이, 이 웨이퍼(21)상에 형성된 LSI 칩(1)을 개별적으로 분리하고, LSI 칩(1) 주변에 등간 격의 공극을 마련한다. 이들 별개로 분리된 각각의 LSI 칩(1)상에는, 도 15의 B에 도시한 바와 같이, LSI 패드(2)가 웨이퍼 프로세스에 의해 이미 마련되어 있다.
다음에, 도 16의 A에 도시한 바와 같이, 웨이퍼 코트재 등에 사용하는 저점성 열경화형 수지재를 각각 별개로 분리된 LSI 칩(1) 전체를 덮도록 균일하게 도포하고, 이것을 100℃ 내지 300℃ 정도로 가열하여 경화시킴으로써, 제 1의 수지 코트층(3)을 형성한다. 도 16의 B 및 이 부분적 확대도인 도 16의 C에 도시한 바와 같이, 제 1의 수지 코트층(3)이, LSI 칩(1) 상면 및 측면 전체를 덮고, 각 LSI 칩(1)의 주변에 마련된 공극을 매입하고 있다.
다음에, 분리 및 확대되고 제 1의 수지 코트층(3)으로 형성된 웨이퍼(21)상의 전면에 포토레지스트를 도포하고, LSI 칩(1) 표면에 미리 형성된 얼라인먼트 마크를 이용하여 포토리소그래피 기술에 의한 위치 맞춤 및 패터닝을 실시한 후, 드라이 에칭 기술에 의해 제 1의 수지 코트층(3)을 에칭하고, 도 17의 A에 도시한 바와 같이, LSI 패드(2)상에 콘택트 홀(31)을 형성한다. 또한, 이 제 1의 수지 코트층(3)을 형성하는 재료로서 포토레지스트 코트재를 채용하고, 이것을 포토리소그래피 기술에 의해 직접 패터닝 하면, 공정 수를 감소시킬 수 있다.
다음에, 이 웨이퍼(21)상의 전면에, 무전계 도금법(electroles plating)에 의해 구리 등의 금속 도금막을 퇴적시킨 후, 전계 도금법(electrolytic plating)에 의해 구리 등의 금속 도금막을 계속해서 퇴적시킴으로써, 콘택트 홀(31)을 구리 도금막 등의 금속재로 매입한다. 그 후, 에치백법에 의해 제 1의 수지 코트층(3) 표면 등에 퇴적된 불필요한 금속재를 제거함으로써, 제 1의 콘택트 전극(4)을 형성한 다. 또한, 도금법 대신에, 도전성 수지재 등을 콘택트 홀(31) 내부에 직접 매입하는 방법을 이용하여도 좋다. 다음에, 도 17의 B에 도시한 바와 같이, 제 1의 콘택트 전극(4)이 형성된 웨이퍼(21) 전면에, 무전계 도금법 또는 전계 도금법에 의해 구리 등의 금속재를 퇴적시킨 후, 포토리소그래피 기술에 의한 위치 맞춤 및 소망하는 배선 패턴의 형성을 행하고, 제 1의 콘택트 전극(4)상을 포함하는 제 1의 수지 코트층상에 중간 배선층(5)을 형성한다. 또한, 이들의 도금법 대신에, 도전성 시트 등을 제 1의 콘택트 전극(4)이 형성된 웨이퍼(21) 전면에 부착하고, 포토리소그래피 기술에 의해 배선 패턴을 노광 형성하는 방법을 이용하여도 좋다.
다음에, 도 18의 A 및 B에 도시한 바와 같이, 제 1의 수지 코트층(3)을 형성하는 방법과 같은 방법에 의해 제 2의 수지 코트층(6)을 형성하고, 콘택트 홀(31) 및 제 1의 콘택트 전극(4)을 형성하는 방법과 같은 방법에 의해 제 2의 콘택트 전극(7)을 형성한다. 다음에, 중간 배선층(5)과 같은 도금법 및 포토리소그래피 기술에 의해, 제 2의 콘택트 전극(7)상을 포함하는 제 2의 수지 코트층상에 CSP 패드(8)를 형성한다. 또한, 중간 배선층(5)과 마찬가지로, 도전성 시트의 접착 및 포토리소그래피 기술에 의해 CSP 패드(8)를 형성하여도 좋다. 또한, CSP 패드(8)상에 니켈 또는 금 등의 도금 막(도시하지 않음)을 퇴적시킴으로써, 다음 공정에서 이 CSP 패드(8)상에 형성되는 CSP 범프 또는 솔더볼 등과의 밀착성을 향상시킬 수 있다. 이 CSP 패드(8)상에, 300℃ 정도의 열을 가하면서 금 등을 압착함으로써 CSP 범프(9)를 형성한다. 또한, 금 등의 대신에 솔더 범프를 240℃ 정도의 온도로 가열하면서 CSP 패드(8)에 압착함으로써, CSP 범프(9)를 형성하여도 좋다. 또한, 금 또 는 솔더 등의 범프 대신에, 솔더볼을 부착하여도 좋다. 이와 같이 하여 형성된 CSP 범프(9) 및 솔더볼의 직경은, 300㎛ 내지 500㎛이다.
최후로, 도 18의 B에 도시한 바와 같이, 각 LSI 칩(1)의 사이에 마련된 공극을 매입하는 제 1의 수지 코트층 및 제 2의 수지 코트층을, 다이아몬드 커터 또는 레이저 등으로 절단하여, 각각의 반도체용 CSP형 패키지(11)의 제조를 완료한다.
또한, 중간 배선층(5)의 적층 수에는 특별한 제한은 없고, 필요에 따라 복수층을 적층 형성할 수 있다. 2층 이상의 중간 배선층(5)을 적층 형성하는 경우에 있어서는, 수지 코트층(3), 콘택트 전극(4), 배선 중간층(5) 또는 CSP 패드(8)를 형성하는 공정을 필요한 회수만큼 반복하면 좋다. 또한, 콘택트 전극(4)을 형성하는 방법은, 상기한 도금법과 에치백법에 의한 방법 외에, LSI 패드(2) 및 중간 배선층(5)상에 기둥 형상의 구리 등으로 만들어진 포스트를 형성한 후에, 몰드 밀봉법과 같은 방법에 의해, 이 포스트 주변을 에폭시계 수지재 등의 절연성 수지재로 매입하는 방법을 이용하여도 좋다. 또한, CSP 패드(8)와 CSP 범프(9)로 이루어지는 외부 단자 부분의 형성 방법에 관해서도, 이 CSP 패드(8)를 형성하지 않고 제 2의 콘택트 전극(7) 표면상에 직접 CSP 범프(9) 또는 솔더볼 등을 형성하는 방법을 이용할 수도 있다.
본 실시 형태에 있어서는, 제 1의 콘택트 전극(4) 및 제 2의 콘택트 전극(7)은, 직경이 각각 50㎛ 내지 100㎛ 정도이고, 도금법 등에 의해 퇴적된 구리 등의 금속재 또는 도전성 수지재 등으로 형성된다. 중간 배선층(5) 및 CSP 패드(8)는, 종래의 웨이퍼 레벨 CSP법에서 채용되는 재배선 기술과 마찬가지로, 공지의 도금법 등에 의해 퇴적된 구리 등의 금속재를 포토리소그래피 기술을 이용하여 패터닝 함으로써 형성된다. 또한, 제 1의 수지 코트층(3) 및 제 2의 수지 코트층(6)을 형성하기 위해 사용되는 수지 코트재는, 종래의 웨이퍼 레벨 CSP 기술에서 웨이퍼 코트재로서 사용되는 내열성이 높고 몰드 밀착성이 양호한 저유동성 수지재에 의해, 10㎛ 내지 100㎛ 정도의 두께로 형성된다.
본 실시 형태에 있어서는, 일렉트론 시트 또는 에폭시 수지제 필름 등과 같이 연전성을 구비한 시트 등의 위에, LSI 칩(1)이 형성된 웨이퍼(21)를 밀착시키고 나서 다이싱하여 LSI 칩(1)을 분리한 후에, 이 시트 등을 등방적으로 확대시킴으로써, LSI 칩(1) 주변에 등간격의 공극을 마련한다. 그리고, 이 공극을 절연성 수지재로 매입함으로써, 중간 배선층(5)이 형성된 영역을 확대하고 있다. 본 실시 형태에 있어서는, 이 공극에 매입된 절연성 수지재상에 CSP 패드(8) 및 CSP 범프(9)를 형성함으로써, LSI 칩(1)의 외연단보다 외측으로 연장된 외부 단자 탑재 영역을 마련하고 있다. 이 때문에, CSP 범프(9)를 LSI 칩(1)의 외연단보다 외측에, LSI 패드(2)의 피치보다 넓은 피치로 형성할 수 있다.
다음에, 본 발명의 제 2의 실시 형태에 관해 첨부된 도면을 참조하여 구체적으로 설명한다. 도 19 내지 도 21은, 본 발명의 제 2의 실시예에 관한 반도체용 CSP형 패키지의 제조 공정을 도시한다. 도 19에 도시한 바와 같이, 웨이퍼(201a 및 201b)상에 형성된 LSI 칩에 있어서, 품질 보증에 있어서의 규격치 이상의 특성을 나타내는 양품 펠릿에는 P의 마크가 기재되어 있다. 본 실시 형태의 제조 공정에 있어서는, 우선, LSI 칩이 형성된 웨이퍼를 P/W 시험에 의해 스크리닝 한 후, 양품 펠릿(231a 및 231b)이 존재하는 웨이퍼(201a 및 201b)를, 각각의 스크라이브 라인(202a 및 202b)을 따라 절단하고, 각 LSI 칩을 분리하여 양품 펠릿을 분리한다.
다음에, 도 20에 도시한 바와 같이, 조립 마운트 공정에서 사용하는 펠릿 흡착 지그(pellet chuck jig) 등과 같은 지그를 이용하여, 각 웨이퍼(201a 및 201b)로부터 각 양품 펠릿(231a 및 231b)를 취출하고, 시트 또는 스테이지(205)상 등에 등간격으로 나열하고, 도 21의 A에 도시한 바와 같은 양품 펠릿군(204)를 형성한다.
다음에, 도 21의 B에 도시한 바와 같이, 이 펠릿군(204)을 완전히 피복하도록 펠릿군(204)의 전면에 수지 코트재(203)가 도포된다. 그리고, 상기한 제 1의 실시 형태와 같은 방법에 의해, 반도체용 CSP형 패키지(11)를 형성한다. 본 실시 형태에 있어서는, LSI 칩이 형성된 웨이퍼로부터 양품 펠릿만을 취출하고, 이것을 패키지 형성 공정으로 옮길 수 있다. 이 때문에, 불량 펠릿을 패키징 하는 등의 낭비를 없앨 수 있고, 제조 비용을 억제할 수 있다.
다음에, 본 발명의 제 3의 실시 형태에 관해 첨부된 도면을 참조하여 구체적으로 설명한다. 도 22 및 도 23은, 본 발명의 제 3의 실시 형태에 관한 반도체용 CSP형 패키지의 제조 공정을 도시한 도면이다. 본 실시 형태에 있어서는, 제 2의 실시 형태와 마찬가지로, 우선, P/W 시험에 의해 LSI 칩이 형성된 웨이퍼를 스크리닝 한 후, 이 웨이퍼를 다이싱하여 각각의 LSI 칩을 분리하고, 양품 펠릿을 선별하여 분리한다. 양품 펠릿인 LSI 칩(301)은, 도 22의 A에 도시한 바와 같이, 이것을 탑재한 부분에 은(銀) 등을 주 재료로 하는 금속 페이스트 등으로 이루어지는 접착제(341)가 도포된 두께가 1mm 정도의 구리 등으로 만들어진 금속판(340) 상에 압착되고, 약 150℃에서 2 내지 3시간의 베이킹(baking)에 의해, 이 금속판(340)상에 접착된다. 다음에, 도 22의 B에 도시한 바와 같이, 제 1dml 실시 형태와 같은 방법에 의해, 제 1의 수지 코트층(303)을 형성하고, LSI 칩(301) 외연단보다 외측에 외부 단자 탑재 영역을 형성한다. 그리고, 제 1의 실시 형태와 같은 방법에 의해, 제 1의 콘택트 전극, 중간 배선층, 제 2의 수지 코트층, 제 2의 콘택트 전극, CSP 패드 및 CSP 범프를 형성한 후에, 도 23에 도시한 바와 같은 반도체용 CSP형 패키지(311)를 완성한다.
본 실시 형태에 있어서는, 금속판(340)은, 반도체용 CSP형 패키지(311) 완성 후에 패키지 본체가 휘는 것을 막는 보강판으로서의 역할을 하고, LSI 칩(301)의 동작시에 발생하는 열을 도망가게 하기 위한 열확산기서의 역할을 다할 수도 있다. 또한, LSI 칩(301)을 금속판(340)에 접착하는 접착제로서, 은 페이스트 대신에 Au-Si 테이프 등을 이용하여도 좋다. 또한, 금속판(340) 대신에 폴리이미드 테이프 등을 사용하여도 좋다. 또한, 금형 등을 이용하여 LSI 칩(301)의 측면으로부터 이면에 걸쳐서 몰드 수지를 유입하여도 좋다. 또한, 본 실시 형태에 있어서는, LSI 칩(301)을 탑재하는 기판으로서 금속판을 이용하였지만, 이 기판을 형성하는 재료는 특별히 한정되지 않고, 수지제 또는 세라믹스제의 기판 및 폴리이미드 등의 수지막이라도 좋다.
이상 상술한 바와 같이, 본 발명에 관한 반도체용 CSP형 패키지는, 염가의 웨이퍼 레벨 CSP 기술을 이용하여, 탑재되는 LSI 칩보다 평면으로 본 크기가 커지도록 제조된다. 이 때문에, LSI 칩 외주보다 외측에 외부 단자를 형성하는 영역을 마련할 수 있고, 외부 단자의 형성 피치를 넓힐 수 있다. 따라서, 이 외부 단자와 접속되는 외부 기판의 배선 설계를 용이하게 하고, 외부 기판에 있어서의 배선의 다층화를 회피하고, 제조 비용을 억제하고, 제조 공기를 단축할 수 있다.

Claims (7)

  1. LSI 칩이 형성된 웨이퍼를 절단하여 상기 LSI 칩을 분리하는 단계와;
    상기 LSI 칩 주변에 등간격의 공극을 마련하고 상기 LSI 칩을 정렬시키는 단계와;
    각각 별개로 분리된 LSI 칩 전체를 절연성 수지재로 도포하고 상기 절연성 수지재를 열경화하여 공극을 매입하여 배선영역을 확대하고, 그에 따라, 상기 LSI 칩 외연단보다 외측으로 연장하는 외부 단자 탑재 영역을 마련하는 단계를 포함하는 것을 특징으로 하는 반도체용 CSP형 패키지의 제조 방법.
  2. 제 1항에 있어서,
    상기 LSI 칩 각각은 포토리소그래피용의 얼라인먼트 마크를 가지며, 상기 배선 형성 영역 및 상기 외부 단자 탑재 영역 형성 단계에 있어서, 상기 각각의 LSI 칩의 패터닝의 위치 맞춤에 상기 얼라인먼트 마크를 이용하는 것을 특징으로 하는 반도체용 CSP형 패키지의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 LSI 칩은 분리된 후에 선별된 칩뿐인 것을 특징으로 하는 반도체용 CSP형 패키지의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 LSI 칩은 상기 공극이 마련된 기판에 부착되는 것을 특징으로 하는 반도체용 CSP형 패키지의 제조 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 공극은 상기 웨이퍼를 연전성을 구비한 시트(stretchable sheet)에 접착한 후에 상기 웨이퍼를 절단하여 상기 LSI 칩을 분리하고, 상기 시트를 등방적으로 확대시킴으로써 마련되는 것을 특징으로 하는 반도체용 CSP형 패키지의 제조 방법.
  6. CSP형 패키지 제조 방법에 있어서,
    LSI 칩을 분리하기 위해, LSI 패드를 구비한 상기 LSI 칩이 형성된 웨이퍼를 절단하는 단계와,
    인접한 상기 LSI 칩 사이에 소정 폭의 공극을 마련하기 위해, 상기 LSI 칩을 서로 분리하는 단계와,
    상기 공극을 칩층 수지로 채우고 상기 수지를 경화하는 단계와,
    상기 LSI 패드에 전기적으로 접속된 적어도 하나의 배선층을 형성하고 상기 배선층 각각을 배선 수지층으로 피복하는 단계와,
    상기 적어도 하나의 배선층에 전기적으로 접속된 최상부의 상기 배선 수지층상에 CSP 패드를 형성하는 단계와,
    복수의 CSP 패키지를 마련하도록 상기 LSI 칩을 서로 분리하기 위해, 상기 경화된 칩층 수지와 상기 적어도 하나의 경화된 배선 수지층을 통해 슬라이싱(slicing)하는 단계를 포함하고,
    상기 CSP 패키지는 평면으로 보아, 상기 칩층 수지 및 각각의 상기 배선 수지층의 주변은 상기 LSI 칩의 주변의 외측에 완전히 놓여지고,
    상기 CSP 패드의 적어도 하나는 상기 LSI 칩의 외연단 외측에 연장되는 것을 특징으로 하는 CSP형 패키지 제조 방법.
  7. 반도체 CSP형 패키지 제조 방법에 있어서,
    LSI 패드를 구비한 LSI 칩이 형성된 웨이퍼를 연전성을 구비한 시트(stretchable sheet)에 부착하는 단계와,
    상기 LSI 칩을 분리하기 위해 상기 웨이퍼를 절단하는 단계와,
    인접한 상기 LSI 칩 사이에 소정 폭의 공극을 마련하도록 상기 LSI 칩을 서로 등방적으로 분리하기 위해, 상기 시트를 확대하는 단계와,
    상기 LSI 칩을 제자리에 두고, 상기 공극을 칩층 수지로 채워서 상기 수지를 경화하는 단계와,
    상기 LSI 패드에 전기적으로 접속된 적어도 하나의 배선층을 형성하고 상기 배선층을 배선 수지층으로 피복하는 단계와,
    상기 CSP 패드의 적어도 하나가 상기 LSI 칩의 주변단(perimeter edge) 외측에 연장되도록, 상기 적어도 하나의 배선층에 전기적으로 접속된 최상부의 상기 배선 수지층상에 CSP 패드를 형성하는 단계와,
    복수의 CSP 패키지를 마련하도록 상기 LSI 칩을 서로 분리하기 위해, 상기 경화된 칩층 수지와 상기 적어도 하나의 경화된 배선 수지층을 통해 슬라이싱(slicing)하는 단계를 포함하는 것을 특징으로 하는 반도체 CSP형 패키지 제조 방법.
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