JPH0626227B2 - 半導体チツプの装着方法 - Google Patents
半導体チツプの装着方法Info
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- JPH0626227B2 JPH0626227B2 JP60213020A JP21302085A JPH0626227B2 JP H0626227 B2 JPH0626227 B2 JP H0626227B2 JP 60213020 A JP60213020 A JP 60213020A JP 21302085 A JP21302085 A JP 21302085A JP H0626227 B2 JPH0626227 B2 JP H0626227B2
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- pads
- substrate
- pad
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- H05K3/3431—Leadless components
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔概要〕 フェイスダウンボンディング法で位置精度よく半導体チ
ップを接合する方法として四隅のパッドを他のパッドよ
りも大きく形成する接合方法。
ップを接合する方法として四隅のパッドを他のパッドよ
りも大きく形成する接合方法。
〔産業上の利用分野〕 本発明は位置合わせ精度よく半導体チップを基板上にフ
ェイスダウンボンディングする方法に関する。
ェイスダウンボンディングする方法に関する。
半導体チップ（以下略してチップ）をセラミック基板上
に形成されている配線パターンと回路接続する方法とし
てワイヤボンディング法とフェイスダウンボンディング
法が知られている。
に形成されている配線パターンと回路接続する方法とし
てワイヤボンディング法とフェイスダウンボンディング
法が知られている。
ここで前者はチップの裏面を共晶ボンディングや銀ペー
ストなどを用いて基板に接着した後、チップの周辺に設
けてあるボンディングパッドとセラミックス基板上にパ
ターン形成されている配線先端部のパッド部とを金線あ
るいはアルミニウム線を用いてワイヤ接続する方法であ
る。
ストなどを用いて基板に接着した後、チップの周辺に設
けてあるボンディングパッドとセラミックス基板上にパ
ターン形成されている配線先端部のパッド部とを金線あ
るいはアルミニウム線を用いてワイヤ接続する方法であ
る。
一方、後者はチップ面と基板面とにマトリックス状にパ
ッドを設け、基板加熱を行いつつ両者を正確に位置合わ
せして接合する方法である。
ッドを設け、基板加熱を行いつつ両者を正確に位置合わ
せして接合する方法である。
この両者を比較すると従来のチップ装着法は大部分がワ
イヤボンディング法で行われており、ICの装着法として
現在も使用されている。
イヤボンディング法で行われており、ICの装着法として
現在も使用されている。
然し、半導体単位素子の小形化と集積化が進んでLSI や
VLSIが実用化されて、チップの外部取り出し端子数が厖
大となると、チップを装着する基板面に多数の配線パタ
ーンを形成することが困難となり、またボンディングワ
イヤ同士が接触し短絡する危険性が高くなった。
VLSIが実用化されて、チップの外部取り出し端子数が厖
大となると、チップを装着する基板面に多数の配線パタ
ーンを形成することが困難となり、またボンディングワ
イヤ同士が接触し短絡する危険性が高くなった。
一方、フェイスダウンボンディグ法はチップ上にマトリ
ックス状にボンディングパッドを形成することができ、
またこれと接合するセラミック基板は多層配線構造をと
り、表面層に形成したマトリックス状のパッドはコンタ
クトホールを通じて各層に設けてある回路パターンと回
路接続が可能である。
ックス状にボンディングパッドを形成することができ、
またこれと接合するセラミック基板は多層配線構造をと
り、表面層に形成したマトリックス状のパッドはコンタ
クトホールを通じて各層に設けてある回路パターンと回
路接続が可能である。
これらの点からLSI やVLSIなど集積度の大きなチップの
装着法としてフェイスダウンボンディング法が実用化さ
れつつある。
装着法としてフェイスダウンボンディング法が実用化さ
れつつある。
第２図は従来のフェイスダウンボンディング法を模式的
に示すもので、この例の場合チップ１の面上に４×４個
のチップのパッド２がマトリックス状に配列している状
態を示しているが、現状においては例えば12×12個のよ
うに多数個が配列しており、またチップのパッド２の直
径は125 μｍ或いは250 μｍと極めて小さいものが使用
されている。
に示すもので、この例の場合チップ１の面上に４×４個
のチップのパッド２がマトリックス状に配列している状
態を示しているが、現状においては例えば12×12個のよ
うに多数個が配列しており、またチップのパッド２の直
径は125 μｍ或いは250 μｍと極めて小さいものが使用
されている。
また基板にパターン形成されている基板のパッド３もチ
ップのパッド２に対応して同じ大きさに作られている。
ップのパッド２に対応して同じ大きさに作られている。
ここでチップのパッド２は半円状の半田粒で形成されて
おり、また基板のパッド３はガラスセラミックスなどで
構成されて多層構成をとる基板４の上に真空蒸着法と写
真食刻技術（ホトリソグラフィ）とを用いて銅（Cu）と
金(Au)の二層構造をとるものやCuパターンの上に半田の
被覆を施したものなどが用いられている。
おり、また基板のパッド３はガラスセラミックスなどで
構成されて多層構成をとる基板４の上に真空蒸着法と写
真食刻技術（ホトリソグラフィ）とを用いて銅（Cu）と
金(Au)の二層構造をとるものやCuパターンの上に半田の
被覆を施したものなどが用いられている。
そして両者の接合は２台のTVカメラを備えたボンダを用
い、第１のTVカメラでチップの装着を行う基板面上にマ
トリックス状に形成されているパッドのパターンをモニ
ターしておき、真空チャックでチップ１の裏面を吸着
し、反射鏡を用いて第２のTVカメラでパッドのパターン
を捕らえ、両者の画像を重ね合わせることで位置決めが
行われている。
い、第１のTVカメラでチップの装着を行う基板面上にマ
トリックス状に形成されているパッドのパターンをモニ
ターしておき、真空チャックでチップ１の裏面を吸着
し、反射鏡を用いて第２のTVカメラでパッドのパターン
を捕らえ、両者の画像を重ね合わせることで位置決めが
行われている。
そして接合は基板４を半田の融点付近まで予備加熱して
おき、これにチップ１を重ね合わせて仮り付けし、更に
融点以上の温度でリフローすることにより行われてい
る。
おき、これにチップ１を重ね合わせて仮り付けし、更に
融点以上の温度でリフローすることにより行われてい
る。
この場合厳密には第２図（Ｂ）に示すようにチップのパ
ッド２と基板のパッド３との間には多少の位置ずれは存
在するが、溶融した半田同士が表面張力によって最小の
体積をとろうとするセルフアライメント効果によって自
動的に位置合わせが進行し、正しい接合が行われてい
る。
ッド２と基板のパッド３との間には多少の位置ずれは存
在するが、溶融した半田同士が表面張力によって最小の
体積をとろうとするセルフアライメント効果によって自
動的に位置合わせが進行し、正しい接合が行われてい
る。
然し、先に記したようにチップのパッド１の径が125 μ
ｍあるいは250 μｍと小形化してくると、チップのパッ
ド２と基板のパッド３との位置合わせを精度よく行うこ
とは益々困難となり、またセルフアライメント効果によ
る位置修正も難しくなってきている。
ｍあるいは250 μｍと小形化してくると、チップのパッ
ド２と基板のパッド３との位置合わせを精度よく行うこ
とは益々困難となり、またセルフアライメント効果によ
る位置修正も難しくなってきている。
そして両者が部分的に接合している状態では接合が点接
触あるいは線接触となって接触抵抗が増加し、また接着
強度度も減少して品質の低下を招いている。
触あるいは線接触となって接触抵抗が増加し、また接着
強度度も減少して品質の低下を招いている。
以上記したようにLSI やVLSIのように集積度の大きなチ
ップをフェイスダウンボンディングする場合はチップ面
積に較べてチップのパッド２と基板のパッド３の径が小
さく、そのため位置合わせが困難で接触抵抗の増加や接
着強度の低下を生じ品質や収率を下げていることが問題
である。
ップをフェイスダウンボンディングする場合はチップ面
積に較べてチップのパッド２と基板のパッド３の径が小
さく、そのため位置合わせが困難で接触抵抗の増加や接
着強度の低下を生じ品質や収率を下げていることが問題
である。
上記の問題は半導体チップ上にマトリックス状に配列し
て形成されているチップのパッドと基板面上に形成され
ている基板のパッドとを位置合わせして接合するフェイ
スダウンボンディングにおいて、マトリックス状に配列
しているチップ面の四隅のパッドと基板面上の四隅のパ
ッドをそれぞれ他のパッドよりも大きな径で形成する半
導体チップの装着方法を用いることにより解決すること
ができる。
て形成されているチップのパッドと基板面上に形成され
ている基板のパッドとを位置合わせして接合するフェイ
スダウンボンディングにおいて、マトリックス状に配列
しているチップ面の四隅のパッドと基板面上の四隅のパ
ッドをそれぞれ他のパッドよりも大きな径で形成する半
導体チップの装着方法を用いることにより解決すること
ができる。
本発明はセルフアライメント効果を有効に使用する方法
として、チップ面および基板面にマトリックス状に形成
されているパッドのうち、四隅のパッドのみを他に較べ
て大きく形成するものである。
として、チップ面および基板面にマトリックス状に形成
されているパッドのうち、四隅のパッドのみを他に較べ
て大きく形成するものである。
すなわちセルフアライメント効果を生ずるにはチップの
パッド２と基板のパッド３との位置ずれに許容範囲があ
り、相互のずれが大きく、例えば点接触している状態で
は両者の表面張力による矯正作用は働かないが、四隅に
あるパッド相互間でセルフアライメント効果が働いて位
置の微量の矯正が起って、ずれの許容範囲に入ると、総
てのパッドについてセルフアライメント効果が生じて正
確な接合が行われるのである。
パッド２と基板のパッド３との位置ずれに許容範囲があ
り、相互のずれが大きく、例えば点接触している状態で
は両者の表面張力による矯正作用は働かないが、四隅に
あるパッド相互間でセルフアライメント効果が働いて位
置の微量の矯正が起って、ずれの許容範囲に入ると、総
てのパッドについてセルフアライメント効果が生じて正
確な接合が行われるのである。
なお、四隅のパッドを大きくする場合にも制限があっ
て、大き過ぎるとチップ１と基板４を接合する際に四隅
のパッドのみ接合し、他のパッドは微少間隙を隔てて対
向して接合が起こらないと云う現象が起こり得る。
て、大き過ぎるとチップ１と基板４を接合する際に四隅
のパッドのみ接合し、他のパッドは微少間隙を隔てて対
向して接合が起こらないと云う現象が起こり得る。
そのために四隅のパッド径は他のパッド径に対し1.5 〜
2.5 倍程度にすることが好ましい。
2.5 倍程度にすることが好ましい。
第１図は本発明を実施したチップ１の平面図（Ａ）と、
この装着状態を模式的に示す正面図（Ｂ）である。
この装着状態を模式的に示す正面図（Ｂ）である。
すなわち四隅に設けたチップのパッド５と基板のパッド
６はそれぞれ他のパッド２，３が直径125 μｍで形成し
てあるのに対し二倍の大きさの250 μｍに形成してあ
る。
６はそれぞれ他のパッド２，３が直径125 μｍで形成し
てあるのに対し二倍の大きさの250 μｍに形成してあ
る。
そして、従来と同様に基板４にボンダーを用いて位置合
せを行い、リフロー処理を行ったが、セルフアライメン
ト効果がよく働き、従来のような接触抵抗不良の発生は
皆無であった。
せを行い、リフロー処理を行ったが、セルフアライメン
ト効果がよく働き、従来のような接触抵抗不良の発生は
皆無であった。
なおチップ１の自重により四隅のチップのパッド５は勿
論これを除く他のチップのパッド２も一様に接合してい
るのが観察された。
論これを除く他のチップのパッド２も一様に接合してい
るのが観察された。
以上記したように本発明の実施により、LSI やVLSIのよ
うな集積度の大きなチップについても、従来のICチップ
と同様に位置合わせ精度よく接合させることが可能とな
る。
うな集積度の大きなチップについても、従来のICチップ
と同様に位置合わせ精度よく接合させることが可能とな
る。
第１図は本発明に係るチップの装着状態を示す平面図
（Ａ）と正面図（Ｂ）、 第２図は従来のチップの装着状態を示す平面図（Ａ）と
正面図（Ｂ）、 である。 図において、 １はチップ、２，５はチップのパッド、３，６は基板の
パッド、 である。
（Ａ）と正面図（Ｂ）、 第２図は従来のチップの装着状態を示す平面図（Ａ）と
正面図（Ｂ）、 である。 図において、 １はチップ、２，５はチップのパッド、３，６は基板の
パッド、 である。
Claims (1)
- 【請求項１】半導体チップ(1)上にマトリックス状に配
列して形成されているチップのパッド(2)と基板面上に
形成されている基板のパッド(3)とを位置合わせして接
合するフェイスダウンボンディングにおいて、マトリッ
クス状に配列している四隅のチップのパッド(5)と四隅
の基板のパッド(6)とをそれぞれ他のパッド(2)，(3)よ
りも大きな径で形成することを特徴とする半導体チップ
の装着方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213020A JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213020A JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273639A JPS6273639A (ja) | 1987-04-04 |
| JPH0626227B2 true JPH0626227B2 (ja) | 1994-04-06 |
Family
ID=16632173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213020A Expired - Fee Related JPH0626227B2 (ja) | 1985-09-26 | 1985-09-26 | 半導体チツプの装着方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626227B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187123A (en) * | 1988-04-30 | 1993-02-16 | Matsushita Electric Industrial Co., Ltd. | Method for bonding a semiconductor device to a lead frame die pad using plural adhesive spots |
| JPH04314355A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | チップキャリア及びその半田付け方法 |
| JPH06132353A (ja) * | 1992-04-06 | 1994-05-13 | Mega Chips:Kk | 半導体装置 |
| WO1994000969A1 (en) * | 1992-06-19 | 1994-01-06 | Motorola, Inc. | Self-aligning electrical contact array |
| JP3733777B2 (ja) * | 1999-03-15 | 2006-01-11 | セイコーエプソン株式会社 | Ｉｃチップ実装システムおよびｉｃチップ実装方法 |
| JP2007149828A (ja) * | 2005-11-25 | 2007-06-14 | Fujifilm Corp | 電子部品実装用基板 |
| JP4881014B2 (ja) * | 2006-01-17 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20070205253A1 (en) * | 2006-03-06 | 2007-09-06 | Infineon Technologies Ag | Method for diffusion soldering |
| JP4752586B2 (ja) * | 2006-04-12 | 2011-08-17 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4850029B2 (ja) * | 2006-10-31 | 2012-01-11 | セイコーインスツル株式会社 | 半導体装置 |
| JP7211110B2 (ja) * | 2019-01-28 | 2023-01-24 | 京セラ株式会社 | 配線基板 |
-
1985
- 1985-09-26 JP JP60213020A patent/JPH0626227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273639A (ja) | 1987-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |