JPH04134854A - Icチップ間配線方法 - Google Patents

Icチップ間配線方法

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JPH04134854A
JPH04134854A JP2258572A JP25857290A JPH04134854A JP H04134854 A JPH04134854 A JP H04134854A JP 2258572 A JP2258572 A JP 2258572A JP 25857290 A JP25857290 A JP 25857290A JP H04134854 A JPH04134854 A JP H04134854A
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JP
Japan
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oxide film
substrate
chip
via hole
wiring
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JP2258572A
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English (en)
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Shinichiro Ishida
進一郎 石田
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Shimadzu Corp
Original Assignee
Shimadzu Corp
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Publication date
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    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ICチップ間の配線方法に関する。
〈従来の技術〉 従来の技術では、チップ上のパッドとパッケージ上の外
部リードとをAu線やAl線を用いて結線するワイヤボ
ンディングやマイクロハンダを用いたサーフェスマウン
ト法か行われていた。
〈発明か解決しようとする課題〉 ところで、従来技術を用いた場合、集積度は接続部に要
する面積が大きいことから、ICの接合部に律速される
。また、マイクロバンプを用いても150μm以上のピ
ッチが必要となる。したかって、配線の微細化がてきな
いという問題かあった。
本発明は、以上の点を鑑み、ICの高集積化を可能とす
るICチップ間の配線方法を提供することを目的とする
〈課題を解決するための手段〉 本発明のICチップ間配線方法は、複数のICチップを
基板に搭載し、相互に接続する方法であって、上記基板
上面に酸化膜を形成し、その後その基板の下面方向から
その基板を上記酸化膜か露出するようエツチングするこ
とにより、ピットを形成した後、そのビット内に接着層
を介してICチップを上記露出した酸化膜に接着し、そ
の後上記基板の上面方向から、配線を行うICチップ部
分直上の上記接着層および上記酸化膜をエツチングする
ことにより、VIAホールを形成し、その後そのVIA
ホールおよび基板上面に配線材料をデポジットし、その
後パターニングすることにより、上記複数のICチップ
間相互の電気的接続を行うことを特徴としている。
く作用〉 基板上に酸化膜を形成し、その酸化膜にICチップを接
着することから、ICチップに段差を生じることがない
。また、露出したICチップを底面とするVIAホール
を形成し、そのVIAホールに配線材料を形成すること
により配線を行うので電気的接続が確実におこなわれ、
また、接合部に要する面積を小さくできることから、V
IAホール部の微細化かできる。
〈実施例〉 第1図乃至第3図、第4図(a)乃至第5図(a)は本
発明実施例を経時的に示す模式断面図、第4図(b)乃
至第5図(blは各々第4図(al乃至第5図(a)に
おける模式平面図である。
以下に図面に基ついて本発明の詳細な説明する。
第1図に示すように、シリコン基板Sの上面を厚さ数百
〜数千人の酸化を行い、シリコン酸化膜1を形成する。
次に、第2図に示すように、ICチップか挿入できる大
きさにシリコン基板Sをその下面方向からエツチングす
る。この場合、エツチング液は、たとえばKOH等のよ
うな、S iO2酸化膜1かエツチング液によりエツチ
ングされないものを用いる。また、エツチングに際して
は、下面からたけでなく、上面からのエツチングを施す
ことにより、配線がない部分のシリコン酸化膜1を取り
除いてもよい。
次に、第3図に示すように、シリコン基板Sの下面より
、ポリイミド3を介してICチップ4とシリコン酸化膜
1とを熱圧着する。
次に、第4図に示すように、フォトリソグラフィにより
、VIAホール部のパターニングを行い、次に、シリコ
ン酸化膜1およびポリイミド3をエツチングすることに
より、VIAホール5を形成するー 次に、第5図に示すように、VIAホール5およびシリ
コン基板S上に配線材料6をデポジションし、その後、
フォトリソグラフィによりパターニングを行うことによ
り、微細配線を形成する。
以上説明した方法によりICチップ間の微細配線を行う
際、シリコン基板S上に形成したシリコン酸化膜1は段
差をなくす機能を有しているか、シリコン酸化膜に限る
ことなく、シリコン酸化膜と窒化シリコン膜の複合膜や
また他の材料を用いてもよい。
〈発明の効果〉 以上説明したように、本発明のICチップ間配線方法に
よれば、ICチップをシリコン酸化膜に接着する際に、
位置精度を向上させればμmオーダーピッチで配線する
ことも可能であり、高集積化か実現できる。
また、このICチップ間の配線は、通常のIC工程に組
み込んで行うことかできるため、汚染等の心配がなく、
デバイスの信頼性は向上する。
4、図面の簡単な説明     。
第1図乃至第3図、第4図(a)乃至第5図(a)は本
る模式平面図である。
1・・・シリコン酸化膜 2・・・ビット 3・・・ポリイミド 4・・・ICチップ 5・・・VIAホール 6・・・配線材料 S・・・基板

Claims (1)

    【特許請求の範囲】
  1.  複数のICチップを基板に搭載し、相互に接続する方
    法であって、上記基板上面に酸化膜を形成し、その後そ
    の基板の下面方向からその基板を上記酸化膜が露出する
    ようエッチングすることにより、ピットを形成した後、
    そのピット内に接着層を介してICチップを上記露出し
    た酸化膜に接着し、その後上記基板の上面方向から、配
    線を行うICチップ部分直上の上記接着層および上記酸
    化膜をエッチングすることにより、VIAホールを形成
    し、その後そのVIAホールおよび基板上面に配線材料
    をデポジットし、その後パターニングすることにより、
    上記複数のICチップ間相互の電気的接続を行うことを
    特徴とするICチップ間配線方法。
JP2258572A 1990-09-26 1990-09-26 Icチップ間配線方法 Pending JPH04134854A (ja)

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