JP2002026285A - 強誘電体メモリ装置およびその製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法Info
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-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 メモリセルの集積度を格段に向上させ、しか
もチップ面積を小さくすることができる強誘電体メモリ
装置およびその製造方法を提供する。 【解決手段】 強誘電体メモリ装置１０００は、メモリ
セルアレイ２００と周辺回路部１００とを有する。メモ
リセルアレイ２００は、メモリセルがマトリクス状に配
列され、第１信号電極３０と、該第１信号電極３０と交
差する方向に配列された第２信号電極３４と、少なくと
も第１信号電極３０と第２信号電極３４との交差領域に
配置された強誘電体層３２と、を含む。周辺回路部１０
０は、メモリセルに対して選択的に情報の書き込みもし
くは読み出しを行うための回路、例えば第１駆動回路５
０，第２駆動回路５２および信号検出回路５４を含む。
そして、メモリセルアレイ２００および周辺回路部１０
０は、積層するように異なる層に配置される。
もチップ面積を小さくすることができる強誘電体メモリ
装置およびその製造方法を提供する。 【解決手段】 強誘電体メモリ装置１０００は、メモリ
セルアレイ２００と周辺回路部１００とを有する。メモ
リセルアレイ２００は、メモリセルがマトリクス状に配
列され、第１信号電極３０と、該第１信号電極３０と交
差する方向に配列された第２信号電極３４と、少なくと
も第１信号電極３０と第２信号電極３４との交差領域に
配置された強誘電体層３２と、を含む。周辺回路部１０
０は、メモリセルに対して選択的に情報の書き込みもし
くは読み出しを行うための回路、例えば第１駆動回路５
０，第２駆動回路５２および信号検出回路５４を含む。
そして、メモリセルアレイ２００および周辺回路部１０
０は、積層するように異なる層に配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置、特に、セルトランジスタを有せず、強誘電体キャパ
シタのみを用いた単純マトリクス型の強誘電体メモリ装
置およびその製造方法に関する。
置、特に、セルトランジスタを有せず、強誘電体キャパ
シタのみを用いた単純マトリクス型の強誘電体メモリ装
置およびその製造方法に関する。
【０００２】
【背景技術】通常、半導体メモリにおいては、メモリセ
ルアレイと、メモリセルに選択的に情報の書き込みもし
くは読み出しを行うための周辺回路とは、同一基板上に
形成されている。したがって、メモリセルアレイと周辺
回路とは、平面的にみて同一面にレイアウトされる。そ
の結果、チップ面積が大きくなり、メモリセルの集積度
に限界がある。
ルアレイと、メモリセルに選択的に情報の書き込みもし
くは読み出しを行うための周辺回路とは、同一基板上に
形成されている。したがって、メモリセルアレイと周辺
回路とは、平面的にみて同一面にレイアウトされる。そ
の結果、チップ面積が大きくなり、メモリセルの集積度
に限界がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、メモ
リセルの集積度を格段に向上させ、しかもチップ面積を
小さくすることができる強誘電体メモリ装置およびその
製造方法を提供することにある。
リセルの集積度を格段に向上させ、しかもチップ面積を
小さくすることができる強誘電体メモリ装置およびその
製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明に係る強誘電体メ
モリ装置は、メモリセルがマトリクス状に配列され、第
１信号電極と、該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体層
と、を含むメモリセルアレイと、前記メモリセルに対し
て選択的に情報の書き込みもしくは読み出しを行うため
の周辺回路部と、を含み、前記メモリセルアレイおよび
前記周辺回路部は、異なる層に配置される。
モリ装置は、メモリセルがマトリクス状に配列され、第
１信号電極と、該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体層
と、を含むメモリセルアレイと、前記メモリセルに対し
て選択的に情報の書き込みもしくは読み出しを行うため
の周辺回路部と、を含み、前記メモリセルアレイおよび
前記周辺回路部は、異なる層に配置される。
【０００５】この強誘電体メモリ装置によれば、メモリ
セルアレイと周辺回路部とを異なる層に、たとえば両者
を積層する状態で配置することにより、メモリセルアレ
イと周辺回路部とを同一平面に配置する場合に比べて、
格段にレイアウトの面積を小さくできる。したがって、
デバイスのサイズを小さくすることができ、しかもメモ
リセルの集積度を大幅に高めることができる。
セルアレイと周辺回路部とを異なる層に、たとえば両者
を積層する状態で配置することにより、メモリセルアレ
イと周辺回路部とを同一平面に配置する場合に比べて、
格段にレイアウトの面積を小さくできる。したがって、
デバイスのサイズを小さくすることができ、しかもメモ
リセルの集積度を大幅に高めることができる。
【０００６】この強誘電体メモリ装置において、前記第
１信号電極とは行選択もしくは列選択のための電極であ
り、第２信号電極とは、第１信号電極が行選択のための
電極の場合は列選択のための電極であり、第１信号電極
が列選択のための電極の場合は行選択のための電極であ
る。
１信号電極とは行選択もしくは列選択のための電極であ
り、第２信号電極とは、第１信号電極が行選択のための
電極の場合は列選択のための電極であり、第１信号電極
が列選択のための電極の場合は行選択のための電極であ
る。
【０００７】前記メモリセルアレイおよび前記周辺回路
部を異なる層に配置する態様としては、以下のものが例
示される。これらの態様の具体的な作用効果について
は、後述する。
部を異なる層に配置する態様としては、以下のものが例
示される。これらの態様の具体的な作用効果について
は、後述する。
【０００８】（１） 前記メモリセルアレイおよび前記
周辺回路部は、単一の半導体基板上に、前記周辺回路部
および前記メモリセルアレイの順に積層される。すなわ
ち、半導体基板上に、ＭＯＳトランジスタなどの電子デ
バイスを含む周辺回路部を形成し、この周辺回路部上に
メモリセルアレイを形成することができる。
周辺回路部は、単一の半導体基板上に、前記周辺回路部
および前記メモリセルアレイの順に積層される。すなわ
ち、半導体基板上に、ＭＯＳトランジスタなどの電子デ
バイスを含む周辺回路部を形成し、この周辺回路部上に
メモリセルアレイを形成することができる。
【０００９】（２） 前記メモリセルアレイおよび前記
周辺回路部は、それぞれ別のチップに形成されてメモリ
セルアレイチップおよび周辺回路チップを構成する。そ
して、実装基体上に、前記周辺回路チップおよび前記メ
モリセルアレイチップの順に、あるいは前記メモリセル
アレイチップおよび前記周辺回路チップの順に、積層さ
れる。
周辺回路部は、それぞれ別のチップに形成されてメモリ
セルアレイチップおよび周辺回路チップを構成する。そ
して、実装基体上に、前記周辺回路チップおよび前記メ
モリセルアレイチップの順に、あるいは前記メモリセル
アレイチップおよび前記周辺回路チップの順に、積層さ
れる。
【００１０】この態様の場合、前記実装基体はチップ収
容のための凹部を有し、該凹部に前記周辺回路チップお
よび前記メモリセルアレイチップが積層された状態で実
装されることができる。さらに、周辺回路部およびメモ
リセルアレイをチップとすることにより、前記実装基体
は、その材質として、半導体、ガラスまたはプラスチッ
クを用いることができ、実装基体の材質の選択性が広が
る。
容のための凹部を有し、該凹部に前記周辺回路チップお
よび前記メモリセルアレイチップが積層された状態で実
装されることができる。さらに、周辺回路部およびメモ
リセルアレイをチップとすることにより、前記実装基体
は、その材質として、半導体、ガラスまたはプラスチッ
クを用いることができ、実装基体の材質の選択性が広が
る。
【００１１】また、前記メモリセルアレイは、種々の対
応をとることができ、以下に幾つかを例示する。これら
の態様の作用効果については後述する。
応をとることができ、以下に幾つかを例示する。これら
の態様の作用効果については後述する。
【００１２】（１） 前記メモリセルアレイは、基板上
に、強誘電体または強誘電体に類似する結晶構造を有す
る材料からなる下地層を形成し、この下地層の上に、前
記第１信号電極、前記強誘電体層および前記第２信号電
極が積層されることができる。
に、強誘電体または強誘電体に類似する結晶構造を有す
る材料からなる下地層を形成し、この下地層の上に、前
記第１信号電極、前記強誘電体層および前記第２信号電
極が積層されることができる。
【００１３】（２） 前記メモリセルアレイは、絶縁性
基板、該絶縁性基板の溝内に設けられた前記第１信号電
極、前記強誘電体層および前記第２信号電極を含み、前
記第１信号電極が形成された前記絶縁性基板上に、前記
強誘電体層および前記第２信号電極が積層されることが
できる。ここで、絶縁性基板とは、少なくとも前記第１
信号電極が形成される表面部分が絶縁性を有する基板を
意味し、導電性材料による基板の表面部のみに絶縁性を
持たせたものでもよい。
基板、該絶縁性基板の溝内に設けられた前記第１信号電
極、前記強誘電体層および前記第２信号電極を含み、前
記第１信号電極が形成された前記絶縁性基板上に、前記
強誘電体層および前記第２信号電極が積層されることが
できる。ここで、絶縁性基板とは、少なくとも前記第１
信号電極が形成される表面部分が絶縁性を有する基板を
意味し、導電性材料による基板の表面部のみに絶縁性を
持たせたものでもよい。
【００１４】（３） 前記メモリセルアレイは、絶縁性
基板に所定パターンで形成された凹部および凸部を有
し、該凹部の底面および該凸部の上面にそれぞれ前記第
１信号電極が配置され、該第１信号電極が形成された前
記絶縁性基板上に、前記強誘電体層および前記第２信号
電極が積層されることができる。
基板に所定パターンで形成された凹部および凸部を有
し、該凹部の底面および該凸部の上面にそれぞれ前記第
１信号電極が配置され、該第１信号電極が形成された前
記絶縁性基板上に、前記強誘電体層および前記第２信号
電極が積層されることができる。
【００１５】（４） 前記メモリセルアレイは、絶縁性
基板上に、前記第１信号電極、前記強誘電体層および前
記第２信号電極が積層され、前記強誘電体層は、前記第
１信号電極と前記第２信号電極との交差領域に配置さ
れ、隣接する強誘電体層の相互間には該強誘電体層と異
なる誘電体層が設けられることができる。前記誘電体層
は、前記強誘電体層より誘電率の小さい材質からなるこ
とが望ましい。
基板上に、前記第１信号電極、前記強誘電体層および前
記第２信号電極が積層され、前記強誘電体層は、前記第
１信号電極と前記第２信号電極との交差領域に配置さ
れ、隣接する強誘電体層の相互間には該強誘電体層と異
なる誘電体層が設けられることができる。前記誘電体層
は、前記強誘電体層より誘電率の小さい材質からなるこ
とが望ましい。
【００１６】さらに、本発明に係る強誘電体メモリ装置
は、単位ブロック化された複数のメモリデバイスを所定
パターンで配列することができる。以下に、その態様の
例を記載する。
は、単位ブロック化された複数のメモリデバイスを所定
パターンで配列することができる。以下に、その態様の
例を記載する。
【００１７】（１） 上述した本発明に係る強誘電体メ
モリ装置を単位ブロックとして、該単位ブロックを複数
所定パターンで配列した、強誘電体メモリ装置がさらに
アレイ化された強誘電体メモリ装置。
モリ装置を単位ブロックとして、該単位ブロックを複数
所定パターンで配列した、強誘電体メモリ装置がさらに
アレイ化された強誘電体メモリ装置。
【００１８】このような強誘電体メモリ装置は、例え
ば、実装基体上に、所定形状を有する複数の凹部が所定
パターンで配置され、メモリセルアレイおよび周辺回路
部は、それぞれ別のチップに形成されてメモリセルアレ
イチップおよび周辺回路チップを構成し、前記メモリセ
ルアレイチップおよび前記周辺回路チップは、両者が積
層された状態で前記凹部の形状と対応する所定形状を有
し、前記凹部内に、前記周辺回路チップおよび前記メモ
リセルアレイチップが積層された構造を有することがで
きる。この場合、前記周辺回路部チップと前記メモリセ
ルアレイチップの積層の順序は特に限定されず、前記周
辺回路チップ上に前記メモリセルアレイチップが積層さ
れ、あるいは前記メモリセルアレイチップ上に前記周辺
回路チップが、積層されていてもよい。
ば、実装基体上に、所定形状を有する複数の凹部が所定
パターンで配置され、メモリセルアレイおよび周辺回路
部は、それぞれ別のチップに形成されてメモリセルアレ
イチップおよび周辺回路チップを構成し、前記メモリセ
ルアレイチップおよび前記周辺回路チップは、両者が積
層された状態で前記凹部の形状と対応する所定形状を有
し、前記凹部内に、前記周辺回路チップおよび前記メモ
リセルアレイチップが積層された構造を有することがで
きる。この場合、前記周辺回路部チップと前記メモリセ
ルアレイチップの積層の順序は特に限定されず、前記周
辺回路チップ上に前記メモリセルアレイチップが積層さ
れ、あるいは前記メモリセルアレイチップ上に前記周辺
回路チップが、積層されていてもよい。
【００１９】（２） 少なくともメモリセルアレイを単
位ブロックとして、該単位ブロックを複数所定パターン
で配列した、メモリセルアレイがさらにアレイ化された
強誘電体メモリ装置。この場合、前記単位ブロックの相
互間に、少なくとも周辺回路部の一部が配置されること
ができる。
位ブロックとして、該単位ブロックを複数所定パターン
で配列した、メモリセルアレイがさらにアレイ化された
強誘電体メモリ装置。この場合、前記単位ブロックの相
互間に、少なくとも周辺回路部の一部が配置されること
ができる。
【００２０】さらに、本発明に係る強誘電体メモリ装置
は、絶縁性基板上に、複数組のメモリセルアレイと周辺
回路部とを積層した構造を有することができる。この場
合、前記メモリセルアレイおよび前記周辺回路部は、そ
れぞれ別のチップに形成されてメモリセルアレイチップ
および周辺回路チップを構成することができる。
は、絶縁性基板上に、複数組のメモリセルアレイと周辺
回路部とを積層した構造を有することができる。この場
合、前記メモリセルアレイおよび前記周辺回路部は、そ
れぞれ別のチップに形成されてメモリセルアレイチップ
および周辺回路チップを構成することができる。
【００２１】本発明に係る強誘電体メモリ装置は、以下
の工程（ａ），（ｂ）を含む、強誘電体メモリ装置の製
造方法によって得ることができる。
の工程（ａ），（ｂ）を含む、強誘電体メモリ装置の製
造方法によって得ることができる。
【００２２】（ａ）半導体基板上に、メモリセルに選択
的に情報の書き込みもしくは読み出しを行うための周辺
回路部を形成する工程、および（ｂ）前記周辺回路部の
上に、少なくとも、第１信号電極と、該第１信号電極と
交差する方向に配列された第２信号電極と、少なくとも
前記第１信号電極と前記第２信号電極との交差領域に配
置された強誘電体層と、を形成して、メモリセルがマト
リクス状に配列されたメモリセルアレイを形成する工
程。
的に情報の書き込みもしくは読み出しを行うための周辺
回路部を形成する工程、および（ｂ）前記周辺回路部の
上に、少なくとも、第１信号電極と、該第１信号電極と
交差する方向に配列された第２信号電極と、少なくとも
前記第１信号電極と前記第２信号電極との交差領域に配
置された強誘電体層と、を形成して、メモリセルがマト
リクス状に配列されたメモリセルアレイを形成する工
程。
【００２３】さらに、本発明に係る強誘電体メモリ装置
は、ＦＳＡ（Fluidic Self-Assembly）を用いて周辺回
路チップおよびメモリセルアレイチップを積層した状態
で実装する方法であって、以下の工程（ａ）〜（ｄ）を
含む、強誘電体メモリ装置の製造方法によって得ること
ができる。
は、ＦＳＡ（Fluidic Self-Assembly）を用いて周辺回
路チップおよびメモリセルアレイチップを積層した状態
で実装する方法であって、以下の工程（ａ）〜（ｄ）を
含む、強誘電体メモリ装置の製造方法によって得ること
ができる。
【００２４】（ａ）実装基体に所定パターンの凹部を単
数もしくは複数形成する工程、（ｂ）前記凹部の形状に
対応する所定形状を有する、前記周辺回路チップおよび
前記メモリセルアレイチップを形成する工程、（ｃ）前
記実装基体の表面に、前記周辺回路チップまたは前記メ
モリセルアレイチップを混合した液体を供給して、前記
凹部に前記周辺回路チップまたは前記メモリセルアレイ
チップをはめこむ工程、および（ｄ）前記実装基体の表
面に、前記メモリセルアレイチップまたは前記周辺回路
チップを混合した液体を供給して、前記工程（ｃ）で前
記凹部にはめ込まれたチップと異なる、前記メモリセル
アレイチップまたは前記周辺回路チップを前記凹部には
め込む工程。
数もしくは複数形成する工程、（ｂ）前記凹部の形状に
対応する所定形状を有する、前記周辺回路チップおよび
前記メモリセルアレイチップを形成する工程、（ｃ）前
記実装基体の表面に、前記周辺回路チップまたは前記メ
モリセルアレイチップを混合した液体を供給して、前記
凹部に前記周辺回路チップまたは前記メモリセルアレイ
チップをはめこむ工程、および（ｄ）前記実装基体の表
面に、前記メモリセルアレイチップまたは前記周辺回路
チップを混合した液体を供給して、前記工程（ｃ）で前
記凹部にはめ込まれたチップと異なる、前記メモリセル
アレイチップまたは前記周辺回路チップを前記凹部には
め込む工程。
【００２５】
【発明の実施の形態】［第１の実施の形態］ （デバイス）図１は、本実施の形態に係る強誘電体メモ
リ装置を模式的に示す平面図であり、図２は、図１のＡ
−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示
す断面図である。
リ装置を模式的に示す平面図であり、図２は、図１のＡ
−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示
す断面図である。
【００２６】本実施の形態の強誘電体メモリ装置１００
０は、メモリセルアレイ２００と、周辺回路部１００と
を有する。そして、メモリセルアレイ２００と周辺回路
部１００とは、異なる層に形成されている。この例で
は、下層に周辺回路部１００が、上層にメモリセルアレ
イ２００が形成されている。
０は、メモリセルアレイ２００と、周辺回路部１００と
を有する。そして、メモリセルアレイ２００と周辺回路
部１００とは、異なる層に形成されている。この例で
は、下層に周辺回路部１００が、上層にメモリセルアレ
イ２００が形成されている。
【００２７】メモリセルアレイ２００は、行選択のため
の第１信号電極（ワード線）３０と、列選択のための第
２信号電極（ビット線）３４とが直交するように配列さ
れている。なお、信号電極は、上記の逆でもよく、第１
信号電極がビット線、第２信号電極がワード線でもよ
い。そして、図２に示すように、第１信号電極３０と第
２信号電極３４との間には強誘電体層３２が配置されて
いる。従って、第１信号電極３０と第２信号電極３４と
の交差領域において、それぞれ強誘電体キャパシタから
なるメモリセルが構成されている。そして、第１信号電
極３０、強誘電体層３２および第２信号電極３４を覆う
ように、絶縁層からなる第１保護層３６が形成されてい
る。さらに、第２配線層４０を覆うように第１保護層３
６上に絶縁性の第２保護層３８が形成されている。第１
信号電極３０および第２信号電極３４は、それぞれ第２
配線層４０によって周辺回路部１００の第１配線層２０
と電気的に接続されている。
の第１信号電極（ワード線）３０と、列選択のための第
２信号電極（ビット線）３４とが直交するように配列さ
れている。なお、信号電極は、上記の逆でもよく、第１
信号電極がビット線、第２信号電極がワード線でもよ
い。そして、図２に示すように、第１信号電極３０と第
２信号電極３４との間には強誘電体層３２が配置されて
いる。従って、第１信号電極３０と第２信号電極３４と
の交差領域において、それぞれ強誘電体キャパシタから
なるメモリセルが構成されている。そして、第１信号電
極３０、強誘電体層３２および第２信号電極３４を覆う
ように、絶縁層からなる第１保護層３６が形成されてい
る。さらに、第２配線層４０を覆うように第１保護層３
６上に絶縁性の第２保護層３８が形成されている。第１
信号電極３０および第２信号電極３４は、それぞれ第２
配線層４０によって周辺回路部１００の第１配線層２０
と電気的に接続されている。
【００２８】周辺回路部１００は、図１に示すように、
前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための各種回路を含み、例えば、第１
信号電極３０を選択的に制御するための第１駆動回路５
０と、第２信号電極３４を選択的に制御するための第２
駆動回路５２と、センスアンプなどの信号検出回路５４
とを含む。
前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための各種回路を含み、例えば、第１
信号電極３０を選択的に制御するための第１駆動回路５
０と、第２信号電極３４を選択的に制御するための第２
駆動回路５２と、センスアンプなどの信号検出回路５４
とを含む。
【００２９】また、周辺回路部１００は、図２に示すよ
うに、半導体基板１０上に形成されたＭＯＳトランジス
タを含む。ＭＯＳトランジスタ１２は、ゲート絶縁層１
２ａ，ゲート電極１２ｂおよびソース／ドレイン領域１
２ｃを有する。各ＭＯＳトランジスタ１２は素子分離領
域１４によって分離されている。ＭＯＳトランジスタ１
２が形成された半導体基板１０上には、第１層間絶縁層
１６が形成されている。さらに、各ＭＯＳトランジスタ
１２は、所定のパターンで形成された第１配線層２０に
よって電気的接続がなされている。第１配線層２０上に
は、第２層間絶縁層１８が形成されている。そして、周
辺回路部１００とメモリセルアレイ２００とは、第２配
線層４０によって電気的に接続されている。
うに、半導体基板１０上に形成されたＭＯＳトランジス
タを含む。ＭＯＳトランジスタ１２は、ゲート絶縁層１
２ａ，ゲート電極１２ｂおよびソース／ドレイン領域１
２ｃを有する。各ＭＯＳトランジスタ１２は素子分離領
域１４によって分離されている。ＭＯＳトランジスタ１
２が形成された半導体基板１０上には、第１層間絶縁層
１６が形成されている。さらに、各ＭＯＳトランジスタ
１２は、所定のパターンで形成された第１配線層２０に
よって電気的接続がなされている。第１配線層２０上に
は、第２層間絶縁層１８が形成されている。そして、周
辺回路部１００とメモリセルアレイ２００とは、第２配
線層４０によって電気的に接続されている。
【００３０】次に、本実施の形態の強誘電体メモリ装置
１０００における書き込み，読み出し動作の一例につい
て述べる。
１０００における書き込み，読み出し動作の一例につい
て述べる。
【００３１】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。
【００３２】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
【００３３】以上の構成の強誘電体メモリ装置によれ
ば、単一の半導体基板１０上に周辺回路部１００および
メモリセルアレイ２００とが積層されることで、周辺回
路部とメモリセルアレイとを同一面に配置した場合に比
べてチップ面積を大幅に小さくすることができ、メモリ
セルの集積度を高めることができる。
ば、単一の半導体基板１０上に周辺回路部１００および
メモリセルアレイ２００とが積層されることで、周辺回
路部とメモリセルアレイとを同一面に配置した場合に比
べてチップ面積を大幅に小さくすることができ、メモリ
セルの集積度を高めることができる。
【００３４】（デバイスの製造方法）次に、上述した強
誘電体メモリ装置の製造方法の一例について述べる。図
３および図４は、強誘電体メモリ装置１０００の製造工
程を模式的に示す断面図である。
誘電体メモリ装置の製造方法の一例について述べる。図
３および図４は、強誘電体メモリ装置１０００の製造工
程を模式的に示す断面図である。
【００３５】図３に示すように、公知のＬＳＩプロセス
を用いて、周辺回路１００を形成する。具体的には、半
導体基板１０上にＭＯＳトランジスタ１２を形成する。
例えば、半導体基板１０上の所定領域にトレンチ分離
法，ＬＯＣＯＳ法などを用いて素子分離領域１４を形成
し、ついでゲート絶縁層１２ａおよびゲート電極１２ｂ
を形成し、その後、半導体基板１０に不純物をドープす
ることでソース／ドレイン領域１２ｃを形成する。つい
で、第１層間絶縁層１６を形成した後、コンタクトホー
ルを形成し、その後、所定パターンの第１配線層２０を
形成する。ついで、第１配線層２０が形成された第１層
間絶縁層１６上に、第２層間絶縁層１８を形成する。こ
のようにして駆動回路５０，５２および信号検出回路５
４などの各種回路を含む周辺回路部１００が形成され
る。
を用いて、周辺回路１００を形成する。具体的には、半
導体基板１０上にＭＯＳトランジスタ１２を形成する。
例えば、半導体基板１０上の所定領域にトレンチ分離
法，ＬＯＣＯＳ法などを用いて素子分離領域１４を形成
し、ついでゲート絶縁層１２ａおよびゲート電極１２ｂ
を形成し、その後、半導体基板１０に不純物をドープす
ることでソース／ドレイン領域１２ｃを形成する。つい
で、第１層間絶縁層１６を形成した後、コンタクトホー
ルを形成し、その後、所定パターンの第１配線層２０を
形成する。ついで、第１配線層２０が形成された第１層
間絶縁層１６上に、第２層間絶縁層１８を形成する。こ
のようにして駆動回路５０，５２および信号検出回路５
４などの各種回路を含む周辺回路部１００が形成され
る。
【００３６】ついで、図４および図２に示すように、周
辺回路部１００上にメモリセルアレイ２００を形成す
る。具体的には、周辺回路部１００の第２層間絶縁層１
８上に、所定パターンで配列する第１信号電極３０を形
成する。ついで、第１信号電極３０が形成された第２層
間絶縁層１８上に、強誘電体層３２を形成する。さら
に、強誘電体層３２上に、所定パターンで配列する第２
信号電極３４を形成する。ついで、図２に示すように、
第２信号電極３４が形成された強誘電体層３２上に、絶
縁層からなる第１保護層３６が形成され、さらに第１保
護層３６の所定領域にコンタクトホールが形成され、そ
の後、所定パターンの第２配線層４０が形成される。第
２配線層４０は、周辺回路部１００とメモリセルアレイ
２００とを電気的に接続している。さらに最上層に、絶
縁層からなる第２保護層３８を形成する。このようにし
て、メモリセルアレイ２００が形成される。
辺回路部１００上にメモリセルアレイ２００を形成す
る。具体的には、周辺回路部１００の第２層間絶縁層１
８上に、所定パターンで配列する第１信号電極３０を形
成する。ついで、第１信号電極３０が形成された第２層
間絶縁層１８上に、強誘電体層３２を形成する。さら
に、強誘電体層３２上に、所定パターンで配列する第２
信号電極３４を形成する。ついで、図２に示すように、
第２信号電極３４が形成された強誘電体層３２上に、絶
縁層からなる第１保護層３６が形成され、さらに第１保
護層３６の所定領域にコンタクトホールが形成され、そ
の後、所定パターンの第２配線層４０が形成される。第
２配線層４０は、周辺回路部１００とメモリセルアレイ
２００とを電気的に接続している。さらに最上層に、絶
縁層からなる第２保護層３８を形成する。このようにし
て、メモリセルアレイ２００が形成される。
【００３７】メモリセルアレイ２００の形成方法は特に
限定されず、公知の方法ならびに材料を用いることがで
きる。例えば、第１信号電極３０および第２信号電極３
４は、スパッタリング、蒸着、などの方法によって成膜
され、ＲＩＥ、スパッタエッチング、プラズマエッチン
グなどの方法によってエッチングすることにより、パタ
ーニングできる。
限定されず、公知の方法ならびに材料を用いることがで
きる。例えば、第１信号電極３０および第２信号電極３
４は、スパッタリング、蒸着、などの方法によって成膜
され、ＲＩＥ、スパッタエッチング、プラズマエッチン
グなどの方法によってエッチングすることにより、パタ
ーニングできる。
【００３８】第１信号電極３０および第２信号電極３４
の材質としては、特に限定されないが、たとえばＩｒ，
ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏ
Ｏxを挙げることができる。第１信号電極３０および第
２信号電極３４は、それぞれ、単一の層あるいは複数の
層が積層された構造を有することができる。
の材質としては、特に限定されないが、たとえばＩｒ，
ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏ
Ｏxを挙げることができる。第１信号電極３０および第
２信号電極３４は、それぞれ、単一の層あるいは複数の
層が積層された構造を有することができる。
【００３９】強誘電体層の材質としては、たとえばＰＺ
Ｔ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2
Ｏ9）を挙げることができる。強誘電体層の成形方法と
しては、たとえば、ゾルゲル材料やＭＯＤ材料を用いた
スピンコート法やディッピング法、スパッタ法、ＭＯＣ
ＶＤ法、レーザアブレーション法を挙げることができ
る。
Ｔ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2
Ｏ9）を挙げることができる。強誘電体層の成形方法と
しては、たとえば、ゾルゲル材料やＭＯＤ材料を用いた
スピンコート法やディッピング法、スパッタ法、ＭＯＣ
ＶＤ法、レーザアブレーション法を挙げることができ
る。
【００４０】［第２の実施の形態］ （デバイス）図５は、本実施の形態に係る強誘電体メモ
リ装置を模式的に示す断面図である。本実施の形態の強
誘電体メモリ装置２０００は、周辺回路部とメモリセル
アレイとがそれぞれ別のチップを構成している点で、第
１の実施の形態と異なる。すなわち、強誘電体メモリ装
置２０００は、実装基体３００の所定位置に形成された
凹部３１０内に、周辺回路チップ１００Ａとメモリセル
アレイチップ２００Ａとが積層する状態ではめ込まれて
いる。
リ装置を模式的に示す断面図である。本実施の形態の強
誘電体メモリ装置２０００は、周辺回路部とメモリセル
アレイとがそれぞれ別のチップを構成している点で、第
１の実施の形態と異なる。すなわち、強誘電体メモリ装
置２０００は、実装基体３００の所定位置に形成された
凹部３１０内に、周辺回路チップ１００Ａとメモリセル
アレイチップ２００Ａとが積層する状態ではめ込まれて
いる。
【００４１】メモリセルアレイチップ２００Ａは、図６
に示すように、基板４００上に、強誘電体層などからな
る下地層４１０が形成されている。このような下地層４
１０を形成することにより、キャパシタを構成する強誘
電体層３２の結晶成長を容易にし、その結晶性を良好に
することができる。したがって、下地層４１０の材質と
しては、強誘電体層３２と結晶構造ならびに組成の似た
ものを選択することが好ましい。例えば、強誘電体層３
２の材質としてＰＺＴを使った場合には、ＰＺＴ、Ｐｂ
ＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3などが、また、強
誘電体層３２の材質としてＳＢＴを使った場合には、Ｓ
ＢＴ、ＳｒＴｉＯ3、ＳｒＴａＯ6、ＳｒＳｎＯ3など
が、下地層の材質として好ましい。
に示すように、基板４００上に、強誘電体層などからな
る下地層４１０が形成されている。このような下地層４
１０を形成することにより、キャパシタを構成する強誘
電体層３２の結晶成長を容易にし、その結晶性を良好に
することができる。したがって、下地層４１０の材質と
しては、強誘電体層３２と結晶構造ならびに組成の似た
ものを選択することが好ましい。例えば、強誘電体層３
２の材質としてＰＺＴを使った場合には、ＰＺＴ、Ｐｂ
ＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3などが、また、強
誘電体層３２の材質としてＳＢＴを使った場合には、Ｓ
ＢＴ、ＳｒＴｉＯ3、ＳｒＴａＯ6、ＳｒＳｎＯ3など
が、下地層の材質として好ましい。
【００４２】下地層４１０上には、第１信号電極３０が
所定のパターンで形成されている。第１信号電極３０が
形成された下地層４１０上には、強誘電体層３２が形成
されている。さらに、強誘電体層３２上には、第２信号
電極３４が所定のパターンで形成されている。したがっ
て、第１信号電極３０と第２信号電極３４との交叉領域
において、それぞれ強誘電体キャパシタからなるメモリ
セルが構成されている。そして、最上層には図示しない
保護層が適宜形成されている。
所定のパターンで形成されている。第１信号電極３０が
形成された下地層４１０上には、強誘電体層３２が形成
されている。さらに、強誘電体層３２上には、第２信号
電極３４が所定のパターンで形成されている。したがっ
て、第１信号電極３０と第２信号電極３４との交叉領域
において、それぞれ強誘電体キャパシタからなるメモリ
セルが構成されている。そして、最上層には図示しない
保護層が適宜形成されている。
【００４３】なお、図６に示したメモリセルアレイチッ
プ２００Ａにおいては、下地層４１０を設けたが、この
下地層４１０は必要に応じて設けられる層であり、基板
４００の種類によっては下地層を設けなくてもよい。
プ２００Ａにおいては、下地層４１０を設けたが、この
下地層４１０は必要に応じて設けられる層であり、基板
４００の種類によっては下地層を設けなくてもよい。
【００４４】周辺回路チップ１００Ａは、第１の実施の
形態と同様に、メモリセルアレイチップ２００Ａのメモ
リセルに対して選択的に情報の書き込みもしくは読み出
しを行うための各種回路を含み、たとえば第１信号電極
３０を選択的に制御するための第１駆動回路と、第２信
号電極３４を選択的に制御するための第２駆動回路と、
センスアンプなどの信号検出回路とを含む。
形態と同様に、メモリセルアレイチップ２００Ａのメモ
リセルに対して選択的に情報の書き込みもしくは読み出
しを行うための各種回路を含み、たとえば第１信号電極
３０を選択的に制御するための第１駆動回路と、第２信
号電極３４を選択的に制御するための第２駆動回路と、
センスアンプなどの信号検出回路とを含む。
【００４５】そして、周辺回路チップ１００Ａは、第１
の実施の形態の説明で用いた図３に示すように、半導体
基板１０上に形成されたＭＯＳトランジスタ１２を含
む。ＭＯＳトランジスタ１２は、ゲート絶縁層１２ａ，
ゲート電極１２ｂおよびソース／ドレイン領域１２ｃを
有する。各ＭＯＳトランジスタ１２は素子分離領域１４
によって分離されている。ＭＯＳトランジスタ１２が形
成された半導体基板１０上には、第１層間絶縁層１６が
形成されている。さらに、各ＭＯＳトランジスタ１２
は、所定のパターンで形成された第１配線層２０によっ
て電気的接続がなされている。第１配線層２０上には、
第２層間絶縁層（保護層）１８が形成されている。
の実施の形態の説明で用いた図３に示すように、半導体
基板１０上に形成されたＭＯＳトランジスタ１２を含
む。ＭＯＳトランジスタ１２は、ゲート絶縁層１２ａ，
ゲート電極１２ｂおよびソース／ドレイン領域１２ｃを
有する。各ＭＯＳトランジスタ１２は素子分離領域１４
によって分離されている。ＭＯＳトランジスタ１２が形
成された半導体基板１０上には、第１層間絶縁層１６が
形成されている。さらに、各ＭＯＳトランジスタ１２
は、所定のパターンで形成された第１配線層２０によっ
て電気的接続がなされている。第１配線層２０上には、
第２層間絶縁層（保護層）１８が形成されている。
【００４６】図５に示す例においては、周辺回路チップ
１００Ａの上面より実装基体３００の凹部３１０の壁面
に沿って第１の接続配線層６０が形成されている。そし
て、周辺回路チップ１００Ａおよび第１の接続配線層６
０を覆うように絶縁層３２０が形成されている。さら
に、絶縁層３２０の所定領域に形成されたコンタクト部
を介して第１の接続配線層６０とメモリセルアレイチッ
プ２００Ａとを電気的に接続するための第２の接続配線
層６２が形成されている。したがって、周辺回路チップ
１００Ａとメモリセルアレイチップ２００Ａとは、第１
および第２接続配線層６０，６２によって電気的に接続
されている。
１００Ａの上面より実装基体３００の凹部３１０の壁面
に沿って第１の接続配線層６０が形成されている。そし
て、周辺回路チップ１００Ａおよび第１の接続配線層６
０を覆うように絶縁層３２０が形成されている。さら
に、絶縁層３２０の所定領域に形成されたコンタクト部
を介して第１の接続配線層６０とメモリセルアレイチッ
プ２００Ａとを電気的に接続するための第２の接続配線
層６２が形成されている。したがって、周辺回路チップ
１００Ａとメモリセルアレイチップ２００Ａとは、第１
および第２接続配線層６０，６２によって電気的に接続
されている。
【００４７】本実施の形態において、実装基体３００の
凹部３１０に周辺回路チップ１００Ａとメモリセルアレ
イチップ２００Ａとを実装する方法として、公知の実装
方法を用いることができる。以下に、この公知の実装方
法について説明する。
凹部３１０に周辺回路チップ１００Ａとメモリセルアレ
イチップ２００Ａとを実装する方法として、公知の実装
方法を用いることができる。以下に、この公知の実装方
法について説明する。
【００４８】この実装方法は、ＦＳＡ(Fluidic Self-As
sembly)法と呼ばれる。ＦＳＡ法は、１０〜数百ミクロ
ンの大きさおよび所定の形状を有する電子デバイス（以
下、「機能デバイス」という）を液体中に分散させ、機
能デバイスとほぼ同じ大きさおよび形状の穴あるいは嵌
合部（凹部３１０に相当する）を含む基体（実装基体３
００に相当する）の表面にこの分散液を流し込み、この
機能デバイスを当該穴あるいは嵌合部に嵌めこむことに
より、機能デバイスを基体に実装する技術である。ＦＳ
Ａ法については、たとえば、インフォメーションディス
プレイ誌（S.Drobac.ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳ
ＰＬＡＹ ＶＯＬ．１１（１９９９）１２〜１６頁）、
米国特許第５，５４５，２９１号明細書、米国特許第
５，７８３，８５６号明細書、米国特許第５，８２４，
１８６号明細書、および米国特許第５，９０４，５４５
号明細書等に開示されている。
sembly)法と呼ばれる。ＦＳＡ法は、１０〜数百ミクロ
ンの大きさおよび所定の形状を有する電子デバイス（以
下、「機能デバイス」という）を液体中に分散させ、機
能デバイスとほぼ同じ大きさおよび形状の穴あるいは嵌
合部（凹部３１０に相当する）を含む基体（実装基体３
００に相当する）の表面にこの分散液を流し込み、この
機能デバイスを当該穴あるいは嵌合部に嵌めこむことに
より、機能デバイスを基体に実装する技術である。ＦＳ
Ａ法については、たとえば、インフォメーションディス
プレイ誌（S.Drobac.ＩＮＦＯＲＭＡＴＩＯＮ ＤＩＳ
ＰＬＡＹ ＶＯＬ．１１（１９９９）１２〜１６頁）、
米国特許第５，５４５，２９１号明細書、米国特許第
５，７８３，８５６号明細書、米国特許第５，８２４，
１８６号明細書、および米国特許第５，９０４，５４５
号明細書等に開示されている。
【００４９】次に、ＦＳＡ法を用いた半導体装置の実装
工程の一例について簡単に説明する。
工程の一例について簡単に説明する。
【００５０】（１）まず、単結晶シリコンからなり、数
百〜数百万個の電子デバイスを含むウエハを、エッチン
グによって数千〜数百万個の機能ブロックに分割する。
分割により得られる機能ブロックは所定の３次元形状を
有し、各々が所定の機能を有する。また、電子デバイス
は、たとえばトランジスタのように単純な構造のもので
あっても、あるいはＩＣのように複雑な構造を有するで
あってもよい。
百〜数百万個の電子デバイスを含むウエハを、エッチン
グによって数千〜数百万個の機能ブロックに分割する。
分割により得られる機能ブロックは所定の３次元形状を
有し、各々が所定の機能を有する。また、電子デバイス
は、たとえばトランジスタのように単純な構造のもので
あっても、あるいはＩＣのように複雑な構造を有するで
あってもよい。
【００５１】（２）前述した機能ブロックとは別に、こ
れらの機能ブロックを嵌め込む基体を形成する。この基
体には、打刻やエッチング、あるいはレーザ等を用い
て、機能ブロックを嵌め込むための穴を形成する。この
穴は、機能ブロックの大きさおよび形状に一致するよう
に形成される。
れらの機能ブロックを嵌め込む基体を形成する。この基
体には、打刻やエッチング、あるいはレーザ等を用い
て、機能ブロックを嵌め込むための穴を形成する。この
穴は、機能ブロックの大きさおよび形状に一致するよう
に形成される。
【００５２】（３）次に、前述の工程により形成した機
能ブロックを液体中に分散させ、この分散液を（２）の
工程で形成した基体の表面に流す。この工程により、機
能ブロックは基体表面を通過しながら、基体に設けられ
た穴に落ちて自己整合的に嵌まる。穴に嵌まらなかった
機能ブロックは、分散液中から回収され、クリーニング
された後、同じくクリーニングされた液体中に再度分散
させられ、別の新たな基体表面に流される。以上の工程
が繰り返される間、機能ブロックと分散液は再利用され
続ける。
能ブロックを液体中に分散させ、この分散液を（２）の
工程で形成した基体の表面に流す。この工程により、機
能ブロックは基体表面を通過しながら、基体に設けられ
た穴に落ちて自己整合的に嵌まる。穴に嵌まらなかった
機能ブロックは、分散液中から回収され、クリーニング
された後、同じくクリーニングされた液体中に再度分散
させられ、別の新たな基体表面に流される。以上の工程
が繰り返される間、機能ブロックと分散液は再利用され
続ける。
【００５３】（４）基体に形成された穴に嵌合した機能
ブロックは、一般的なメタライズ法等で電気配線され、
最終的な電気回路の一部として機能する。以上の工程に
より、機能ブロックが半導体装置に実装される。
ブロックは、一般的なメタライズ法等で電気配線され、
最終的な電気回路の一部として機能する。以上の工程に
より、機能ブロックが半導体装置に実装される。
【００５４】このＦＳＡ法によれば、大量の機能ブロッ
クを一度に基体に実装することができるため、ディスプ
レイなどの装置の低価格化を図ることができ、かつ生産
スピードを向上させることができる。また、あらかじめ
検査により駆動可能な良品のみを機能ブロックとして用
いて実装を行なうことができるため、装置の信頼性を高
めることができる。また、機能ブロックを嵌合するため
の基体は、ガラス、プラスチック、シリコン等の様々な
材料を用いることができ、基体に用いる材料の選択の自
由度が高い。同様に、機能ブロックに用いる材料も、シ
リコン、ゲルマニウム−シリコン、ガリウム−砒素、イ
ンジウム−リン等、機能ブロックに必要な機能に合わせ
て選択することができる。このように、ＦＳＡ法は電子
デバイスの実装方法の一つとして、優れた作用および効
果が期待される。
クを一度に基体に実装することができるため、ディスプ
レイなどの装置の低価格化を図ることができ、かつ生産
スピードを向上させることができる。また、あらかじめ
検査により駆動可能な良品のみを機能ブロックとして用
いて実装を行なうことができるため、装置の信頼性を高
めることができる。また、機能ブロックを嵌合するため
の基体は、ガラス、プラスチック、シリコン等の様々な
材料を用いることができ、基体に用いる材料の選択の自
由度が高い。同様に、機能ブロックに用いる材料も、シ
リコン、ゲルマニウム−シリコン、ガリウム−砒素、イ
ンジウム−リン等、機能ブロックに必要な機能に合わせ
て選択することができる。このように、ＦＳＡ法は電子
デバイスの実装方法の一つとして、優れた作用および効
果が期待される。
【００５５】（デバイスの製造方法）本実施の形態の強
誘電体メモリ装置２０００は、上述した公知のＦＳＡ法
を適用して製造することができる。具体的には、まず、
実装基体３００の凹部３１０の底部にＦＳＡ法によって
周辺回路チップ１００Ａをはめ込む。ついで、周辺回路
チップ１００Ａの表面および実装基体３００の表面に沿
って所定のパターンを有する第１の接続配線層６０を形
成する。ついで、平坦化層としても機能する絶縁層３２
０を形成する。ついで、絶縁層３２０の壁面で構成され
る上側の凹部３１２内に、ＦＳＡ法によってメモリセル
アレイチップ２００Ａをはめ込む。ついで、第１の接続
配線層６０とメモリセルアレイチップ２００Ａとを接続
するための第２の接続配線層６２を形成する。
誘電体メモリ装置２０００は、上述した公知のＦＳＡ法
を適用して製造することができる。具体的には、まず、
実装基体３００の凹部３１０の底部にＦＳＡ法によって
周辺回路チップ１００Ａをはめ込む。ついで、周辺回路
チップ１００Ａの表面および実装基体３００の表面に沿
って所定のパターンを有する第１の接続配線層６０を形
成する。ついで、平坦化層としても機能する絶縁層３２
０を形成する。ついで、絶縁層３２０の壁面で構成され
る上側の凹部３１２内に、ＦＳＡ法によってメモリセル
アレイチップ２００Ａをはめ込む。ついで、第１の接続
配線層６０とメモリセルアレイチップ２００Ａとを接続
するための第２の接続配線層６２を形成する。
【００５６】（変形例）図１０は、第２の実施の形態に
係る強誘電体メモリ装置の変形例を模式的に示す断面図
である。この例の強誘電体メモリ装置３０００は、周辺
回路チップ１００Ａとメモリセルアレイチップ２００Ａ
との接続構造が図５に示すメモリ装置と異なっている。
具体的には、実装基体３００に形成された凹部３１０内
に、周辺回路チップ１００Ａとメモリセルアレイチップ
２００Ａとを絶縁層を介さずに積層する構造を有する。
そして、周辺回路チップ１００Ａとメモリセルアレイチ
ップ２００Ａとは、メモリセルアレイチップ２００Ａに
形成されたコンタクト配線層６４を介して電気的に接続
されている。なお、図１０において、符号６６は取り出
し配線層を示している。
係る強誘電体メモリ装置の変形例を模式的に示す断面図
である。この例の強誘電体メモリ装置３０００は、周辺
回路チップ１００Ａとメモリセルアレイチップ２００Ａ
との接続構造が図５に示すメモリ装置と異なっている。
具体的には、実装基体３００に形成された凹部３１０内
に、周辺回路チップ１００Ａとメモリセルアレイチップ
２００Ａとを絶縁層を介さずに積層する構造を有する。
そして、周辺回路チップ１００Ａとメモリセルアレイチ
ップ２００Ａとは、メモリセルアレイチップ２００Ａに
形成されたコンタクト配線層６４を介して電気的に接続
されている。なお、図１０において、符号６６は取り出
し配線層を示している。
【００５７】本実施の形態に係る強誘電体メモリ装置に
よれば、周辺回路チップ１００Ａとメモリセルアレイチ
ップ２００Ａとが積層されることで、周辺回路部とメモ
リセルアレイとを同一面に配置した場合に比べて、チッ
プ面積を大幅に小さくすることができ、メモリセルの集
積度を高めることができる。さらに、本実施の形態の強
誘電体メモリ装置によれば、周辺回路部とメモリセルア
レイとを別チップで形成することができるため、両者の
製造プロセスを完全に分離することができる。その結
果、それぞれのチップに適した製造プロセスを採用する
ことができ、高性能で歩留まりの高いメモリ装置を形成
することができる。また、実装基体として、ガラスやプ
ラスチックなどの材料を選択することで、メモリ装置の
コストを低くすることができる。
よれば、周辺回路チップ１００Ａとメモリセルアレイチ
ップ２００Ａとが積層されることで、周辺回路部とメモ
リセルアレイとを同一面に配置した場合に比べて、チッ
プ面積を大幅に小さくすることができ、メモリセルの集
積度を高めることができる。さらに、本実施の形態の強
誘電体メモリ装置によれば、周辺回路部とメモリセルア
レイとを別チップで形成することができるため、両者の
製造プロセスを完全に分離することができる。その結
果、それぞれのチップに適した製造プロセスを採用する
ことができ、高性能で歩留まりの高いメモリ装置を形成
することができる。また、実装基体として、ガラスやプ
ラスチックなどの材料を選択することで、メモリ装置の
コストを低くすることができる。
【００５８】［第３の実施の形態］ （メモリセルアレイの変形例）次に、メモリセルアレイ
の変形例について、図７〜図９を参照しながら説明す
る。
の変形例について、図７〜図９を参照しながら説明す
る。
【００５９】（１）第１の変形例 図７は、メモリセルアレイ２００Ｂの要部を示す断面図
である。このメモリセルアレイ２００Ｂは、絶縁性基板
４００と、この絶縁性基板４００に形成された溝内に設
けられた第１信号電極３０と、強誘電体層３２と、第２
信号電極３４とを有する。この例において特徴的なこと
は、第１信号電極３０がいわゆるダマシン法によって形
成されていることである。たとえば、第１信号電極３０
は、酸化シリコン層からなる絶縁性基板４００に所定パ
ターンの溝を形成した後、この溝内にたとえば白金など
の金属をメッキによって充填し、その後ＣＭＰ法によっ
て金属層を研磨し平坦化することにより形成される。
である。このメモリセルアレイ２００Ｂは、絶縁性基板
４００と、この絶縁性基板４００に形成された溝内に設
けられた第１信号電極３０と、強誘電体層３２と、第２
信号電極３４とを有する。この例において特徴的なこと
は、第１信号電極３０がいわゆるダマシン法によって形
成されていることである。たとえば、第１信号電極３０
は、酸化シリコン層からなる絶縁性基板４００に所定パ
ターンの溝を形成した後、この溝内にたとえば白金など
の金属をメッキによって充填し、その後ＣＭＰ法によっ
て金属層を研磨し平坦化することにより形成される。
【００６０】このようにダマシン法によって第１信号電
極を形成することにより、絶縁性基板４００上に段差の
ない状態で強誘電体層３２を形成できるので、強誘電体
層３２が容易に形成できる。また、第１信号配線３０の
高さを大きくすることによりその抵抗を小さくできるの
で、高速の書き込み，読み出しが可能となる。
極を形成することにより、絶縁性基板４００上に段差の
ない状態で強誘電体層３２を形成できるので、強誘電体
層３２が容易に形成できる。また、第１信号配線３０の
高さを大きくすることによりその抵抗を小さくできるの
で、高速の書き込み，読み出しが可能となる。
【００６１】（２）第２の変形例 図８は、メモリセルアレイ２００Ｃの要部を模式的に示
す断面図である。この例では、絶縁性基板４００に所定
パターンの凹部４１０と凸部４２０とが形成されてい
る。そして、凹部４１０の底面および凸部４２０の上面
に、それぞれ第１信号電極３０ａおよび３０ｂが形成さ
れている。これらの第１信号電極３０ａ，３０ｂが形成
された絶縁性基板４００上には強誘電体層３２が形成さ
れ、さらに強誘電体層３２上には所定パターンの第２信
号電極３４が形成されている。この構造のメモリセルア
レイ２００Ｃにおいては、強誘電体キャパシタが上下方
向に離れた状態で交互に形成されていることから、平面
的に見て隣接する第１信号電極３０ａと第１信号電極３
０ｂとの間にスペースをとる必要がない。そのため、メ
モリセルを極めて高い集積度で配置することができる。
す断面図である。この例では、絶縁性基板４００に所定
パターンの凹部４１０と凸部４２０とが形成されてい
る。そして、凹部４１０の底面および凸部４２０の上面
に、それぞれ第１信号電極３０ａおよび３０ｂが形成さ
れている。これらの第１信号電極３０ａ，３０ｂが形成
された絶縁性基板４００上には強誘電体層３２が形成さ
れ、さらに強誘電体層３２上には所定パターンの第２信
号電極３４が形成されている。この構造のメモリセルア
レイ２００Ｃにおいては、強誘電体キャパシタが上下方
向に離れた状態で交互に形成されていることから、平面
的に見て隣接する第１信号電極３０ａと第１信号電極３
０ｂとの間にスペースをとる必要がない。そのため、メ
モリセルを極めて高い集積度で配置することができる。
【００６２】（３）第３の変形例 図９は、メモリセルアレイ２００Ｄの要部を模式的に示
す断面図である。この例においては、キャパシタを構成
するための強誘電体層３２は第１信号電極３０と第２信
号電極３４との交叉領域にのみ形成されている。そし
て、隣接する強誘電体層３２の相互間には他の誘電体
層、例えば誘電率のより小さい誘電体から構成される層
３５が配置されている。このような構造のメモリセルア
レイ２００Ｄによれば、第１信号電極３０および第２信
号電極３４のそれぞれの浮遊容量を小さくすることがで
き、高速な書き込みおよび読み出しが可能となる。
す断面図である。この例においては、キャパシタを構成
するための強誘電体層３２は第１信号電極３０と第２信
号電極３４との交叉領域にのみ形成されている。そし
て、隣接する強誘電体層３２の相互間には他の誘電体
層、例えば誘電率のより小さい誘電体から構成される層
３５が配置されている。このような構造のメモリセルア
レイ２００Ｄによれば、第１信号電極３０および第２信
号電極３４のそれぞれの浮遊容量を小さくすることがで
き、高速な書き込みおよび読み出しが可能となる。
【００６３】以上、メモリセルアレイの変形例について
述べたが、図６〜図９に示す構造は、第１の実施の形態
および第２の実施の形態のいずれにも適用することがで
きる。すなわち、これらの変形例に係るメモリセルアレ
イ２００Ａ〜２００Ｄを第１の実施の形態に適用する場
合には、絶縁性基板４００は、周辺回路部１００を構成
する最上の層間絶縁層（例えば、図２に示す第２層間絶
縁層１８）に相当する。
述べたが、図６〜図９に示す構造は、第１の実施の形態
および第２の実施の形態のいずれにも適用することがで
きる。すなわち、これらの変形例に係るメモリセルアレ
イ２００Ａ〜２００Ｄを第１の実施の形態に適用する場
合には、絶縁性基板４００は、周辺回路部１００を構成
する最上の層間絶縁層（例えば、図２に示す第２層間絶
縁層１８）に相当する。
【００６４】［第４の実施の形態］図１１は、本実施の
形態に係る強誘電体メモリ装置を模式的に示す平面図で
ある。この強誘電体メモリ装置４０００は、例えば第１
の実施の形態に係る強誘電体メモリ装置１０００を単位
ブロック１０００Ａとし、これを複数個配列した点に特
徴を有する。このように強誘電体メモリ装置を分割した
状態で配置することにより、信号電極の配線長を適正な
ものにすることができ、その結果高速の書き込み，読み
出しが可能となる。単位ブロックとしては、第１の実施
の形態のメモリ装置と同様の構成を有する単位ブロック
１０００Ａの代わりに、第２の実施の形態に係るメモリ
装置２０００，３０００を単位ブロック２０００Ａ，３
０００Ａとすることもできる。
形態に係る強誘電体メモリ装置を模式的に示す平面図で
ある。この強誘電体メモリ装置４０００は、例えば第１
の実施の形態に係る強誘電体メモリ装置１０００を単位
ブロック１０００Ａとし、これを複数個配列した点に特
徴を有する。このように強誘電体メモリ装置を分割した
状態で配置することにより、信号電極の配線長を適正な
ものにすることができ、その結果高速の書き込み，読み
出しが可能となる。単位ブロックとしては、第１の実施
の形態のメモリ装置と同様の構成を有する単位ブロック
１０００Ａの代わりに、第２の実施の形態に係るメモリ
装置２０００，３０００を単位ブロック２０００Ａ，３
０００Ａとすることもできる。
【００６５】［第５の実施の形態］図１２は、本実施の
形態の強誘電体メモリ装置を模式的に示す平面図であ
る。この例の強誘電体メモリ装置５０００は、メモリセ
ルアレイを単位ブロック化する点で第４の実施の形態と
類似する。すなわち、この例では、メモリセルアレイの
単位ブロック５００を複数個配列し、メモリセルアレイ
の単位ブロック５００の相互間に周辺回路部６００を形
成している。この実施の形態においても、第４の実施の
形態と同様に、メモリセルアレイをブロック化すること
により、信号電極の配線長を適正にすることができ、高
速の書き込み，読み出しが可能となる。
形態の強誘電体メモリ装置を模式的に示す平面図であ
る。この例の強誘電体メモリ装置５０００は、メモリセ
ルアレイを単位ブロック化する点で第４の実施の形態と
類似する。すなわち、この例では、メモリセルアレイの
単位ブロック５００を複数個配列し、メモリセルアレイ
の単位ブロック５００の相互間に周辺回路部６００を形
成している。この実施の形態においても、第４の実施の
形態と同様に、メモリセルアレイをブロック化すること
により、信号電極の配線長を適正にすることができ、高
速の書き込み，読み出しが可能となる。
【００６６】［第６の実施の形態］図１３は、本実施の
形態に係る強誘電体メモリ装置を模式的に示す図であ
る。この例の強誘電体メモリ装置６０００は、絶縁性基
板４００上に、複数の周辺回路部（たとえば周辺回路チ
ップ１００Ａ）とメモリセルアレイ（たとえばメモリセ
ルアレイチップ２００Ａ）とが交互に積層されている。
このように、絶縁性基板４００上に複数組のメモリ装置
を積層することで、メモリセルの高集積化をさらに達成
することができる。
形態に係る強誘電体メモリ装置を模式的に示す図であ
る。この例の強誘電体メモリ装置６０００は、絶縁性基
板４００上に、複数の周辺回路部（たとえば周辺回路チ
ップ１００Ａ）とメモリセルアレイ（たとえばメモリセ
ルアレイチップ２００Ａ）とが交互に積層されている。
このように、絶縁性基板４００上に複数組のメモリ装置
を積層することで、メモリセルの高集積化をさらに達成
することができる。
【図１】本発明の第１の実施の形態に係る強誘電体メモ
リ装置を模式的に示す平面図である。
リ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａに沿った一部分を模式的に示す断
面図である。
面図である。
【図３】図１および図２に示す強誘電体メモリ装置の製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図４】図１および図２に示す強誘電体メモリ装置の製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図５】本発明の第２の実施の形態に係る強誘電体メモ
リ装置を模式的に示す断面図である。
リ装置を模式的に示す断面図である。
【図６】図５に示す強誘電体メモリ装置のメモリセルア
レイチップの要部を示す断面図である。
レイチップの要部を示す断面図である。
【図７】メモリセルアレイの変形例を示す断面図であ
る。
る。
【図８】メモリセルアレイの変形例を示す断面図であ
る。
る。
【図９】メモリセルアレイの変形例を示す断面図であ
る。
る。
【図１０】本発明の第２の実施の形態に係る強誘電体メ
モリ装置の変形例を示す断面図である。
モリ装置の変形例を示す断面図である。
【図１１】本発明の第４の実施の形態に係る強誘電体メ
モリ装置を模式的に示す平面図である。
モリ装置を模式的に示す平面図である。
【図１２】本発明の第５の実施の形態に係る強誘電体メ
モリ装置を模式的に示す平面図である。
モリ装置を模式的に示す平面図である。
【図１３】本発明の第６の実施の形態に係る強誘電体メ
モリ装置を模式的に示す図である。
モリ装置を模式的に示す図である。
１０ 半導体基板 １２ ＭＯＳトランジスタ １４ 素子分離領域 １６ 第１層間絶縁層 １８ 第２層間絶縁層 ２０ 第１配線層 ３０ 第１信号電極 ３２ 強誘電体層 ３４ 第２信号電極 ３６ 第１保護層 ３８ 第２保護層 ４０ 第２配線層 ５０ 第１駆動回路 ５２ 第２駆動回路 ５４ 信号検出回路 １０００，２０００，３０００，４０００，５０００，
６０００ 強誘電体メモリ装置 ２００，２００Ｂ，２００Ｃ，２００Ｄ メモリセルア
レイ ２００Ａ メモリセルアレイチップ １００ 周辺回路 １００Ａ 周辺回路チップ ３００ 実装基体 ３１０，３１２ 凹部 ５００，１０００Ａ，２０００Ａ，３０００Ａ 単位ブ
ロック
６０００ 強誘電体メモリ装置 ２００，２００Ｂ，２００Ｃ，２００Ｄ メモリセルア
レイ ２００Ａ メモリセルアレイチップ １００ 周辺回路 １００Ａ 周辺回路チップ ３００ 実装基体 ３１０，３１２ 凹部 ５００，１０００Ａ，２０００Ａ，３０００Ａ 単位ブ
ロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 和正 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR01 GA03 GA09 JA15 JA17 JA38 JA43 JA44 JA45 JA46 LA10 MA06 MA19 ZA01 ZA23 ZA30
Claims (19)
- 【請求項１】 メモリセルがマトリクス状に配列され、
第１信号電極と、該第１信号電極と交差する方向に配列
された第２信号電極と、少なくとも前記第１信号電極と
前記第２信号電極との交差領域に配置された強誘電体層
と、を含むメモリセルアレイと、 前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための周辺回路部と、を含み、 前記メモリセルアレイおよび前記周辺回路部は、異なる
層に配置される、強誘電体メモリ装置。 - 【請求項２】 請求項１において、 前記メモリセルアレイおよび前記周辺回路部は、単一の
半導体基板上に、前記周辺回路部および前記メモリセル
アレイの順に積層された、強誘電体メモリ装置。 - 【請求項３】 請求項１において、 前記メモリセルアレイおよび前記周辺回路部は、それぞ
れ別のチップに形成されてメモリセルアレイチップおよ
び周辺回路チップを構成し、実装基体上に、前記周辺回
路チップおよび前記メモリセルアレイチップの順に、あ
るいは前記メモリセルアレイチップおよび前記周辺回路
チップの順に、積層された、強誘電体メモリ装置。 - 【請求項４】 請求項３において、 前記実装基体はチップ収容のための凹部を有し、該凹部
に前記周辺回路チップおよび前記メモリセルアレイチッ
プが積層された状態で実装された、強誘電体メモリ装
置。 - 【請求項５】 請求項４において、 前記実装基体は、その材質として、半導体、ガラスまた
はプラスチックを用いる、強誘電体メモリ装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記メモリセルアレイは、基板上に、強誘電体または強
誘電体に類似の結晶構造を有する材料からなる下地層、
前記第１信号電極、前記強誘電体層および前記第２信号
電極が積層された、強誘電体メモリ装置。 - 【請求項７】 請求項１〜５のいずれかにおいて、 前記メモリセルアレイは、絶縁性基板、該絶縁性基板の
溝内に設けられた前記第１信号電極、前記強誘電体層お
よび前記第２信号電極を含み、前記第１信号電極が形成
された前記絶縁性基板上に、前記強誘電体層および前記
第２信号電極が積層された、強誘電体メモリ装置。 - 【請求項８】 請求項１〜５のいずれかにおいて、 前記メモリセルアレイは、絶縁性基板に所定パターンで
形成された凹部および凸部を有し、該凹部の底面および
該凸部の上面にそれぞれ前記第１信号電極が配置され、
該第１信号電極が形成された前記絶縁性基板上に、前記
強誘電体層および前記第２信号電極が積層された、強誘
電体メモリ装置。 - 【請求項９】 請求項１〜５のいずれかにおいて、 前記メモリセルアレイは、絶縁性基板上に、前記第１信
号電極、前記強誘電体層および前記第２信号電極が積層
され、前記強誘電体層は、前記第１信号電極と前記第２
信号電極との交差領域に配置され、隣接する強誘電体層
の相互間には該強誘電体層と異なる誘電体層が設けられ
た、強誘電体メモリ装置。 - 【請求項１０】 請求項９において、 前記誘電体層は、前記強誘電体層より誘電率の小さい材
質からなる、強誘電体メモリ装置。 - 【請求項１１】 請求項１〜１０に記載の強誘電体メモ
リ装置を単位ブロックとして、該単位ブロックを複数所
定パターンで配列した、強誘電体メモリ装置。 - 【請求項１２】 少なくともメモリセルアレイを単位ブ
ロックとして、該単位ブロックを複数所定パターンで配
列した、強誘電体メモリ装置。 - 【請求項１３】 請求項１２において、 前記単位ブロックの相互間に、少なくとも周辺回路部の
一部が配置された、強誘電体メモリ装置。 - 【請求項１４】 絶縁性基板上に、複数組のメモリセル
アレイと周辺回路部とを積層した、強誘電体メモリ装
置。 - 【請求項１５】 請求項１４において、 前記メモリセルアレイおよび前記周辺回路部は、それぞ
れ別のチップに形成されてメモリセルアレイチップおよ
び周辺回路チップを構成した、強誘電体メモリ装置。 - 【請求項１６】 以下の工程（ａ），（ｂ）を含む、強
誘電体メモリ装置の製造方法。 （ａ）半導体基板上に、メモリセルに対して選択的に情
報の書き込みもしくは読み出しを行うための周辺回路部
を形成する工程、および（ｂ）前記周辺回路部の上に、
少なくとも、第１信号電極と、該第１信号電極と交差す
る方向に配列された第２信号電極と、少なくとも前記第
１信号電極と前記第２信号電極との交差領域に配置され
た強誘電体層と、を形成して、メモリセルがマトリクス
状に配列されたメモリセルアレイを形成する工程。 - 【請求項１７】 ＦＳＡ（Fluidic Self-Assembly）を
用いて周辺回路チップおよびメモリセルアレイチップを
積層した状態で実装する方法であって、以下の工程
（ａ）〜（ｄ）を含む、強誘電体メモリ装置の製造方
法。 （ａ）実装基体に所定パターンの凹部を単数もしくは複
数形成する工程、（ｂ）前記凹部の形状に対応する所定
形状を有する、前記周辺回路チップおよび前記メモリセ
ルアレイチップを形成する工程、（ｃ）前記実装基体の
表面に、前記周辺回路チップまたは前記メモリセルアレ
イチップを混合した液体を供給して、前記凹部に前記周
辺回路チップまたは前記メモリセルアレイチップをはめ
こむ工程、および（ｄ）前記実装基体の表面に、前記メ
モリセルアレイチップまたは前記周辺回路チップを混合
した液体を供給して、前記工程（ｃ）で前記凹部にはめ
込まれたチップと異なる、前記メモリセルアレイチップ
または前記周辺回路チップを前記凹部にはめ込む工程。 - 【請求項１８】 実装基体上に、所定形状を有する複数
の凹部が所定パターンで配置され、 メモリセルアレイおよび周辺回路部は、それぞれ別のチ
ップに形成されてメモリセルアレイチップおよび周辺回
路チップを構成し、 前記メモリセルアレイチップおよび前記周辺回路チップ
は、両者が積層された状態で前記凹部の形状と対応する
所定形状を有し、 前記凹部内に、前記周辺回路チップおよび前記メモリセ
ルアレイチップが積層された、強誘電体メモリ装置。 - 【請求項１９】 請求項１８において、 前記周辺回路チップ上に前記メモリセルアレイチップ
が、あるいは前記メモリセルアレイチップ上に前記周辺
回路チップが、積層された、強誘電体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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