JP2001196552A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 漏洩電流等の影響を受けない強誘電体メ
モリ領域を論理回路領域の上部に積層することにより、
誤動作なくメモリの集積度を高めることにより、強誘電
体メモリを備える半導体装置の集積度を向上させる。 【解決手段】 ビット線駆動トランジスタを備えた論理
回路領域が形成された半導体基板３００と、論理回路領
域上に形成され、ビット線駆動トランジスタと電気的に
連結される相互連結配線と、相互連結配線の上部に形成
され、相互連結配線と電気的に連結されるビット線３３
０と、ビット線の上側に形成され、セル形成領域を限定
するシリコン膜３５０と、シリコン膜上に形成され、ゲ
ート電極３６８とソース電極３６２およびドレイン電極
３６４で構成されるトランジスタ領域とトランジスタ上
に形成され、ソース電極と電気的に連結されるキャパシ
タ３８０を含んで構成される。
モリ領域を論理回路領域の上部に積層することにより、
誤動作なくメモリの集積度を高めることにより、強誘電
体メモリを備える半導体装置の集積度を向上させる。 【解決手段】 ビット線駆動トランジスタを備えた論理
回路領域が形成された半導体基板３００と、論理回路領
域上に形成され、ビット線駆動トランジスタと電気的に
連結される相互連結配線と、相互連結配線の上部に形成
され、相互連結配線と電気的に連結されるビット線３３
０と、ビット線の上側に形成され、セル形成領域を限定
するシリコン膜３５０と、シリコン膜上に形成され、ゲ
ート電極３６８とソース電極３６２およびドレイン電極
３６４で構成されるトランジスタ領域とトランジスタ上
に形成され、ソース電極と電気的に連結されるキャパシ
タ３８０を含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、より具体的には高集積半導体装置に
適する強誘電体メモリを備えた半導体装置およびその製
造方法に関するものである。
の製造方法に関し、より具体的には高集積半導体装置に
適する強誘電体メモリを備えた半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】最近までの半導体装置は、半導体装置を
製造するのに用いられる材料の開発、製造設備の改良、
工程技法の改善、および設計技術の発展等により急速に
高集積化する傾向にある。半導体装置が高集積化するに
伴い、以前に個別的に製造されていた回路要素、例え
ば、キャパシタ、トランジスタ、抵抗等が一つの単一チ
ップ内に集積されている。さらに、このような回路要素
の有機的結合で成る回路、例えばメモリ等が一つの単一
チップ内に集積されるようになっている。さらに、電子
産業が発展するに伴い、メモリ分野でも既存のＤＲＡＭ
より低電圧で駆動し、データ処理の速やかなメモリが求
められている。その要求に応えて、多数のメモリが開発
され常用され、乃至は、現在開発中である。現在開発中
の多数のメモリ中で、強誘電体メモリは、駆動電圧が低
くデータ処理速度が速やかであり、耐久性および信頼性
の高い利点により今後ＤＲＡＭに代替えされるものと期
待されており、その開発および研究が活発に進められて
いる。
製造するのに用いられる材料の開発、製造設備の改良、
工程技法の改善、および設計技術の発展等により急速に
高集積化する傾向にある。半導体装置が高集積化するに
伴い、以前に個別的に製造されていた回路要素、例え
ば、キャパシタ、トランジスタ、抵抗等が一つの単一チ
ップ内に集積されている。さらに、このような回路要素
の有機的結合で成る回路、例えばメモリ等が一つの単一
チップ内に集積されるようになっている。さらに、電子
産業が発展するに伴い、メモリ分野でも既存のＤＲＡＭ
より低電圧で駆動し、データ処理の速やかなメモリが求
められている。その要求に応えて、多数のメモリが開発
され常用され、乃至は、現在開発中である。現在開発中
の多数のメモリ中で、強誘電体メモリは、駆動電圧が低
くデータ処理速度が速やかであり、耐久性および信頼性
の高い利点により今後ＤＲＡＭに代替えされるものと期
待されており、その開発および研究が活発に進められて
いる。
【０００３】このような強誘電体メモリは、灰チタン石
（ｐｅｒｏｖｓｋｉｔｅ）構造を有する強誘電性材料、
例えばＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３
［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐ
ｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ ３等をキャパシタ誘電体膜
に用い、その強誘電体の自発分極を利用してデータを記
録し読み出す。即ち、強誘電体を両側の電極の間に配置
し、これら両側の電極に互いに異なる電位の電圧を印加
すれば、強誘電体は特定方向に自発分極し、その分極方
向を利用してデータを記録し読み出す。例えば、強誘電
体の上部電極には５Ｖの電圧を印加し、下部電極には０
Ｖの電圧を印加すれば、その二つの電極の間に挿入され
ている強誘電体は、陽（＋）の方向に分極されて、デー
タ“１”が記録される。さらに、その逆の場合、即ち上
部電極には０Ｖの電圧を印加し、下部電極には５Ｖの電
圧を印加すれば、強誘電体は陰（−）の方向に分極し
て、データ“０”が記録される。以後データを読み出す
時は、５Ｖの電圧を上部電極に印加し、下部電極には０
Ｖの電圧を印加した後、出力される電圧と基準電圧を比
較して、基準電圧より大きければデータ“１”、小さけ
れば“０”に読み出す。このとき、出力電圧は強誘電体
の自発分極の方向により異なることになる。
（ｐｅｒｏｖｓｋｉｔｅ）構造を有する強誘電性材料、
例えばＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３
［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐ
ｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ ３等をキャパシタ誘電体膜
に用い、その強誘電体の自発分極を利用してデータを記
録し読み出す。即ち、強誘電体を両側の電極の間に配置
し、これら両側の電極に互いに異なる電位の電圧を印加
すれば、強誘電体は特定方向に自発分極し、その分極方
向を利用してデータを記録し読み出す。例えば、強誘電
体の上部電極には５Ｖの電圧を印加し、下部電極には０
Ｖの電圧を印加すれば、その二つの電極の間に挿入され
ている強誘電体は、陽（＋）の方向に分極されて、デー
タ“１”が記録される。さらに、その逆の場合、即ち上
部電極には０Ｖの電圧を印加し、下部電極には５Ｖの電
圧を印加すれば、強誘電体は陰（−）の方向に分極し
て、データ“０”が記録される。以後データを読み出す
時は、５Ｖの電圧を上部電極に印加し、下部電極には０
Ｖの電圧を印加した後、出力される電圧と基準電圧を比
較して、基準電圧より大きければデータ“１”、小さけ
れば“０”に読み出す。このとき、出力電圧は強誘電体
の自発分極の方向により異なることになる。
【０００４】このように、強誘電体メモリでは、キャパ
シタに充電された電荷量でデータを記録および出力する
のではなく、自発分極を利用してデータを記録し読み出
すので、漏洩電流の影響を受けない。しかし、従来は、
このような利点を有する強誘電体メモリとは逆に、典型
的にＤＲＡＭが用いられたメモリは、データの貯蔵およ
び読み出しのため、大部分の半導体装置に備えられる。
このようなメモリを備えた半導体装置の構造に対し簡略
に説明すれば次の通りである。図面には示していない
が、半導体基板上に形成される論理回路領域とメモリ領
域には、それぞれ半導体基板上に所定面積（例えば、
１：１の面積）が定められており、論理回路領域とメモ
リ領域が同一の平面上に形成されている。このように、
論理回路領域とメモリ領域が同一の平面上に形成される
場合、半導体基板上の利用効率、即ち集積度が低下する
にも拘らず、二つの要素を同一の平面上に形成する理由
は、漏洩電流によるキャパシタの誤動作を防止するため
である。
シタに充電された電荷量でデータを記録および出力する
のではなく、自発分極を利用してデータを記録し読み出
すので、漏洩電流の影響を受けない。しかし、従来は、
このような利点を有する強誘電体メモリとは逆に、典型
的にＤＲＡＭが用いられたメモリは、データの貯蔵およ
び読み出しのため、大部分の半導体装置に備えられる。
このようなメモリを備えた半導体装置の構造に対し簡略
に説明すれば次の通りである。図面には示していない
が、半導体基板上に形成される論理回路領域とメモリ領
域には、それぞれ半導体基板上に所定面積（例えば、
１：１の面積）が定められており、論理回路領域とメモ
リ領域が同一の平面上に形成されている。このように、
論理回路領域とメモリ領域が同一の平面上に形成される
場合、半導体基板上の利用効率、即ち集積度が低下する
にも拘らず、二つの要素を同一の平面上に形成する理由
は、漏洩電流によるキャパシタの誤動作を防止するため
である。
【０００５】これをより具体的に説明すれば、メモリは
それぞれ一つのトランジスタと一つのキャパシタで成る
単位セル等を多数個備え、トランジスタの駆動に対応
し、キャパシタに電荷を充電させてデータを記録するよ
うになっている。さらに、その貯蔵されたデータを読み
出す時は、キャパシタに充電された電荷により変化した
電位と、既に設定された基準電位を比較し、そのキャパ
シタに貯蔵されたデータが“１”であるか“０”である
かを判断する。例えば、そのキャパシタに直流電圧を印
加した後、そのキャパシタから出力される電圧と基準電
圧を比較し、出力電圧が基準電圧より高ければ“１”に
読み出し、低ければ“０”に読み出す。
それぞれ一つのトランジスタと一つのキャパシタで成る
単位セル等を多数個備え、トランジスタの駆動に対応
し、キャパシタに電荷を充電させてデータを記録するよ
うになっている。さらに、その貯蔵されたデータを読み
出す時は、キャパシタに充電された電荷により変化した
電位と、既に設定された基準電位を比較し、そのキャパ
シタに貯蔵されたデータが“１”であるか“０”である
かを判断する。例えば、そのキャパシタに直流電圧を印
加した後、そのキャパシタから出力される電圧と基準電
圧を比較し、出力電圧が基準電圧より高ければ“１”に
読み出し、低ければ“０”に読み出す。
【０００６】
【発明が解決しようとする課題】一方、集積度を向上さ
せるためにメモリを論理回路領域の上部に形成すると、
メモリに備えられた各単位セルのキャパシタに漏洩電流
が発生し、そのキャパシタに充電された電荷が失われ
る。例えば、キャパシタに連結されたトランジスタがオ
フ状態で発生するか、キャパシタが接続した不純物拡散
領域で発生する漏洩電流等によりキャパシタに充電され
た電荷が失われる。このように、キャパシタに充電され
た電荷が失われると、キャパシタを介して出力される電
位は低くなり、その電荷損失が大きい場合は、その出力
電圧が基準電圧よりも低くなり、データ“１”が貯蔵さ
れたキャパシタでデータ“１”が読み出される。したが
って、最近までは、半導体装置の信頼性を確保するため
集積度が減少するとしても、論理回路領域とメモリを同
一の平面上に形成するしかない問題点があった。ここに
本発明は、前記従来技術の諸般問題点を解決するため考
案されたものであり、本発明の目的は、高集積半導体装
置に適した強誘電体メモリを備えた半導体装置およびそ
の製造方法を提供することにある。
せるためにメモリを論理回路領域の上部に形成すると、
メモリに備えられた各単位セルのキャパシタに漏洩電流
が発生し、そのキャパシタに充電された電荷が失われ
る。例えば、キャパシタに連結されたトランジスタがオ
フ状態で発生するか、キャパシタが接続した不純物拡散
領域で発生する漏洩電流等によりキャパシタに充電され
た電荷が失われる。このように、キャパシタに充電され
た電荷が失われると、キャパシタを介して出力される電
位は低くなり、その電荷損失が大きい場合は、その出力
電圧が基準電圧よりも低くなり、データ“１”が貯蔵さ
れたキャパシタでデータ“１”が読み出される。したが
って、最近までは、半導体装置の信頼性を確保するため
集積度が減少するとしても、論理回路領域とメモリを同
一の平面上に形成するしかない問題点があった。ここに
本発明は、前記従来技術の諸般問題点を解決するため考
案されたものであり、本発明の目的は、高集積半導体装
置に適した強誘電体メモリを備えた半導体装置およびそ
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めの本発明に係る半導体装置は、半導体基板；前記半導
体基板上に形成される論理回路領域；前記論理回路領域
上に積層され、トランジスタ領域とキャパシタ領域で構
成される強誘電体メモリ領域を含んで構成されることを
第１特徴とする。さらに、本発明に係る半導体装置は、
ビット線駆動トランジスタを備えた論理回路領域が形成
された半導体基板；前記論理回路領域上に形成され、ビ
ット線駆動トランジスタと電気的に連結される相互連結
配線；前記相互連結配線の上部に形成され、前記相互連
結配線と電気的に連結されるビット線；前記ビット線の
上側に形成され、セル形成領域を限定するシリコン膜；
前記シリコン膜上に形成され、ゲート電極とソース電極
およびドレイン電極で構成されるトランジスタ領域；前
記トランジスタ上に形成され、前記ソース電極と電気的
に連結されるキャパシタを含んで構成されることを第２
特徴とする。
めの本発明に係る半導体装置は、半導体基板；前記半導
体基板上に形成される論理回路領域；前記論理回路領域
上に積層され、トランジスタ領域とキャパシタ領域で構
成される強誘電体メモリ領域を含んで構成されることを
第１特徴とする。さらに、本発明に係る半導体装置は、
ビット線駆動トランジスタを備えた論理回路領域が形成
された半導体基板；前記論理回路領域上に形成され、ビ
ット線駆動トランジスタと電気的に連結される相互連結
配線；前記相互連結配線の上部に形成され、前記相互連
結配線と電気的に連結されるビット線；前記ビット線の
上側に形成され、セル形成領域を限定するシリコン膜；
前記シリコン膜上に形成され、ゲート電極とソース電極
およびドレイン電極で構成されるトランジスタ領域；前
記トランジスタ上に形成され、前記ソース電極と電気的
に連結されるキャパシタを含んで構成されることを第２
特徴とする。
【０００８】なお、本発明に係る半導体装置の製造方法
は、半導体基板上にビット線駆動トランジスタと連結さ
れる相互連結配線が形成された論理回路領域を形成する
段階；前記相互連結配線の上側に前記相互連結配線と電
気的に連結されるビット線を形成する段階；前記ビット
線の上側に前記ビット線と連結され、セル形成領域を限
定するシリコン膜を形成する段階；前記シリコン膜上に
ゲート電極、ソース電極およびドレイン電極で構成され
るトランジスタを形成する段階；前記トランジスタの上
側に前記ソース電極と電気的に連結されるキャパシタを
形成する段階；を含んで構成されることを第３特徴とす
る。
は、半導体基板上にビット線駆動トランジスタと連結さ
れる相互連結配線が形成された論理回路領域を形成する
段階；前記相互連結配線の上側に前記相互連結配線と電
気的に連結されるビット線を形成する段階；前記ビット
線の上側に前記ビット線と連結され、セル形成領域を限
定するシリコン膜を形成する段階；前記シリコン膜上に
ゲート電極、ソース電極およびドレイン電極で構成され
るトランジスタを形成する段階；前記トランジスタの上
側に前記ソース電極と電気的に連結されるキャパシタを
形成する段階；を含んで構成されることを第３特徴とす
る。
【０００９】さらに、本発明に係る半導体装置の製造方
法は、半導体基板上にビット線駆動トランジスタと連結
される相互連結配線が形成された論理回路領域を形成す
る段階；前記全体構造の上面に前記相互連結配線の上面
を露出させる第１層間絶縁膜を形成する段階；前記第１
層間絶縁膜上に前記相互連結配線と電気的に連結される
ビット線を形成する段階；前記全体構造の上面に前記ビ
ット線の一部を露出させる第２層間絶縁膜を形成する段
階；前記第２層間絶縁膜を選択的にパターニングし、セ
ル形成領域を限定する段階；前記セル形成領域に限定さ
れた第２層間絶縁膜の部分上に、前記ビット線と連結さ
れるシリコン膜を形成する段階；前記シリコン膜上にゲ
ート絶縁膜とゲート電極を形成する段階；前記ゲート電
極の両側の下部にあるシリコン膜に、ソース電極および
ドレイン電極をそれぞれ形成する段階；前記全体構造の
上面に前記ソース電極を露出させるキャパシタ用下部電
極を形成する段階；前記下部電極上に誘電体膜および上
部電極を形成する段階；を含んで構成されることを第４
特徴とする。
法は、半導体基板上にビット線駆動トランジスタと連結
される相互連結配線が形成された論理回路領域を形成す
る段階；前記全体構造の上面に前記相互連結配線の上面
を露出させる第１層間絶縁膜を形成する段階；前記第１
層間絶縁膜上に前記相互連結配線と電気的に連結される
ビット線を形成する段階；前記全体構造の上面に前記ビ
ット線の一部を露出させる第２層間絶縁膜を形成する段
階；前記第２層間絶縁膜を選択的にパターニングし、セ
ル形成領域を限定する段階；前記セル形成領域に限定さ
れた第２層間絶縁膜の部分上に、前記ビット線と連結さ
れるシリコン膜を形成する段階；前記シリコン膜上にゲ
ート絶縁膜とゲート電極を形成する段階；前記ゲート電
極の両側の下部にあるシリコン膜に、ソース電極および
ドレイン電極をそれぞれ形成する段階；前記全体構造の
上面に前記ソース電極を露出させるキャパシタ用下部電
極を形成する段階；前記下部電極上に誘電体膜および上
部電極を形成する段階；を含んで構成されることを第４
特徴とする。
【００１０】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法を添付の図面に基づき詳しく説明する
ことにする。図１は、本発明に係る半導体装置を説明す
るための半導体装置の構造断面図である。本発明に係る
半導体装置は、図１に示すように半導体基板３００上に
形成された第１、２、３層間絶縁膜３２０，３４０，３
７０により絶縁される論理回路領域（未図示）、トラン
ジスタ領域（未図示）、およびキャパシタ領域（未図
示）に区分されている。さらに、前記論理回路領域、ト
ランジスタ領域、およびキャパシタ領域のそれぞれは、
層間絶縁膜３２０，３４０，３７０を貫通し選択的に電
気的接続をなす構造となっている。なお、論理回路領域
は、各半導体装置の機能に従う特別な構造で半導体基板
３００に形成され、前記トランジスタ領域は、半導体基
板３００と第２層間絶縁膜３４０により区分されるシリ
コン膜３５０上に形成される多数個のトランジスタ３６
０で成る。さらに、前記キャパシタ領域は、第３層間絶
縁膜３７０を間に置き、前記トランジスタ領域と区分さ
れる多数個のキャパシタ３８０で成る。
よびその製造方法を添付の図面に基づき詳しく説明する
ことにする。図１は、本発明に係る半導体装置を説明す
るための半導体装置の構造断面図である。本発明に係る
半導体装置は、図１に示すように半導体基板３００上に
形成された第１、２、３層間絶縁膜３２０，３４０，３
７０により絶縁される論理回路領域（未図示）、トラン
ジスタ領域（未図示）、およびキャパシタ領域（未図
示）に区分されている。さらに、前記論理回路領域、ト
ランジスタ領域、およびキャパシタ領域のそれぞれは、
層間絶縁膜３２０，３４０，３７０を貫通し選択的に電
気的接続をなす構造となっている。なお、論理回路領域
は、各半導体装置の機能に従う特別な構造で半導体基板
３００に形成され、前記トランジスタ領域は、半導体基
板３００と第２層間絶縁膜３４０により区分されるシリ
コン膜３５０上に形成される多数個のトランジスタ３６
０で成る。さらに、前記キャパシタ領域は、第３層間絶
縁膜３７０を間に置き、前記トランジスタ領域と区分さ
れる多数個のキャパシタ３８０で成る。
【００１１】なお、ビット線３３０は、第２層間絶縁膜
３４０を貫通し、多数個のトランジスタ３６０に備えら
れる夫々のソース電極３６２に連結され、トランジスタ
３６０夫々のドレイン電極３６４が第３層間絶縁膜３７
０を貫通し、多数個のキャパシタに備えられた下部キャ
パシタ電極３８２と連結されている。一方、本発明に係
る半導体装置の製造方法を添付の図面を参照して詳しく
説明する。図２から図７は、本発明に係る半導体装置の
製造方法を説明するための工程断面図である。本発明に
係る半導体装置の製造方法は、図２に示すように、図面
には示していないが、先ず論理回路領域が形成され、そ
の上部に相互連結配線３１０が形成されている半導体基
板３００を用意する。その次に、通常の絶縁膜蒸着技
法、例えば化学的気相蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用し、連
結配線３１０が形成されている半導体基板３００の上部
全面に、絶縁材料（例えば、酸化膜等）を積層して第１
層間絶縁膜３２０を形成する。
３４０を貫通し、多数個のトランジスタ３６０に備えら
れる夫々のソース電極３６２に連結され、トランジスタ
３６０夫々のドレイン電極３６４が第３層間絶縁膜３７
０を貫通し、多数個のキャパシタに備えられた下部キャ
パシタ電極３８２と連結されている。一方、本発明に係
る半導体装置の製造方法を添付の図面を参照して詳しく
説明する。図２から図７は、本発明に係る半導体装置の
製造方法を説明するための工程断面図である。本発明に
係る半導体装置の製造方法は、図２に示すように、図面
には示していないが、先ず論理回路領域が形成され、そ
の上部に相互連結配線３１０が形成されている半導体基
板３００を用意する。その次に、通常の絶縁膜蒸着技
法、例えば化学的気相蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用し、連
結配線３１０が形成されている半導体基板３００の上部
全面に、絶縁材料（例えば、酸化膜等）を積層して第１
層間絶縁膜３２０を形成する。
【００１２】次に、図３に示すように、フォトリソグラ
フィー技法を利用して、第１層間絶縁膜３２０をパター
ニングして、連結配線３１０を露出させるコンタクトホ
ール（未図示）を形成する。そして、典型的な導電体積
層技法（例えば、スパッタリング法等）を用いて、前記
コンタクトホールを含む前記第１層間絶縁膜３２０の上
部全面に、導電体（例えば、シリコン膜、シリコンと金
属の化合物、又はタングステン等）を積層する。このと
き、第１層間絶縁膜３２０に形成されたコンタクトホー
ルには導電体が十分埋め込まれ、前記コンタクトホール
を介して露出した連結配線３１０が第１層間絶縁膜３２
０の上部に積層された導電体と電気的に接続される。次
に、フォトリソグラフィー技法を用いて、前記積層され
た導電体を選択的にパターニングしてビット線３３０を
形成する。このとき、図３でのように、第１層間絶縁膜
３１０の上部全体にビット線３３０が形成されたものに
示されているが、実際には平面上に多数個のラインで形
成され、これは通常のメモリ製造技法で用いられるビッ
ト線のパターンと同一であるため、これに対する平面図
示は省略する。
フィー技法を利用して、第１層間絶縁膜３２０をパター
ニングして、連結配線３１０を露出させるコンタクトホ
ール（未図示）を形成する。そして、典型的な導電体積
層技法（例えば、スパッタリング法等）を用いて、前記
コンタクトホールを含む前記第１層間絶縁膜３２０の上
部全面に、導電体（例えば、シリコン膜、シリコンと金
属の化合物、又はタングステン等）を積層する。このと
き、第１層間絶縁膜３２０に形成されたコンタクトホー
ルには導電体が十分埋め込まれ、前記コンタクトホール
を介して露出した連結配線３１０が第１層間絶縁膜３２
０の上部に積層された導電体と電気的に接続される。次
に、フォトリソグラフィー技法を用いて、前記積層され
た導電体を選択的にパターニングしてビット線３３０を
形成する。このとき、図３でのように、第１層間絶縁膜
３１０の上部全体にビット線３３０が形成されたものに
示されているが、実際には平面上に多数個のラインで形
成され、これは通常のメモリ製造技法で用いられるビッ
ト線のパターンと同一であるため、これに対する平面図
示は省略する。
【００１３】さらに、前記ビット線駆動トランジスタと
ビット線３３０は、前記コンタクトホール（未図示）を
介して埋め込まれる導電体により、それぞれ一対一に連
結される。このとき、前記ビット線はキャパシタが連結
されるトランジスタ形成前に形成するが、トランジスタ
を形成した後に形成することもできる。次に、第１層間
絶縁膜３２０の形成と同一又は類似した方法を利用し、
ビット線３３０が形成された構造物の上部全面に第２層
間絶縁膜３４０を形成する。そして、通常のフォトリソ
グラフィー技法により、第２層間絶縁膜３４０をパター
ニングし、後続工程で形成されるセル単位のシリコン膜
のそれぞれとビット線３３０を電気的に形成するための
多数のコンタクトホール３４２を形成する。このとき、
コンタクトホール３４２を介して第２層間絶縁膜３４０
の下部に位置したビット線３３０の一部が露出する。
ビット線３３０は、前記コンタクトホール（未図示）を
介して埋め込まれる導電体により、それぞれ一対一に連
結される。このとき、前記ビット線はキャパシタが連結
されるトランジスタ形成前に形成するが、トランジスタ
を形成した後に形成することもできる。次に、第１層間
絶縁膜３２０の形成と同一又は類似した方法を利用し、
ビット線３３０が形成された構造物の上部全面に第２層
間絶縁膜３４０を形成する。そして、通常のフォトリソ
グラフィー技法により、第２層間絶縁膜３４０をパター
ニングし、後続工程で形成されるセル単位のシリコン膜
のそれぞれとビット線３３０を電気的に形成するための
多数のコンタクトホール３４２を形成する。このとき、
コンタクトホール３４２を介して第２層間絶縁膜３４０
の下部に位置したビット線３３０の一部が露出する。
【００１４】次に、図４に示すように、前述のフォトリ
ソグラフィー技法で第２層間絶縁膜３４０を再びパター
ニングし、第２層間絶縁膜３４０に形成されたコンタク
トホール３４２を含む所定領域、即ち、後述する工程で
形成されるセル単位のシリコン膜領域を限定する。さら
に、通常のシリコン積層技法（例えば、化学的又は物理
的気相蒸着法）を利用し、コンタクトホールおよびシリ
コン膜の形成領域が形成された第２層間絶縁膜３４０の
上部全面に、シリコン膜（未図示）を積層する。そし
て、図５に示すように、前記シリコン膜をエッチバック
（ｅｔｃｈ ｂａｃｋ）や化学的機械的研磨技法（ＣＭ
Ｐ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）を用いて、その積層されたシリコン膜
を、第２層間絶縁膜３４０の表面まで除去し、各セル単
位でシリコン膜パターン３５０を形成する。このとき、
前記シリコン膜の形成領域を作るために、第２層間絶縁
膜３４０の一定部分をパターニングしたが、前記工程を
行わず、シリコン膜を蒸着した後これをパターニングし
てシリコン膜を形成することもできる。
ソグラフィー技法で第２層間絶縁膜３４０を再びパター
ニングし、第２層間絶縁膜３４０に形成されたコンタク
トホール３４２を含む所定領域、即ち、後述する工程で
形成されるセル単位のシリコン膜領域を限定する。さら
に、通常のシリコン積層技法（例えば、化学的又は物理
的気相蒸着法）を利用し、コンタクトホールおよびシリ
コン膜の形成領域が形成された第２層間絶縁膜３４０の
上部全面に、シリコン膜（未図示）を積層する。そし
て、図５に示すように、前記シリコン膜をエッチバック
（ｅｔｃｈ ｂａｃｋ）や化学的機械的研磨技法（ＣＭ
Ｐ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）を用いて、その積層されたシリコン膜
を、第２層間絶縁膜３４０の表面まで除去し、各セル単
位でシリコン膜パターン３５０を形成する。このとき、
前記シリコン膜の形成領域を作るために、第２層間絶縁
膜３４０の一定部分をパターニングしたが、前記工程を
行わず、シリコン膜を蒸着した後これをパターニングし
てシリコン膜を形成することもできる。
【００１５】次に、図６に示すように、全体構造の上部
にゲート絶縁物質層（未図示）とゲート物質層（未図
示）を蒸着し、これを露光および現像工程を介して選択
的にパターニングし、シリコン膜３５０の上部にゲート
絶縁膜３６６とゲート電極３６８を順次形成する。さら
に、ゲート電極３６８の両側の下部にあるシリコン膜３
５０内に不純物をドーピングし、ドレイン電極３６４と
ソース電極３６２を形成して各セル単位に分離されたシ
リコン膜３５０にトランジスタ３６０を形成する。次
に、トランジスタ３６０が形成された構造物の全体上部
に第３層間絶縁膜３７０を形成する。そして、図７に示
すように、通常のフォトリソグラフィー技法を利用し
て、ドレイン電極３６４の上部表面が露出するよう、第
３層間絶縁膜３７０を選択的にパターニングして各セル
単位に分離する。さらに、第３層間絶縁膜３７０を分離
するとき露出した各ドレイン電極３６４、および第３層
間絶縁膜３７０の上部に導電物質層を積層し、さらに、
前記導電物質層を各セル単位に分離させるためパターニ
ングし、キャパシタの下部電極３８２を形成する。
にゲート絶縁物質層（未図示）とゲート物質層（未図
示）を蒸着し、これを露光および現像工程を介して選択
的にパターニングし、シリコン膜３５０の上部にゲート
絶縁膜３６６とゲート電極３６８を順次形成する。さら
に、ゲート電極３６８の両側の下部にあるシリコン膜３
５０内に不純物をドーピングし、ドレイン電極３６４と
ソース電極３６２を形成して各セル単位に分離されたシ
リコン膜３５０にトランジスタ３６０を形成する。次
に、トランジスタ３６０が形成された構造物の全体上部
に第３層間絶縁膜３７０を形成する。そして、図７に示
すように、通常のフォトリソグラフィー技法を利用し
て、ドレイン電極３６４の上部表面が露出するよう、第
３層間絶縁膜３７０を選択的にパターニングして各セル
単位に分離する。さらに、第３層間絶縁膜３７０を分離
するとき露出した各ドレイン電極３６４、および第３層
間絶縁膜３７０の上部に導電物質層を積層し、さらに、
前記導電物質層を各セル単位に分離させるためパターニ
ングし、キャパシタの下部電極３８２を形成する。
【００１６】次に、下部電極３８２の上部およびパター
ニングされた第３層間絶縁膜３７０の上部全面に強誘電
体膜３８４を蒸着し、強誘電体膜３８４上にキャパシタ
の上部電極３８６を形成し、強誘電体キャパシタ３８０
を完成する。尚、強誘電体膜３８４を形成する物質に
は、ＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ
３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、
（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３［ＰＬＺＴ］、Ｓｒ
Ｂｉ２Ｔａ２Ｏ９［ＳＢＴ］の中で何れか一つを用いる
ことができる。
ニングされた第３層間絶縁膜３７０の上部全面に強誘電
体膜３８４を蒸着し、強誘電体膜３８４上にキャパシタ
の上部電極３８６を形成し、強誘電体キャパシタ３８０
を完成する。尚、強誘電体膜３８４を形成する物質に
は、ＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ
３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、
（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３［ＰＬＺＴ］、Ｓｒ
Ｂｉ２Ｔａ２Ｏ９［ＳＢＴ］の中で何れか一つを用いる
ことができる。
【００１７】
【発明の効果】以上のように、本発明に係る半導体装置
およびその製造方法においては次のような効果がある。
本発明に係る半導体装置においては、漏洩電流等の影響
を受けない強誘電体メモリ領域を論理回路領域の上部に
積層することにより、動作の誤謬なくメモリの集積度を
高めることができるため、強誘電体メモリを備える半導
体装置の集積度を向上させることができる。
およびその製造方法においては次のような効果がある。
本発明に係る半導体装置においては、漏洩電流等の影響
を受けない強誘電体メモリ領域を論理回路領域の上部に
積層することにより、動作の誤謬なくメモリの集積度を
高めることができるため、強誘電体メモリを備える半導
体装置の集積度を向上させることができる。
【図１】本発明に係る半導体装置の断面図
【図２】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
【図３】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
【図４】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
【図５】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
【図６】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
【図７】本発明に係る半導体装置の製造方法を説明する
ための半導体装置の工程断面図
ための半導体装置の工程断面図
３００ 半導体基板 ３１０ 連結配線 ３２０，３４０，３７０ 層間絶縁膜 ３５０ シリコン膜 ３６０ トランジスタ ３６２ ソース電極 ３６４ ドレイン電極 ３６８ ゲート電極 ３８０ キャパシタ ３８２ 下部電極 ３８４ 強誘電体膜 ３８６ 上部電極
Claims (11)
- 【請求項１】 半導体基板；前記半導体基板上に形成さ
れる論理回路領域；および前記論理回路領域上に積層さ
れ、トランジスタ領域とキャパシタ領域で構成される強
誘電体メモリ領域；を含んで構成されることを特徴とす
る半導体装置。 - 【請求項２】 さらに、ビット線駆動トランジスタを備
えた論理回路領域が形成された半導体基板；前記論理回
路領域上に形成され、ビット線駆動トランジスタと電気
的に連結される相互連結配線；前記相互連結配線の上部
に形成され、前記相互連結配線と電気的に連結されるビ
ット線；前記ビット線の上側に形成され、セル形成領域
を限定するシリコン膜；前記シリコン膜上に形成され、
ゲート電極とソース電極およびドレイン電極で構成され
るトランジスタ領域；および前記トランジスタ上に形成
され、前記ソース電極と電気的に連結されるキャパシ
タ；を含んで構成されることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記相互連結配線と前記ビット線との間
に、第１層間絶縁膜が形成されていることを特徴とする
請求項２記載の半導体装置。 - 【請求項４】 前記ビット線と前記シリコン膜との間
に、第２層間絶縁膜が形成されていることを特徴とする
請求項２記載の半導体装置。 - 【請求項５】 前記シリコン膜と前記キャパシタとの間
に、第３層間絶縁膜が形成されていることを特徴とする
請求項２記載の半導体装置。 - 【請求項６】 半導体基板上に、ビット線駆動トランジ
スタと連結される相互連結配線が形成された論理回路領
域を形成する段階；前記相互連結配線の上側に、前記相
互連結配線と電気的に連結されるビット線を形成する段
階；前記ビット線の上側に、前記ビット線と連結されセ
ル形成領域を限定するシリコン膜を形成する段階；前記
シリコン膜上にゲート電極、ソース電極およびドレイン
電極で構成されるトランジスタを形成する段階；および
前記トランジスタの上側に、前記ソース電極と電気的に
連結されるキャパシタを形成する段階；を含んで構成さ
れることを特徴とする半導体装置の製造方法。 - 【請求項７】 さらに、前記相互連結配線と前記ビット
線とを電気的に連結する前に、ビット線連結用コンタク
トホールを備えた第１層間絶縁膜を形成する段階を含む
ことを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項８】 さらに、前記ビット線と前記シリコン膜
とを電気的に連結する前に、シリコン膜連結用の第２層
間絶縁膜を前記ビット線上に形成する段階を含むことを
特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 さらに、前記ソース電極と前記キャパシ
タとを電気的に連結する前に、前記トランジスタ上に前
記キャパシタ連結用コンタクトホールを備えた第３層間
絶縁膜を形成する段階を含むことを特徴とする請求項６
記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板上に、ビット線駆動トラン
ジスタと連結される相互連結配線が形成された論理回路
領域を形成する段階；これら全体構造の上面に、前記相
互連結配線の上面を露出させる第１層間絶縁膜を形成す
る段階；前記第１層間絶縁膜上に、前記相互連結配線と
電気的に連結されるビット線を形成する段階；前記全体
構造の上面に、前記ビット線の一部を露出させる第２層
間絶縁膜を形成する段階；前記第２層間絶縁膜を選択的
にパターニングし、セル形成領域を限定する段階；前記
セル形成領域に限定された第２層間絶縁膜の部分上に、
前記ビット線と連結されるシリコン膜を形成する段階；
前記シリコン膜上にゲート絶縁膜とゲート電極とを形成
する段階；前記ゲート電極の両側の下部にあるシリコン
膜に、ソース電極およびドレイン電極をそれぞれ形成す
る段階；前記全体構造の上面に、前記ドレイン電極を露
出させるキャパシタ用下部電極を形成する段階；および
前記キャパシタ用下部電極上に誘電体膜および上部電極
を形成する段階；を含んで構成されることを特徴とする
半導体装置の製造方法。 - 【請求項１１】 前記上部電極および前記キャパシタ用
下部電極は、Ｐｔ、Ｒｕ、ＲｕＯ３、Ｉｒ、およびＩｒ
Ｏ２の中で何れか一つ、又はこれらを相互組み合わせた
材料中から選択して用いることを特徴とする請求項１０
記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990055682A KR100360592B1 (ko) | 1999-12-08 | 1999-12-08 | 반도체 장치 및 그 제조 방법 |
| KR1999-55682 | 1999-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196552A true JP2001196552A (ja) | 2001-07-19 |
| JP4297605B2 JP4297605B2 (ja) | 2009-07-15 |
Family
ID=19624160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373643A Expired - Fee Related JP4297605B2 (ja) | 1999-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6433376B2 (ja) |
| JP (1) | JP4297605B2 (ja) |
| KR (1) | KR100360592B1 (ja) |
Cited By (3)
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