JP2003282825A

JP2003282825A - 強誘電体メモリ装置およびその製造方法

Info

Publication number: JP2003282825A
Application number: JP2002087129A
Authority: JP
Inventors: Hiroaki Tamura; 博明田村; Tatsuo Sawazaki; 立雄沢崎; Kazumasa Hasegawa; 和正長谷川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】強誘電体層が還元され難い、強誘電体メモリ
装置を提供する。【解決手段】強誘電体メモリ装置１０００は、メモリ
セルがマトリクス状に配列され、下部電極１２と、下部
電極１２と交差する方向に配列された上部電極１６と、
少なくとも上部電極１６と下部電極１２との交差領域に
配置された強誘電体層１４と、を含むメモリセルアレイ
１００を有する。少なくともメモリセルアレイ１００の
上に、水素バリア膜４２，４４として、強誘電体層に含
有される元素の酸化物が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
を含む強誘電体メモリ装置およびその製造方法に関す
る。

【０００２】

【背景技術】強誘電体メモリ装置の製造において、強誘
電体層を形成した後、層間絶縁層の形成工程やドライエ
ッチング工程などにおいて、強誘電体層が水素雰囲気下
に曝されることがある。強誘電体層は、一般に金属酸化
物からなる。このため、強誘電体層が水素に曝される
と、強誘電体層を構成する酸素がこの水素により還元さ
れる。これにより、強誘電体層がダメージを受けること
になる。たとえば、強誘電体層がＳＢＴ（ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉）からなる場合には、ＳＢＴが水素によって還元
されると、粒界部において金属Ｂｉが生じ、上部電極と
下部電極とが短絡することになる。

【０００３】

【発明が解決しようとする課題】本発明の目的は、強誘
電体層が還元され難い、強誘電体メモリ装置およびその
製造方法を提供することにある。

【０００４】

【課題を解決するための手段】１．強誘電体メモリ装置本発明の強誘電体メモリ装置は、メモリセルがマトリク
ス状に配列され、下部電極と、該下部電極と交差する方
向に配列された上部電極と、少なくとも前記上部電極と
前記下部電極との交差領域に配置された強誘電体層と、
を含むメモリセルアレイを有し、少なくともメモリセル
アレイの上に、水素バリア膜が形成されていることを特
徴とする。

【０００５】上記構成によれば、少なくともメモリセル
アレイの上に、水素バリア膜が形成されている。このた
め、水素バリア膜を形成した後の工程（たとえばパシベ
ーション膜形成工程）で発生する水素によって、強誘電
体層が還元されるのを抑えることができるという効果を
有する。

【０００６】本発明の強誘電体メモリ装置は、前記水素
バリア膜が前記強誘電体層を構成する元素を少なくとも
一つ以上含有している酸化物であることを特徴とする。

【０００７】上記構成によれば、優れた水素バリア性能
が得られるとともに、水素バリア膜と強誘電体層との界
面整合性が良好になるという効果を有する。

【０００８】本発明の強誘電体メモリ装置は、前記メモ
リセルに対して選択的に情報の書き込みもしくは読み出
しを行うための周辺回路部を含み、前記周辺回路部の上
には、前記水素バリア膜が形成されていないことを特徴
とする。

【０００９】上記構成によれば、周辺回路部の上に水素
バリア膜が形成されていないことにより、周辺回路部に
水素が進入することができるため、周辺回路部を水素に
よって回復させることができる。つまり、メモリセルア
レイの強誘電体層が水素によって還元されるのを抑えつ
つ、周辺回路部を水素によって回復させることができる
という効果を有する。

【００１０】本発明の強誘電体メモリ装置は、次の態様
（ａ）〜（ｃ）のうち、いずれかの態様をとることがで
きる。

【００１１】（ａ）前記メモリセルアレイの上に設けら
れた層間絶縁層を含み、前記水素バリア膜は、前記層間
絶縁層と前記メモリセルアレイとの間に設けられている
態様。

【００１２】（ｂ）前記水素バリア膜は、前記層間絶縁
層の上に設けられている態様。

【００１３】（ｃ）前記水素バリア膜は、層間絶縁層と
して機能する態様。

【００１４】また、本発明の強誘電体メモリ装置は、前
記強誘電体層は、前記下部電極と前記上部電極との交差
領域に設けられ、前記強誘電体層と前記上部電極との間
に、中間電極が設けられていることができる。

【００１５】この場合、強誘電体層が下部電極と上部電
極との交差領域に設けられている。したがって、強誘電
体キャパシタの内部から、強誘電体キャパシタの領域外
への電気力線のはみ出しが抑えられている。このため、
後述するように、強誘電体キャパシタのヒステリシスル
ープの角型性を向上させることができる。その結果、本
発明によれば、強誘電体キャパシタの特性を向上させる
ことができる。

【００１６】２．強誘電体メモリ装置の製造方法本発明の強誘電体メモリ装置の製造方法は、強誘電体キ
ャパシタからなるメモリセルがマトリクス状に配列され
たメモリセルアレイを含む強誘電体メモリ装置の製造方
法であって、以下の工程を含む。（ａ）基体の上に、第
１導電層を形成する工程、（ｂ）前記第１導電層の上
に、強誘電体層を形成する工程、（ｃ）前記強誘電体層
の上に、第２導電層を形成する工程、（ｄ）少なくと
も、前記強誘電体層および前記第２導電層をパターニン
グする工程、（ｅ）前記基体の上に、前記第１導電層、
前記強誘電体層および前記第２導電層を含む積層体を覆
うように絶縁層を形成する工程、（ｆ）前記第２導電層
の上面が露出するまで、前記絶縁層を除去する工程、お
よび（ｇ）前記第２導電層と部分的に重なるように、所
定のパターンを有する第３導電層を形成する工程、
（ｈ）少なくとも、前記第１導電層、前記強誘電体層お
よび前記第２導電層が形成された領域に、水素バリア膜
を形成する工程。

【００１７】本発明によれば、強誘電体層の上に第２導
電層を形成している。このため、前記工程（ｆ）で、絶
縁層を除去する際、強誘電体層は第２導電層によって保
護されることとなる。したがって、強誘電体層の表面の
構造が乱れず、特性悪化を抑えることができる。すなわ
ち、キャパシタが受けるダメージを抑えることができ
る。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。

【００１９】１．第１の実施の形態１．１デバイスの構造図１は、強誘電体メモリ装置を模式的に示す平面図であ
り、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装
置の一部を模式的に示す断面図である。図３は、図１の
Ｂ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に
示す断面図である。図４は、図２におけるメモリセルア
レイを拡大した断面模式図である。図５は、図３におけ
るメモリセルアレイを拡大した断面模式図である。

【００２０】強誘電体メモリ装置１０００は、メモリセ
ルアレイ１００と、周辺回路部２００とを有する。そし
て、メモリセルアレイ１００と周辺回路部２００とは、
異なる層に形成されている。周辺回路部２００は、メモ
リセルアレイ１００の外側の領域において形成されてい
る。具体的には、周辺回路部の形成領域Ａ２００は、メ
モリセルアレイの形成領域Ａ１００の外側の領域におい
て設けられている。この例では、下層に周辺回路部２０
０が、上層にメモリセルアレイ１００が形成されてい
る。周辺回路部２００の具体例としては、Ｙゲート、セ
ンスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙ
アドレスデコーダまたはアドレスバッファを挙げること
ができる。

【００２１】メモリセルアレイ１００は、行選択のため
の下部電極（ワード線）１２と、列選択のための上部電
極（ビット線）１６とが直交するように配列されてい
る。すなわち、Ｘ方向に沿って下部電極１２が所定ピッ
チで配列され、Ｘ方向と直交するＹ方向に沿って上部電
極１６が所定ピッチで配列されている。なお、下部電極
１２がビット線、上部電極１６がワード線でもよい。

【００２２】メモリセルアレイ１００は、図２および図
３に示すように、第１層間絶縁層１０の上に設けられて
いる。メモリセルアレイ１００は、図４および図５に示
すように、第１層間絶縁層１０上に、下部電極１２、強
誘電体キャパシタを構成する強誘電体層１４、中間電極
１８および上部電極（上電極）１６が積層されて構成さ
れている。強誘電体層１４および中間電極１８は、下部
電極１２と上部電極１６との交差領域に設けられてい
る。すなわち、下部電極１２と上部電極１６との交差領
域において、強誘電体キャパシタ２０からなるメモリセ
ルが構成されている。

【００２３】図５に示すように、強誘電体キャパシタ２
０における下部電極１２を少なくとも覆うように、絶縁
層７０が形成されている。この絶縁層７０は、上部電極
１６の下に設けられている。絶縁層７０が設けられてい
ることにより、下部電極１２と、中間電極１８または上
部電極１６との短絡が防止されている。絶縁層７０は、
たとえば絶縁性を有する第１水素バリア膜４０と、第１
絶縁層７２との積層構造であることができる。第１水素
バリア膜４０を形成することにより、強誘電体キャパシ
タ２０の強誘電体層１４が還元されるのを抑えることが
できる。なお、第１水素バリア膜４０が形成されていな
くてもよい。

【００２４】また、図４および図５に示すように、少な
くともメモリセルアレイ１００の全面を覆うように、第
２水素バリア膜４２が形成されている。第２水素バリア
膜４２を形成することにより、第２水素バリア膜４２の
形成後の工程（たとえばパシベーション膜形成工程）で
発生する水素によって、強誘電体キャパシタ２０の強誘
電体層１４が還元されるのを抑えることができる。ここ
で第一水素バリア膜４０、あるいは第２水素バリア膜４
２の材質は、絶縁性を有し、かつ、水素バリア機能を有
すれば特に限定されない。特に優れた水素バリア性能を
有する材料として、強誘電体層１４の構成元素を含有す
る酸化物を候補として挙げることができる。強誘電体層
としてＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を用いた場合、具
体的にはストロンチウムとタンタルよりなる酸化物や、
ストロンチウムとビスマスよりなる酸化物、ビスマスと
タンタルよりなる酸化物などが適している。また、スト
ロンチウム、ビスマス、タンタルそれぞれ単元素の酸化
物でもよい。また、SBTそのものでも水素バリア性能が
約束される。

【００２５】第２水素バリア膜４２は、周辺回路部の形
成領域Ａ２００には、形成されていないことができる。
これにより、メモリセルアレイ１００における強誘電体
層１６が水素により還元されるのを抑えつつ、周辺回路
部２００を水素により回復することができる。

【００２６】また、図２および図３に示すように、メモ
リセルアレイ１００を覆うように、第１層間絶縁層１０
の上に、第１保護層３６が形成されている。さらに、第
２配線層４０を覆うように第１保護層３６上に絶縁性の
第２保護層３８が形成されている。

【００２７】第１保護層３６と、第２保護層３８との間
には、第３水素バリア膜４４が形成されている。第３水
素バリア膜４４は、少なくともメモリセルアレイ領域Ａ
１００に形成されることができる。第３水素バリア膜４
４を形成することにより、第３水素バリア膜４４の形成
後の工程（たとえばパシベーション膜形成工程）で発生
する水素によって、メモリセルアレイ１００における強
誘電体層１６が水素により還元されることをより確実に
抑えることができる。第３水素バリア膜４４の材質は、
水素バリア機能を有すれば特に限定されず、絶縁性であ
っても非絶縁性であってもよい。第３水素バリア膜４４
が絶縁性の材質からなる場合には、第３水素バリア膜４
４の材質は、第２水素バリア膜４２の材質で例示したも
のをとることができる。また、第３水素バリア膜４４が
導電性の材質からなる場合には、第３水素バリア膜４４
の材質としては、チタン、酸化イリジウム、窒化チタ
ン、アルミニウム、を挙げることができる。

【００２８】また、第３水素バリア膜４４は、周辺回路
領域Ａ２００には形成されていないことができる。これ
により、メモリセルアレイ１００における強誘電体層１
６が水素により還元されるのを抑えつつ、周辺回路部２
００を水素により回復することができる。

【００２９】周辺回路部２００は、図１に示すように、
前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための各種回路を含み、例えば、下部
電極１２を選択的に制御するための第１駆動回路５０
と、上部電極３４を選択的に制御するための第２駆動回
路５２と、センスアンプなどの信号検出回路（図示せ
ず）とを含む。

【００３０】また、周辺回路部２００は、図２に示すよ
うに、半導体基板１１０上に形成されたＭＯＳトランジ
スタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲー
ト絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／
ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ
１１２は素子分離領域１１４によって分離されている。
ＭＯＳトランジスタ１１２が形成された半導体基板１１
０上には、第１層間絶縁層１０が形成されている。そし
て、周辺回路部２００とメモリセルアレイ１００とは、
第１配線層４０によって電気的に接続されている。

【００３１】次に、強誘電体メモリ装置１０００におけ
る書き込み，読み出し動作の一例について述べる。

【００３２】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ₀」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。

【００３３】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。

【００３４】１．２デバイスの作用効果以下、強誘電体メモリ装置１０００の作用効果を説明す
る。

【００３５】（１）本実施の形態においては、第２水素
バリア膜４２を少なくともメモリセルアレイ１００の全
面を覆うように設けられている。このため、次の作用効
果を奏することができる。

【００３６】第２水素バリア膜４２を設けることによ
り、強誘電体層１４が、第２水素バリア膜４２を形成し
た後の工程で発生する水素によって還元されるのを抑え
ることができる。

【００３７】また、第２水素バリア膜４２を全面に形成
しているため、第２水素バリア膜４２を微細なパターン
にパターニングする必要がない。このため、第２水素バ
リア膜４２のパターニングが容易となる。

【００３８】（２）本実施の形態においては、第１保護
層３６の上に、少なくともメモリセルアレイの形成領域
Ａ１００に、第３水素バリア膜４４を設けている。この
ため、第２水素バリア膜４２で述べた作用効果と同様の
作用効果を奏することができる。

【００３９】（３）強誘電体層１４は、上部電極１２と
下部電極１６との交差領域に形成されている。このた
め、キャパシタから外側へ電気力線がはみ出すのを抑え
ることができる。その結果、強誘電体層１４における電
界を強めることができるため、強誘電体層１４を一定分
極値にするのに必要な電圧を抑えることができる。した
がって、ヒステリシスループの角型性を向上させること
ができる。すなわち、ヒステリシスループを方形に近づ
けることができる。その結果、強誘電体メモリ装置１０
００によれば、強誘電体キャパシタ２０の特性を向上さ
せることができる。

【００４０】１．３プロセス次に、上述した強誘電体メモリ装置の製造方法の一例に
ついて述べる。図６〜図１４は、強誘電体メモリ装置１
０００の製造工程を模式的に示す断面図である。なお、
図７〜図１４は、メモリセルアレイ領域のみに着目して
示した断面図である。

【００４１】図６に示すように、公知のＬＳＩプロセス
を用いて、周辺回路２００を形成する。具体的には、半
導体基板１１０上にＭＯＳトランジスタ１１２を形成す
る。例えば、半導体基板１１０上の所定領域にトレンチ
分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４
を形成し、ついでゲート絶縁層１１２ａおよびゲート電
極１１２ｂを形成し、その後、半導体基板１１０に不純
物をドープすることでソース／ドレイン領域１１２ｃを
形成する。このようにして駆動回路５０，５２および信
号検出回路５４などの各種回路を含む周辺回路部２００
が形成される。ついで、公知の方法により、第１層間絶
縁層１０を形成する。

【００４２】次に、第１層間絶縁層１０の上に、メモリ
セルアレイ１００を形成する。以下、図７〜図１４を参
照しながら、メモリセルアレイ１００の形成方法を説明
する。

【００４３】まず、図７に示すように、第１層間絶縁層
１０の上に、下部電極１２のための第１導電層１２ａを
形成する。第１導電層１２ａの材質としては、強誘電体
キャパシタの電極となり得るものであれば特に限定され
ない。第１導電層１２ａの材質としては、たとえばＩ
ｒ，ＩｒＯ_x，Ｐｔ，ＲｕＯ_x，ＳｒＲｕＯ_x，ＬａＳｒ
ＣｏＯ_xを挙げることができる。また、第１導電層１２
ａは、単層または複数の層を積層したものを用いること
ができる。第１導電層１２ａの形成方法としては、スパ
ッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。

【００４４】次に、第１導電層１２ａの上に、強誘電体
層１４ａを形成する。強誘電体層１４ａの材質として
は、強誘電性を示してキャパシタ絶縁層として使用でき
れば、その組成は任意のものを適用することができる。
このような強誘電体としては、たとえばＰＺＴ（ＰｂＺ
ｒ_zＴｉ_1-zＯ₃）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を挙げ
ることができ、さらに、これらの材料にニオブやニッケ
ル、マグネシウム等の金属を添加したもの等が適用でき
る。強誘電体層１４ａの成形方法としては、たとえば、
ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やデ
ィッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブ
レーション法を挙げることができる。

【００４５】次に、強誘電体層１４ａの上に、中間電極
１８のための第２導電層１８ａを形成する。第２導電層
１８ａの材質および形成方法は、第１導電層１２ａと同
様のものを適用することができる。

【００４６】次に、全面に、マスク層６０を形成し、リ
ソグラフィおよびエッチングによりマスク層６０をパタ
ーニングする。すなわち、下部電極１２を形成しようと
する領域上に、マスク層６０を形成する。マスク層６０
の材質は、第２導電層１８ａ、強誘電体層１４ａおよび
第１導電層１２ａのエッチングの際に、マスクとして機
能し得る材質であれば特に限定されず、たとえば、窒化
シリコン、酸化シリコン、窒化チタンを挙げることがで
きる。マスク層６０は、たとえばＣＶＤ法により形成さ
れることができる。

【００４７】次に、図８に示すように、マスク層６０を
マスクとして、第２導電層１８ａ、強誘電体層１４ａお
よび第１導電層１２ａをエッチングし、第２導電層１８
ａ、強誘電体層１４ａおよび第１導電層１２ａをパター
ニングする。第１導電層１２ａをパターニングすること
により、所定のパターンを有する下部電極１２が形成さ
れる。エッチング方法としては、ＲＩＥ、スパッタエッ
チング、プラズマエッチングなどの方法を挙げることが
できる。

【００４８】次に、図９に示すように、全面に、第１水
素バリア膜４０を形成する。第１水素バリア膜４０の材
質としては、強誘電体層１４ａが水素によって還元され
るのを防ぐことができる材質であれば特に限定されず、
たとえば酸化アルミニウム、酸化チタン、酸化マグネシ
ウムを挙げることができる。第１水素バリア膜４０の形
成方法としては、スパッタ法、ＣＶＤ法、レーザアブレ
ーション法を挙げることができる。

【００４９】次に、全面に第１絶縁層７２を形成する。
第１絶縁層７２の材質は、後の第１絶縁層のエッチバッ
ク工程で、マスク層６０と同一のエッチングレートにす
ることができるものであれば特に限定されない。第１絶
縁層７２の材質としては、たとえば酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化タンタルを挙げるこ
とができる。第１絶縁層７２の形成方法としては、たと
えばＣＶＤ法を挙げることができる。第１絶縁層７２の
材質および形成方法が、マスク層６０の材質および形成
方法と同じであると、第１絶縁層７２とマスク層６０と
のエッチングレートを同じにし易い。第１絶縁層７２
は、下部電極１２と強誘電体層１４ａと第２導電層１８
ａとマスク層６０の積層体（以下「積層体」という）を
覆い、その積層体の相互間を充填するように形成され
る。

【００５０】次に、図１０に示すように、第１絶縁層７
２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１
は、その上面が平坦となるように形成される。レジスト
層Ｒ１２は、回転塗布法により形成されることができ
る。レジスト層Ｒ１２の厚さは、第１絶縁層７２に形成
されている凹部の深さの２倍程度（たとえば０．８μ
ｍ）であることができる。なお、塗布法を利用して上面
が平坦な第１絶縁層７２を形成した場合には、レジスト
層Ｒ１を形成しなくてもよい。具体的には、第１絶縁層
７２がＳＯＧ（Spin On Glass）層によりなる場合に
は、レジスト層Ｒ１を形成しなくてもよい。

【００５１】次に、図１１に示すように、第１絶縁層７
２およびレジスト層Ｒ１をエッチバックする。このエッ
チバックと同時に、マスク層６０を除去し、第２導電層
１８ａの上面を露出させる。エッチング方法は、たとえ
ばＲＩＥなどのドラインエッチングにより行うことがで
きる。また、レジスト層Ｒ１と第１絶縁層７２とのエッ
チングレートが同じ条件で行われることができる。たと
えば、エッチングのエッチャントとしては、ＣＨＦ_３と
Ｏ_２との混合ガスを適用することができ、レジスト層Ｒ
１と第１絶縁層７２との選択比は、ＣＨＦ_３とＯ_２との
混合比により制御することができる。このエッチバック
の際、第１絶縁層７２と第１水素バリア膜４０とからな
る絶縁層７０が、少なくとも下部電極１２の側壁を覆う
ようにする。

【００５２】次に、図１２に示すように、全面に、第３
導電層１６ａを堆積する。第３導電層１６ａの材質およ
び形成方法は、たとえば第１導電層１２ａの材質および
形成方法と同様であることができる。

【００５３】次に、第３導電層１６ａの上に、所定のパ
ターンを有するレジスト層Ｒ２を形成する。レジスト層
Ｒ２は、上部電極１６を形成しようとする領域上に形成
される。

【００５４】次に、レジスト層Ｒ２をマスクとして、第
３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４
ａ、第１絶縁層７２および第１水素バリア膜４０をエッ
チングする。こうして、図１３に示すように、第３導電
層１６ａがパターニングされることにより上部電極１６
が形成される。また、第２導電層１８ａおよび強誘電体
層１４ａがパターニングされることにより、上部電極１
６と下部電極１２との交差領域に、中間電極層１８およ
び強誘電体層１４が形成される。なお、上部電極１６と
下部電極１２との交差領域以外の、上部電極１６の下に
は、第１絶縁層７２および第１水素バリア膜４０が残る
こととなる。こうして、メモリセルアレイ１００が形成
される。

【００５５】次に、図１および図１４に示すように、第
２水素バリア膜４２を形成する。第２水素バリア膜４２
の材質および形成方法として、第１水素バリア膜４０で
述べたものを挙げることができる。この外にも第二水素
バリア膜として、具体的にはストロンチウムとタンタル
よりなる酸化物や、ストロンチウムとビスマスよりなる
酸化物、ビスマスとタンタルよりなる酸化物などが適し
ている。また、ストロンチウム、ビスマス、タンタルそ
れぞれ単元素の酸化物でもよい。また、SBTそのもので
も水素バリア性能が約束される。この第２水素バリア膜
４２は、少なくともメモリセルアレイ１００の全面を覆
うようにパターニングされる。

【００５６】次に、第２水素バリア膜４２の上に、公知
の方法により、第１保護層３６を形成する。次に、必要
に応じて、第１保護層３６を平坦化する。

【００５７】次に、第１保護層３６の上に、第３水素バ
リア膜４４を形成する。第３水素バリア膜４４の形成方
法としては、第１水素バリア膜４０で示した方法を挙げ
ることができる。この第３水素バリア膜４４は、少なく
ともメモリセルアレイ１００の全面を覆うようにパター
ニングされる。第三水素バリア膜の材料としては、第２
水素バリアと同様の材料をもちいることができる。

【００５８】次に、第１保護層３６および第３水素バリ
ア膜４４の上に、第２保護層３８を形成する。

【００５９】１．４プロセスの作用効果以下、強誘電体メモリ装置の製造方法による作用効果を
説明する。

【００６０】この製造方法においては、強誘電体層１４
ａの上に、第２導電層１８ａを形成している。このた
め、第１絶縁層７２およびマスク層６０のエッチバック
工程において、強誘電体層１４ａは第２導電層１８ａに
覆われているため、強誘電体層１４ａがエッチャントと
接触することがない。このため、強誘電体層１４ａの表
面の構造が乱れず、特性悪化を抑えることができる。す
なわち、キャパシタが受けるダメージを抑えることがで
きる。

【００６１】１．５変形例（１）上記の実施の形態では、第２水素バリア膜４２お
よび第３水素バリア膜４４を形成したが、第２水素バリ
ア膜４２および第３水素バリア膜４４の一方のみでもよ
い。

【００６２】（２）図１５に示すように、第２水素バリ
ア膜４２を保護層（層間絶縁層）として機能させてもよ
い。

【００６３】（３）上記の実施の形態では、強誘電体層
１４は、上部電極１２と下部電極１６との交差領域に形
成した。しかし、これに限定されず、図１６に示すよう
に、隣り合う強誘電体キャパシタ２０の強誘電体層１４
が相互に連続していてもよい。たとえば、強誘電体層１
４がメモリセルアレイの形成領域Ａ１００の全面に形成
された態様であってもよい。

【００６４】２．実験例実施例と、比較例とで、ヒステリシスループがどの程度
異なるかを調べた。図１７と図１８は、実施例に係るヒ
ステリシスループを示す図である。図１９は、比較例に
係るヒステリシスループを示す図である。

【００６５】なお、実施例は、メモリセルアレイの構造
として図２〜図５に示す構造を採用した。また、実施例
においては、図２〜図５の第１水素バリア膜（ビスマス
とタンタルの混合酸化物）４０を形成した場合と形成し
ない場合のヒステリシスループを調べた。比較例におい
ては、メモリセルアレイは、下部電極を含む基体の上
に、連続した強誘電体層を形成し、その強誘電体層の上
に上部電極を形成した構造を有する。

【００６６】図１７および図１８に示すように、実施例
によれば、比較例に比べて、分極値が０におけるヒステ
リシスループの接線の傾きが小さいことがわかる。この
ため、実施例は、比較例に比べて、角型性が向上してい
るといえる。

【００６７】また、第２水素バリア膜を形成することに
より、Ｐｒ（残留分極）値の絶対値が大きくなっている
ことがわかる。

【００６８】本発明は、上記の実施の形態に限定され
ず、本発明の要旨の範囲で種々の変更が可能である。

【図面の簡単な説明】

【図１】第１の実施の形態に係る強誘電体メモリ装置
を模式的に示す平面図である。

【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置
の一部を模式的に示す断面図である。

【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置
の一部を模式的に示す断面図である。

【図４】図２におけるメモリセルアレイを拡大した断
面模式図である。

【図５】図３におけるメモリセルアレイを拡大した断
面模式図である。

【図６】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図７】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図８】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図９】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１０】強誘電体メモリ装置の製造工程を模式的に
示す断面図である。

【図１１】強誘電体メモリ装置の製造工程を模式的に
示す断面図である。

【図１２】強誘電体メモリ装置の製造工程を模式的に
示す断面図である。

【図１３】強誘電体メモリ装置の製造工程を模式的に
示す断面図である。

【図１４】強誘電体メモリ装置の製造工程を模式的に
示す断面図である。

【図１５】変形例に係る強誘電体メモリ装置の一部を
模式的に示す断面図である。

【図１６】変形例に係る強誘電体メモリ装置の一部を
模式的に示す断面図である。

【図１７】実施例において水素バリア膜を形成しなか
った場合のヒステリシスループを示す図である。

【図１８】実施例にいて水素バリア膜を形成した場合
のヒステリシスループを示す図である。

【図１９】比較例に係るヒステリシスループを示す図
である。

【符号の説明】

１０第１層間絶縁層１２下部電極１４強誘電体層１６上部電極１８中間電極層３６第１保護層３８第２保護層４０第１水素バリア膜４２第２水素バリア膜４４第３水素バリア膜５０第１駆動回路５２第２駆動回路６０マスク層７０絶縁層７２第１絶縁層１００メモリセルアレイ１１０半導体基板１１２ＭＯＳトランジスタ１１２ａゲート絶縁層１１２ｂゲート電極１１２ｃソース／ドレイン領域１１４素子分離領域２００周辺回路部１０００強誘電体メモリ装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川和正長野県諏訪市大和３丁目３番５号セイコーエプソン株式会社内Ｆターム(参考） 5F083 FR01 FR02 GA21 GA25 JA15 JA17 JA38 JA43 PR39

Claims

【特許請求の範囲】

【請求項１】メモリセルがマトリクス状に配列され、
下部電極と、該下部電極と交差する方向に配列された上
部電極と、少なくとも前記上部電極と前記下部電極との
交差領域に配置された強誘電体層と、を含むメモリセル
アレイを有し、少なくともメモリセルアレイの上に、水
素バリア膜が形成されていることを特徴とする強誘電体
メモリ装置。
【請求項２】前記水素バリア膜が前記強誘電体層を構
成する元素を少なくとも一つ以上含有している酸化物で
あることを特徴とする請求項１に記載の強誘電体メモリ
装置。
【請求項３】前記メモリセルに対して選択的に情報の
書き込みもしくは読み出しを行うための周辺回路部を含
み、前記周辺回路部の上には、前記水素バリア膜が形成
されていないことを特徴とする請求項２に記載の強誘電
体メモリ装置。
【請求項４】前記メモリセルアレイの上に設けられた
層間絶縁層を含み、前記水素バリア膜は、前記層間絶縁
層と前記メモリセルアレイとの間に設けられていること
を特徴とする請求項２あるいは請求項３に記載の強誘電
体メモリ装置。
【請求項５】前記水素バリア膜が前記層間絶縁層の上
に設けられていることを特徴とする請求項２あるいは請
求項３に記載の強誘電体メモリ装置。
【請求項６】前記水素バリア膜が層間絶縁層として機
能することを特徴とする請求項２あるいは請求項３に記
載の強誘電体メモリ装置。
【請求項７】前記強誘電体層は、前記下部電極と前記
上部電極との交差領域に設けられ、前記強誘電体層と前
記上部電極との間に、中間電極が設けられていることを
特徴とする請求項１から請求項６に記載の強誘電体メモ
リ装置。
【請求項８】強誘電体キャパシタからなるメモリセル
がマトリクス状に配列されたメモリセルアレイを含む強
誘電体メモリ装置の製造方法であって、以下の工程を含
む、強誘電体メモリ装置の製造方法。（ａ）基体の上
に、第１導電層を形成する工程、（ｂ）前記第１導電層
の上に、強誘電体層を形成する工程、（ｃ）前記強誘電
体層の上に、第２導電層を形成する工程、（ｄ）少なく
とも、前記強誘電体層および前記第２導電層をパターニ
ングする工程、（ｅ）前記基体の上に、前記第１導電
層、前記強誘電体層および前記第２導電層を含む積層体
を覆うように絶縁層を形成する工程、（ｆ）前記第２導
電層の上面が露出するまで、前記絶縁層を除去する工
程、および（ｇ）前記第２導電層と部分的に重なるように、所定の
パターンを有する第３導電層を形成する工程、（ｈ）少
なくとも、前記第１導電層、前記強誘電体層および前記
第２導電層が形成された領域に、水素バリア膜を形成す
る工程。