JP2008078416A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008078416A
JP2008078416A JP2006256262A JP2006256262A JP2008078416A JP 2008078416 A JP2008078416 A JP 2008078416A JP 2006256262 A JP2006256262 A JP 2006256262A JP 2006256262 A JP2006256262 A JP 2006256262A JP 2008078416 A JP2008078416 A JP 2008078416A
Authority
JP
Japan
Prior art keywords
disposed
hard mask
film
sidewall
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006256262A
Other languages
English (en)
Inventor
Hiroyuki Kanetani
宏行 金谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006256262A priority Critical patent/JP2008078416A/ja
Priority to US11/858,361 priority patent/US7750383B2/en
Publication of JP2008078416A publication Critical patent/JP2008078416A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】ハードマスクを薄膜化でき微細なＦｅＲＡＭキャパシタ構造の半導体装置およびその製造方法。
【解決手段】メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８とソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２とゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴとメモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと上部電極１８上に或いは上方に配置されたハードマスク２０とハードマスク２０の側壁に配置された第１側壁マスク５４とを備え、強誘電体キャパシタは、ハードマスク２０及び第１側壁マスク５４を用いて一括加工する。
【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、特に、微細なＦｅＲＡＭキャパシタ構造を形成するためのハードマスク構造に特徴を有する、半導体装置およびその製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ）の高集積化に伴って、１Ｍａｓｋ−１ＰＥＰ（ＰＥＰ：Ｐｈｏｔｏ Ｅｘｐｏｓｕｒｅ Ｐｒｏｃｅｓｓ）による一括加工強誘電体キャパシタ形成が必須となる。しかしながら、強誘電体キャパシタ材料、特に、白金（Ｐｔ）,イリジウム（Ｉｒ）等の貴金属で形成される電極材料の揮発性は著しく乏しいため、反応性イオンエッチング（ＲＩＥ）法による一括加工キャパシタ形成の際には、厚いハードマスクが必要となる。この原因の一つとして、ハードマスクの側壁上部において、ハードマスク材料がエッチングされるという、ハードマスクの片落ち現象がある。
このハードマスクの片落ち分だけ、ハードマスクを厚くする形成する必要があり、ハードマスクを加工するためのレジストの薄膜化が困難になり、ひいてはＦｅＲＡＭセルの微細化を阻む原因となっている。
誘電体膜に対する還元性元素等の外部物質の進入拡散を防止することによって、良好な電気的特性を示す誘電体キャパシタおよびその製造方法は、既に開示されている（例えば、特許文献１および特許文献２参照。）。
特許文献１および特許文献２においては、レジスト膜をマスクに用い、酸化膜および第１水素拡散防止膜をエッチングして、機能膜としての酸化膜を形成し、酸化膜は後工程で、強誘電体キャパシタを形成する際のエッチングマスクとして用い、酸化膜をハードマスクとして用い、強誘電体膜、下部電極、密着膜をドライエッチング法によって加工する誘電体キャパシタの製造方法が開示されている。
特開２００２−３５３４１４号公報 米国特許第６,４４０,８１５号明細書
本発明は、微細なＦｅＲＡＭキャパシタ構造を形成する。
本発明の一態様によれば、（イ）半導体基板に配置されたソース/ドレイン拡散層と、ソース/ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、（ロ）半導体基板上に配置された層間絶縁膜と、（ハ）層間絶縁膜上に配置された下部電極,下部電極上に配置された強誘電体膜,および強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、（ニ）上部電極上あるいは上方に配置されたハードマスクと、（ホ）ハードマスク側壁の一部若しくは全部に配置された第１側壁マスクとを備える半導体装置が提供される。
本発明の他の態様によれば、（イ）半導体基板に配置されたソース/ドレイン拡散層と、ソース/ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、（ロ）半導体基板上に配置された層間絶縁膜と、（ハ）層間絶縁膜上に配置された下部電極,下部電極上に配置された強誘電体膜,および強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、（ニ）上部電極上に配置された第１ハードマスクと、（ホ）第１ハードマスク上に配置された第２ハードマスクと、（ヘ）少なくとも第１ハードマスク側壁若しくは第２ハードマスク側壁に配置された第１側壁マスクとを備える半導体装置が提供される。
本発明の他の態様によれば、（イ）半導体基板に配置されたソース/ドレイン拡散層と、ソース/ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、（ロ）半導体基板上に配置された層間絶縁膜と、（ハ）層間絶縁膜上に配置された下部電極,下部電極上に配置された強誘電体膜,および強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、（ハ）上部電極上あるいは上方に配置されたハードマスクと、（ニ）ハードマスク側壁の一部若しくは全部に配置された第１側壁マスクと、（ホ）上部電極の側壁および強誘電体膜の側壁の一部に配置された第２側壁マスクとを備え、（ヘ）上部電極および強誘電体膜の一部は、ハードマスクおよび第１側壁マスクを用いて加工され、かつ、強誘電体膜の一部および下部電極は、ハードマスク、および第２側壁マスクを用いて加工される半導体装置が提供される。
本発明の他の態様によれば、（イ）半導体基板に配置されたソース/ドレイン拡散層と、ソース/ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタを形成する工程と、（ロ）半導体基板上に層間絶縁膜を形成する工程と（ハ）層間絶縁膜上に配置された下部電極,下部電極上に配置された強誘電体膜,および強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタを形成する工程と、（ニ）上部電極上あるいは上方にハードマスクを形成する工程と、（ホ）ハードマスク側壁に第１側壁マスクを形成する工程とを有し、（ヘ）強誘電体キャパシタを形成する工程は、ハードマスクおよび第１側壁マスクを用いて一括加工する工程を有する半導体装置の製造方法が提供される。
本発明の半導体装置およびその製造方法によれば、ハードマスクを薄くすることが可能になるため、微細なＦｅＲＡＭキャパシタ構造を形成することができる。
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体装置およびその製造方法によれば、薄膜のハードマスクを用い、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下でき、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造は、図１乃至図６に示す通りである。又、本発明の第１の実施の形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図７（ａ）に示す通りであり、周辺回路部の模式的断面構造は、図７（ｂ）に示す通りである。
（素子構造）
本発明の第１の実施の形態に係る半導体装置は、図７（ａ）に示すように、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと、上部電極１８上に配置されたハードマスク２０と、ハードマスク２０の側壁に配置された第１側壁マスク５４とを備える。
更に、本発明の第１の実施の形態に係る半導体装置は、図７（ａ）に示すように、メモリセル部において、ハードマスク２０に開口されたコンタクトホールに配置されたビアホール電極２２と、ビアホール電極２２上に配置された配線電極２４を備える。
又、本発明の第１の実施の形態に係る半導体装置は、図７（ａ）に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２を備え、このプラグ電極１２に対して、下部電極１４が接続される。
本発明の第１の実施の形態に係る半導体装置は、図７（ａ）に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６に対して、強誘電体キャパシタＣFEの下部電極１４が接続されることから、例えば、後述する図２１乃至図２２に示すＴＣユニット直列接続型ＦｅＲＡＭ構成、若しくは図２３に示す１Ｔ１Ｃ型ＦｅＲＡＭ構成に適用することができる。
更に、本発明の第１の実施の形態に係る半導体装置は、図７（ｂ）に示すように、周辺回路部において、半導体基板１０に配置されたコンタクト拡散層３４と、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０を備える。
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法は、図１乃至図６に示すように、半導体基板１０上に層間絶縁膜８を形成する工程と、層間絶縁膜８上に配置された下部電極１４,前記下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEを形成する工程と、上部電極１８上にハードマスク２０を形成する工程と、ハードマスク２０の側壁に第１側壁マスク５４を形成する工程とを有し、強誘電体キャパシタＣFEを形成する工程は、ハードマスク２０および第１側壁マスク５４を用いて一括加工する工程を有する。
又、本発明の第１の実施の形態に係る半導体装置の製造方法は、図７（ａ）に示すように、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを形成する工程を有する。
更に、本発明の第１の実施の形態に係る半導体装置の製造方法は、図７（ａ）に示すように、メモリセル部において、ハードマスク２０にコンタクトホールを開口し、このコンタクトホールにビアホール電極２２を形成し、更に、ビアホール電極２２上に配線電極２４を形成する工程を有する。
又、本発明の第１の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上にプラグ電極１２を形成し、このプラグ電極１２上に下部電極１４を形成する工程を有する。
更に、本発明の第１の実施の形態に係る半導体装置の製造方法は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０にコンタクト拡散層３４を形成し、コンタクト拡散層３４上にプラグ電極３６を形成し、このプラグ電極３６上にビアホール電極３８を形成し、更に、ビアホール電極３８上に配線電極４０を形成する工程を有する。
以下 図面を参照して、製造工程を詳述する。
（ａ）まず、図１に示すように、上部電極１８上に、例えば、ハードマスク２０を形成し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等のエッチング技術を用いて、ハードマスク２０を加工する。結果として、厚さＬ１を有するハードマスク２０が得られる。
ここで、ハードマスク２０の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）を用いることができる。([或いはこれらの多層膜]の記載を削除)
（ｂ）次に、図２に示すように、第１側壁マスク５４を全面に堆積する。
第１側壁マスク５４の材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。
第１側壁マスク５４の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
第１側壁マスク５４の堆積方法としては、例えば、アトミック・レイヤー・デポジション（ＡＬＤ：Atomic Layer Deposition）法を用いることができる。例えば、アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、２０ｎｍ程度である。
（ｃ）次に、図４に示すように、全面エッチバックを行い、ハードマスク２０の側壁部分に第１側壁マスク５４を形成する。
ここで、強誘電体キャパシタ材料のエッチング時において、ハードマスク２０の側壁部分に第１側壁マスク５４が存在しない場合には、強誘電体キャパシタ材料のエッチング中にハードマスク２０は、図３に示すように、片落ち現象が発生し、ハードマスク２０の側壁部分において、例えば、厚さＬ２だけハードマスク２０は薄くなる。
本発明の第１の実施の形態に係る半導体装置およびその製造方法においては、側壁部分の第１側壁マスク５４が存在することで、片落ち現象の発生を抑制し、ハードマスク２０の厚さＬ１を薄く形成することができる。
したがって、予め、ハードマスク２０を薄膜化形成し、第１側壁マスク５４を全面に堆積し、かつ上述の通り、第１側壁マスク５４をエッチバックして、ハードマスク２０の側壁部分に第１側壁マスク５４を形成した例が、図５である。
例えば、ハードマスク２０の厚さＬ１に対して、ハードマスク２０の側壁部に堆積する第１側壁マスク５４の厚さは、（１／３）×Ｌ１以下である。
図５の例では、図４の例に比較し、側壁部に第１側壁マスク５４を有するハードマスク２０のアスペクト比を低く設定することができる。
（ｄ）次に、図６に示すように、ＲＩＥ等のエッチング技術により、ハードマスク２０および第１側壁マスク５４を用いて、上部電極１８、強誘電体膜１６および下部電極１４を一括加工し、強誘電体キャパシタＣFEを形成する。
強誘電体キャパシタ材料をエッチングするガス系については、以下の通りである。ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉ等によって形成される下部電極１４のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。更に、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）等によって形成される強誘電体膜１６のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。又、ＳｒＲｕＯ3,ＩｒＯ2等によって形成される上部電極１８についてもエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、側壁マスク構造を用いて一括加工を行った場合、膜厚が薄いハードマスク２０を用いても、片落ちのない加工が可能となり、強誘電体キャパシタ構造の微細化が容易になる。
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、図７に示すように、ハードマスク２０を薄膜化できた結果、メモリセル部のビアホール電極２２の厚さＬ３を薄膜化させ、かつ、周辺回路部のビアホール電極３８の厚さＬ４を薄膜化させ、ビアホールコンタクト部分のアスペクト比を低下させることができ、製造歩留まりを向上することもできる。
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、薄膜化されたハードマスクを用いて、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下させることが可能となり、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスクを薄くすることが可能になるため、微細な１Ｍａｓｋ_ＦｅＲＡＭキャパシタ構造を形成することができる。
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造は、図８乃至図１１に示す通りである。又、本発明の第２の実施の形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図１１に示す通りである。
（素子構造）
本発明の第２の実施の形態に係る半導体装置は、図１１に示すように、メモリセル部において、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと、上部電極１８上に配置された第１ハードマスク５５と、第１ハードマスク５５上に配置された第２ハードマスク５６と、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁に配置された第１側壁マスク５４とを備える。
本発明の第２の実施の形態に係る半導体装置は、図７（ａ）に示した本発明の第１の実施の形態に係る半導体装置と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを備える。
又、本発明の第２の実施の形態に係る半導体装置は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２を備え、このプラグ電極１２に対して、下部電極１４が接続される。
更に、本発明の第２の実施の形態に係る半導体装置は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０に配置されたコンタクト拡散層３４と、メモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０を備える。
本発明の第２の実施の形態に係る半導体装置は、図１１に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６に対して、強誘電体キャパシタＣFEの下部電極１４が接続されることから、例えば、後述する図２１乃至図２２に示すＴＣユニット直列接続型ＦｅＲＡＭ構成、若しくは図２３に示す１Ｔ１Ｃ型ＦｅＲＡＭ構成に適用することができる。
（製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法は、図８乃至図１１に示すように、メモリセル部において、半導体基板１０上に層間絶縁膜８を形成する工程と、層間絶縁膜８上に配置された下部電極１４,前記下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEを形成する工程と、上部電極１８上に第１ハードマスク５５を形成する工程と、第１ハードマスク５５上に第２ハードマスク５６を形成する工程と、第１ハードマスク５５の側壁および第２ハードマスク５６の側壁に第１側壁マスク５４を形成する工程とを有し、強誘電体キャパシタＣFEを形成する工程は、第２ハードマスク５６および第１側壁マスク５４を用いて一括加工する工程を有する。
又、本発明の第２の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを形成する工程を有する。
更に、本発明の第２の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、第２ハードマスク５６にコンタクトホールを開口し、このコンタクトホールにビアホール電極２２を形成し、更に、ビアホール電極２２上に配線電極２４を形成する工程を有する。
又、本発明の第２の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上にプラグ電極１２を形成し、このプラグ電極１２上に下部電極１４を形成する工程を有する。
更に、本発明の第２の実施の形態に係る半導体装置の製造方法は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０にコンタクト拡散層３４を形成し、コンタクト拡散層３４上にプラグ電極３６を形成し、このプラグ電極３６上にビアホール電極３８を形成し、更に、ビアホール電極３８上に配線電極４０を形成する工程を有する。
以下 図面を参照して、製造工程を詳述する。
（ａ）まず、図８に示すように、上部電極１８上に、例えば、第１ハードマスク５５および第２ハードマスク５６を形成し、ＲＩＥ等のエッチング技術を用いて、第１ハードマスク５５および第２ハードマスク５６を加工する。
ここで、第１ハードマスク５５の材料としては、例えば、アルミニウム酸化膜（ＡｌX ＯY）を用いることができる。第２ハードマスク５６の材料としては、例えば、酸化膜（ＳｉＯ2）を用いることができる。
第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる場合、例えば、強誘電体キャパシタへのダメージを抑えるために、より低ダメージなスパッタ法を用いる。又、第２ハードマスク５６として酸化膜（ＳｉＯ2）を用いる場合、プラズマＣＶＤ法を用いる。
具体的には以下の工程を用いる。まず、フォトレジスト膜を用いて、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６の部分を加工し、フォトレジスト膜をアッシング除去後、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６自体を用いて、アルミナ膜（Ａｌ2Ｏ3）からなる第１ハードマスク５５をＲＩＥ等で加工する。
ここで、第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる理由は、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６をプラズマＣＶＤ法により堆積する際、アルミナ膜（Ａｌ2Ｏ3）の存在によって、強誘電体キャパシタヘのダメージを抑制することが可能となり、また、下部電極１４の材料であるＩｒ,ＩｒＯ2等に対して、第１ハードマスク５５としてのアルミナ膜（Ａｌ2Ｏ3）は、エッチング選択比が高いためである。
又、第１ハードマスク５５および第２ハードマスク５６からなる多層ハードマスク材料としては、上記シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）の他、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることもできる。
（ｂ）次に、図９に示すように、第１側壁マスク５４を全面に堆積する。
第１側壁マスク５４の材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。
第１側壁マスク５４の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
第１側壁マスク５４の堆積方法としては、例えば、ＡＬＤ法を用いることができる。アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、２０ｎｍ程度である。
（ｃ）次に、図１０に示すように、全面エッチバックを行い、第１ハードマスク５５および第２ハードマスク５６の側壁部分に第１側壁マスク５４を形成する。
例えば、第１ハードマスク５５および第２ハードマスク５６の積層構造の厚さＬ１に対して、側壁部に堆積する第１側壁マスク５４の厚さは、（１／３）×Ｌ１以下である。
図１０の例では、側壁部に第１側壁マスク５４を有する第１ハードマスク５５および第２ハードマスク５６の積層構造のアスペクト比を低く設定することができる。
（ｄ）次に、図１１に示すように、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６および第１側壁マスク５４を用いて、上部電極１８、強誘電体膜１６および下部電極１４を一括加工し、強誘電体キャパシタＣFEを形成する。
尚、図１１の例では、第２ハードマスク５６は所定の厚さだけ残されている例が示されているが、エッチングの条件によっては、第２ハードマスク５６の厚さは、更に薄く形成される場合もあり、又、完全にエッチングされ、除去される場合もある。
強誘電体キャパシタ材料をエッチングするガス系については、以下の通りである。ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉ等によって形成される下部電極１４のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。更に、ＰＺＴ（、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）等によって形成される強誘電体膜１６のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。又、ＳｒＲｕＯ3,ＩｒＯ2等によって形成される上部電極１８についてもエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、側壁マスク構造を用いて一括加工を行った場合、膜厚が薄い第１ハードマスク５５および第２ハードマスク５６を用いても、片落ちのない加工が可能となり、微細化が容易になる。
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、図７に示すように、第１ハードマスク５５および第２ハードマスク５６を薄膜化できた結果、メモリセル部のビアホール電極２２の厚さＬ３を薄膜化させ、かつ、周辺回路部のビアホール電極３８の厚さＬ４を薄膜化させ、ビアホールコンタクト部分のアスペクト比を低下させることができ、製造歩留まりを向上することもできる。
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、薄膜化されたハードマスクを用いて、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下させることが可能となり、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
本発明の第２の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスクを薄くすることが可能になるため、微細な１Ｍａｓｋ_ＦｅＲＡＭキャパシタ構造を形成することができる。
[第３の実施の形態]
本発明の第３の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造は、図１２乃至図１３に示す通りである。又、本発明の第３の実施の形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図１３に示す通りである。
（素子構造）
本発明の第３の実施の形態に係る半導体装置は、図１３に示すように、メモリセル部において、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと、上部電極１８上に配置された第１ハードマスク５５と、第１ハードマスク５５上に配置された第２ハードマスク５６と、第２ハードマスク５６の側壁に配置された第１側壁マスク５４とを備える。
本発明の第３の実施の形態に係る半導体装置は、図７（ａ）に示した本発明の第１の実施の形態に係る半導体装置と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを備える。
又、本発明の第３の実施の形態に係る半導体装置は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２を備え、このプラグ電極１２に対して、下部電極１４が接続される。
更に、本発明の第３の実施の形態に係る半導体装置は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０に配置されたコンタクト拡散層３４と、メモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０を備える。
本発明の第３の実施の形態に係る半導体装置は、図１３に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６に対して、強誘電体キャパシタＣFEの下部電極１４が接続されることから、例えば、後述する図２１乃至図２２に示すＴＣユニット直列接続型ＦｅＲＡＭ構成、若しくは図２３に示す１Ｔ１Ｃ型ＦｅＲＡＭ構成に適用することができる。
（製造方法）
本発明の第３の実施の形態に係る半導体装置の製造方法は、図１２乃至図１３に示すように、メモリセル部において、半導体基板１０上に層間絶縁膜８を形成する工程と、層間絶縁膜８上に配置された下部電極１４,前記下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEを形成する工程と、上部電極１８上に第１ハードマスク５５を形成する工程と、第１ハードマスク５５上に第２ハードマスク５６を形成する工程と、第２ハードマスク５６の側壁に第１側壁マスク５４を形成する工程とを有し、強誘電体キャパシタＣFEを形成する工程は、第２ハードマスク５６および第１側壁マスク５４を用いて一括加工する工程を有する。
又、本発明の第３の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを形成する工程を有する。
更に、本発明の第３の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、第２ハードマスク５６にコンタクトホールを開口し、このコンタクトホールにビアホール電極２２を形成し、更に、ビアホール電極２２上に配線電極２４を形成する工程を有する。
又、本発明の第３の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上にプラグ電極１２を形成し、このプラグ電極１２上に下部電極１４を形成する工程を有する。
更に、本発明の第３の実施の形態に係る半導体装置の製造方法は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０にコンタクト拡散層３４を形成し、コンタクト拡散層３４上にプラグ電極３６を形成し、このプラグ電極３６上にビアホール電極３８を形成し、更に、ビアホール電極３８上に配線電極４０を形成する工程を有する。
以下 図面を参照して、製造工程を詳述する。
（ａ）まず、図１２に示すように、上部電極１８上に、例えば、第１ハードマスク５５および第２ハードマスク５６を形成し、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６を加工する。
ここで、第１ハードマスク５５の材料としては、例えば、アルミニウム酸化膜（ＡｌX ＯY）を用いることができる。第２ハードマスク５６の材料としては、例えば、酸化膜（ＳｉＯ2）を用いることができる。
第１ハードマスク５５の材料として、例えば、アルミニウム酸化膜（ＡｌX ＯY）を用いる、本発明の第３の実施の形態に係る半導体装置の構造の場合、第１側壁マスク５４として、ＡＬＤ法によって、Ａｌ2Ｏ3膜を堆積する際のダメージを抑制することができ、より良好なキャパシタ特性を得ることができる。
第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる場合、例えば、強誘電体キャパシタへのダメージを抑えるために、より低ダメージなスパッタ法を用いる。又、第２ハードマスク５６として酸化膜（ＳｉＯ2）を用いる場合、プラズマＣＶＤ法を用いる。
具体的には以下の工程を用いる。まず、フォトレジスト膜を用いて、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６の部分を加工し、フォトレジスト膜をアッシング除去する。
ここで、第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる理由は、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６をプラズマＣＶＤ法により堆積する際、アルミナ膜（Ａｌ2Ｏ3）の存在によって、強誘電体キャパシタヘのダメージを抑制することが可能となり、また、下部電極１４の材料であるＩｒ,ＩｒＯ2等に対して、第１ハードマスク５５としてのアルミナ膜（Ａｌ2Ｏ3）は、エッチング選択比が高いためである。
又、第１ハードマスク５５および第２ハードマスク５６からなる多層ハードマスク材料としては、上記シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）の他、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることもできる。
（ｂ）更に、図１２に示すように、第１側壁マスク５４を全面に堆積する。
例えば、第２ハードマスク５６の厚さＬ１に対して、第２ハードマスク５６の側壁部に堆積する第１側壁マスク５４の厚さは、（１／３）×Ｌ１以下である。図１２の例では、、側壁部に第１側壁マスク５４を有する第２ハードマスク５６のアスペクト比を低く設定することができる。
第１側壁マスク５４の材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。
第１側壁マスク５４の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
第１側壁マスク５４の堆積方法としては、例えば、ＡＬＤ法を用いることができる。第１側壁マスク５４として、例えば、アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、２００ｎｍ程度である。
ＡＬＤ法自体ＣＶＤ法であり、また、水素基を含む有機メタル材料を使用するために、その堆積時に強誘電体キャパシタヘのダメージは無視できない。そのため、このダメージを抑制するため、第１ハードマスク５５および第２ハードマスク５６からなる多層マスクの内、第１ハードマスク５５としてのＡｌ2Ｏ3膜の形成工程では、成膜中に水素基を含まないスパッタ法を用いる。
（ｃ）次に、図１３に示すように、全面エッチバックを行い、第２ハードマスク５６の側壁部分に第１側壁マスク５４を形成する。
（ｄ）更に、図１３に示すように、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６および第１側壁マスク５４を用いて、第１ハードマスク５５、上部電極１８、強誘電体膜１６および下部電極１４を一括加工し、強誘電体キャパシタＣFEを形成する。
尚、図１３の例では、第２ハードマスク５６は所定の厚さだけ残されている例が示されているが、エッチングの条件によっては、第２ハードマスク５６の厚さは、更に薄く形成される場合もあり、又、完全にエッチングされ、除去される場合もある。
更に又、図１３の例では、強誘電体キャパシタＣFE部分のテーパー角度が９０度で形成された例が示されているが、強誘電体キャパシタＣFE部分のテーパー角度は９０度に限定されるものではなく、例えば、エッチング時の条件によっては、７０度〜８９度のテーパー角度を有する場合もある。
強誘電体キャパシタ材料をエッチングするガス系については、以下の通りである。ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉ等によって形成される下部電極１４のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。更に、ＰＺＴ（、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）等によって形成される強誘電体膜１６のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。又、ＳｒＲｕＯ3,ＩｒＯ2等によって形成される上部電極１８についてもエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、側壁マスク構造を用いて一括加工を行った場合、膜厚が薄い第１ハードマスク５５および第２ハードマスク５６を用いても、片落ちのない加工が可能となり、微細化が容易になる。
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、第１および第２の実施の形態と同様に、図７に示すように、第１ハードマスク５５および第２ハードマスク５６を薄膜化できた結果、メモリセル部のビアホール電極２２の厚さＬ３を薄膜化させ、かつ、周辺回路部のビアホール電極３８の厚さＬ４を薄膜化させ、ビアホールコンタクト部分のアスペクト比を低下させることができ、製造歩留まりを向上することもできる。
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、第１および第２の実施の形態と同様に、薄膜化されたハードマスクを用いて、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、第１および第２の実施の形態と同様に、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下させることができ、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
本発明の第３の実施の形態に係る半導体装置およびその製造方法によれば、第１および第２の実施の形態と同様に、ハードマスクを薄くすることが可能になるため、微細な１Ｍａｓｋ_ＦｅＲＡＭキャパシタ構造を形成することができる。
[第４の実施の形態]
本発明の第４の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造は、図１４乃至図１５に示す通りである。又、本発明の第４の実施の形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図１５に示す通りである。
（素子構造）
本発明の第４の実施の形態に係る半導体装置は、図１５に示すように、メモリセル部において、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと、上部電極１８上に配置された第１ハードマスク５５と、第１ハードマスク５５上に配置された第２ハードマスク５６と、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁の一部に配置された第１側壁マスク５４とを備える。
本発明の第４の実施の形態に係る半導体装置は、図７（ａ）に示した本発明の第１の実施の形態に係る半導体装置と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを備える。
又、本発明の第４の実施の形態に係る半導体装置は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２を備え、このプラグ電極１２に対して、下部電極１４が接続される。
更に、本発明の第４の実施の形態に係る半導体装置は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０に配置されたコンタクト拡散層３４と、メモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０を備える。
本発明の第４の実施の形態に係る半導体装置は、図１５に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６に対して、強誘電体キャパシタＣFEの下部電極１４が接続されることから、例えば、後述する図２１乃至図２２に示すＴＣユニット直列接続型ＦｅＲＡＭ構成、若しくは図２３に示す１Ｔ１Ｃ型ＦｅＲＡＭ構成に適用することができる。
（製造方法）
本発明の第４の実施の形態に係る半導体装置の製造方法は、図１４乃至図１５に示すように、メモリセル部において、半導体基板１０上に層間絶縁膜８を形成する工程と、層間絶縁膜８上に配置された下部電極１４,前記下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEを形成する工程と、上部電極１８上に第１ハードマスク５５を形成する工程と、第１ハードマスク５５上に第２ハードマスク５６を形成する工程と、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁の一部に第１側壁マスク５４を形成する工程とを有し、強誘電体キャパシタＣFEを形成する工程は、第２ハードマスク５６および第１側壁マスク５４を用いて一括加工する工程を有する。
又、本発明の第４の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを形成する工程を有する。
更に、本発明の第４の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、第２ハードマスク５６にコンタクトホールを開口し、このコンタクトホールにビアホール電極２２を形成し、更に、ビアホール電極２２上に配線電極２４を形成する工程を有する。
又、本発明の第４の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上にプラグ電極１２を形成し、このプラグ電極１２上に下部電極１４を形成する工程を有する。
更に、本発明の第４の実施の形態に係る半導体装置の製造方法は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０にコンタクト拡散層３４を形成し、コンタクト拡散層３４上にプラグ電極３６を形成し、このプラグ電極３６上にビアホール電極３８を形成し、更に、ビアホール電極３８上に配線電極４０を形成する工程を有する。
以下 図面を参照して、製造工程を詳述する。
（ａ）まず、図１４に示すように、上部電極１８上に、例えば、第１ハードマスク５５および第２ハードマスク５６を形成し、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６および第１ハードマスク５５の一部を加工する。
ここで、第１ハードマスク５５の材料としては、例えば、アルミニウム酸化膜（ＡｌX ＯY）を用いることができる。第２ハードマスク５６の材料としては、例えば、酸化膜（ＳｉＯ2）を用いることができる。
本発明の第４の実施の形態に係る半導体装置の構造の場合、第１ハードマスク５５として、アルミニウム酸化膜（ＡｌX ＯY）を用いることによって、第１側壁マスク５４として、ＡＬＤ法によってＡｌ2Ｏ3膜を堆積する際のダメージを抑制することができ、より良好なキャパシタ特性を得ることができる。
第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を形成する場合、例えば、強誘電体キャパシタへのダメージを抑えるために、より低ダメージなスパッタ法を用いる。又、第２ハードマスク５６として酸化膜（ＳｉＯ2）を用いる場合、プラズマＣＶＤ法を用いる。
具体的には以下の工程を用いる。まず、フォトレジスト膜を用いて、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６部分およびアルミナ膜（Ａｌ2Ｏ3）からなる第１ハードマスク５５の一部分を加工し、フォトレジスト膜をアッシング除去する。
ここで、第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる理由は、第２ハードマスク５６として酸化膜（ＳｉＯ2）をプラズマＣＶＤ法により堆積する際、アルミナ膜（Ａｌ2Ｏ3）の存在によって、強誘電体キャパシタヘのダメージを抑制することが可能となり、また、下部電極１４の材料であるＩｒ,ＩｒＯ2等に対して、第１ハードマスク５５としてのアルミナ膜（Ａｌ2Ｏ3）は、エッチング選択比が高いためである。
又、第１ハードマスク５５および第２ハードマスク５６からなる多層ハードマスク材料としては、上記シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）の他、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることもできる。
（ｂ）次に、図１４に示すように、第１側壁マスク５４を全面に堆積する。
例えば、第２ハードマスク５６の厚さＬ１に対して、第２ハードマスク５６の側壁部に堆積する第１側壁マスク５４の厚さは、（１／３）×Ｌ１以下である。図１４の例では、側壁部に第１側壁マスク５４を有する第２ハードマスク５６のアスペクト比を低く設定することができる。
第１側壁マスク５４の材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。
第１側壁マスク５４の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
第１側壁マスク５４の堆積方法としては、例えば、ＡＬＤ法を用いることができる。第１側壁マスク５４として、例えば、アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、２００ｎｍ程度である。
ＡＬＤ法自体ＣＶＤ法であり、また、水素基を含む有機メタル材料を使用するために、その堆積時に強誘電体キャパシタヘのダメージは無視できない。そのため、このダメージを抑制するため、第１ハードマスク５５および第２ハードマスク５６からなる多層マスク（Ａｌ2Ｏ3/ＳｉＯ2）の内、Ａｌ2Ｏ3膜からなる第１ハードマスク５５の形成工程では、成膜中に水素基を含まないスパッタ法を用いる。
（ｃ）次に、図１５に示すように、全面エッチバックを行い、第２ハードマスク５６の平坦部、および第１ハードマスク５５の平坦部の第１側壁マスク５４を除去し、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁の一部分にのみ、第１側壁マスク５４を残す。
（ｄ）更に、図１５に示すように、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６および第１側壁マスク５４を用いて、第１ハードマスク５５の残りの部分、上部電極１８、強誘電体膜１６および下部電極１４を一括加工し、強誘電体キャパシタＣFEを形成する。
尚、図１５の例では、第２ハードマスク５６は所定の厚さだけ残されている例が示されているが、エッチングの条件によっては、第２ハードマスク５６の厚さは、更に薄く形成される場合もあり、又、完全にエッチングされ、除去される場合もある。
更に又、図１５の例では、強誘電体キャパシタＣFE部分のテーパー角度が９０度で形成された例が示されているが、強誘電体キャパシタＣFE部分のテーパー角度は９０度に限定されるものではなく、例えば、エッチング時の条件によっては、７０度〜８９度のテーパー角度を有する場合もある。
強誘電体キャパシタ材料をエッチングするガス系については、以下の通りである。ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉ等によって形成される下部電極１４のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。更に、ＰＺＴ（、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）等によって形成される強誘電体膜１６のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。又、ＳｒＲｕＯ3,ＩｒＯ2等によって形成される上部電極１８についてもエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、側壁マスク構造を用いて一括加工を行った場合、膜厚が薄い第１ハードマスク５５および第２ハードマスク５６を用いても、片落ちのない加工が可能となり、強誘電体キャパシタ構造の微細化が容易になる。
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、第１乃至第３の実施の形態と同様に、図７に示すように、第１ハードマスク５５および第２ハードマスク５６を薄膜化できた結果、メモリセル部のコンタクトを形成するビアホール電極２２の厚さＬ３を薄膜化させ、かつ、周辺回路部のコンタクトを形成するビアホール電極３８の厚さＬ４を薄膜化させ、ビアホールコンタクト部分のアスペクト比を低下させることができ、製造歩留まりを向上することもできる。
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、第１乃至第３の実施の形態と同様に、薄膜化されたハードマスクを用いて、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、第１乃至第３の実施の形態と同様に、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下させることが可能となり、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
本発明の第４の実施の形態に係る半導体装置およびその製造方法によれば、第１および第２の実施の形態と同様に、ハードマスクを薄くすることが可能になるため、微細な１Ｍａｓｋ_ＦｅＲＡＭキャパシタ構造を形成することができる。
[第５の実施の形態]
本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造は、図１６乃至図２０に示す通りである。又、本発明の第５の実施の形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図２０に示す通りである。
（素子構造）
本発明の第５の実施の形態に係る半導体装置は、図２０に示すように、メモリセル部において、半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEと、上部電極１８上に配置された第１ハードマスク５５と、第１ハードマスク５５上に配置された第２ハードマスク５６と、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁に配置された第１側壁マスク５４と、上部電極１８の側壁および強誘電体膜１６の側壁の一部に配置された第２側壁マスク５７とを備える。
本発明の第５の実施の形態に係る半導体装置は、メモリセル部において、図２０に示すように、第１側壁マスク５４を介して、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁に第２側壁マスク５７が配置されていても良い。
更に、本発明の第４の実施の形態に係る半導体装置は、メモリセル部において、図２０に示すように、第２側壁マスク５７を介して、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁、上部電極１８の側壁および強誘電体膜１６の側壁の一部には、第３側壁マスク５８が配置されていても良い。
尚、本発明の第５の実施の形態に係る半導体装置は、図７（ａ）に示した本発明の第１の実施の形態に係る半導体装置と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを備える。
又、本発明の第５の実施の形態に係る半導体装置は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２を備え、このプラグ電極１２に対して、下部電極１４が接続される。
更に、本発明の第５の実施の形態に係る半導体装置は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０に配置されたコンタクト拡散層３４と、メモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と、層間絶縁膜８上に配置されたビアホール電極３８と、ビアホール電極３８上に配置された配線電極４０を備える。
本発明の第５の実施の形態に係る半導体装置は、図２０に示すように、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６に対して、強誘電体キャパシタＣFEの下部電極１４が接続されることから、例えば、後述する図２１乃至図２２に示すＴＣユニット直列接続型ＦｅＲＡＭ構成、若しくは図２３に示す１Ｔ１Ｃ型ＦｅＲＡＭ構成に適用することができる。
（製造方法）
本発明の第５の実施の形態に係る半導体装置の製造方法は、図１６乃至図２０に示すように、メモリセル部において、半導体基板１０上に層間絶縁膜８を形成する工程と、層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣFEを形成する工程とを有する。又、上部電極１８上に第１ハードマスク５５を形成する工程と、第１ハードマスク５５上に第２ハードマスク５６を形成する工程とを有する。又、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁に第１側壁マスク５４を形成する工程と、上部電極１８の側壁および強誘電体膜１６の側壁の一部に、第２側壁マスク５７を形成する工程とを有する。
ここで、上部電極１８および前記強誘電体膜１６の一部は、第２ハードマスク５６および第１側壁マスク５４を用いて加工され、かつ、一部残った強誘電体膜１６および下部電極１４は、第２ハードマスク５６、および第２側壁マスク５７を用いて加工される。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図１７に示すように、第２側壁マスク５７を形成する工程後、全面に第３側壁マスク５８を形成する工程を有していても良い。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図１８に示すように、第３側壁マスク５８をエッチバックして、第２側壁マスク５７の平坦部上の第３側壁マスク５８を除去し、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁、上部電極１８の側壁および強誘電体膜１６の側壁の一部に、第３側壁マスク５８を残す工程を有していても良い。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図１９に示すように、第２側壁マスク５７をエッチバックして、第２ハードマスク５６の平坦部上および強誘電体膜１６の平坦部上の第２側壁マスク５７を除去し、第２ハードマスク５６および強誘電体膜１６の各平坦部を露出すると共に、第２ハードマスク５６の側壁および第１ハードマスク５５の側壁、上部電極１８の側壁および強誘電体膜１６の側壁の一部に、第３側壁マスク５８を残す工程を有していても良い。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図２０に示すように、第２ハードマスク５６と、第１側壁マスク５４と、第２側壁マスク５７と、第３側壁マスク５８とを用いて、一部残った強誘電体膜１６および下部電極１４を一括加工する工程を有していても良い。
又、本発明の第５の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８と、ソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴを形成する工程を有する。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、第２ハードマスク５６にコンタクトホールを開口し、このコンタクトホールにビアホール電極２２を形成し、更に、ビアホール電極２２上に配線電極２４を形成する工程を有する。
又、本発明の第５の実施の形態に係る半導体装置の製造方法は、図７（ａ）と同様に、メモリセル部において、メモリセルトランジスタＭＴのソース/ドレイン拡散層２６,２８の内、一方の拡散層２６上にプラグ電極１２を形成し、このプラグ電極１２上に下部電極１４を形成する工程を有する。
更に、本発明の第５の実施の形態に係る半導体装置の製造方法は、図７（ｂ）と同様に、周辺回路部において、半導体基板１０にコンタクト拡散層３４を形成し、コンタクト拡散層３４上にプラグ電極３６を形成し、このプラグ電極３６上にビアホール電極３８を形成し、更に、ビアホール電極３８上に配線電極４０を形成する工程を有する。
以下 図面を参照して、製造工程を詳述する。
（ａ）まず、図１６に示すように、本発明の第１乃至第４の実施の形態において開示した半導体装置の製造方法と同様にして、ハードマスク構造を形成し、上部電極１８および強誘電体膜１６の途中まで加工を行う。
上部電極１８上に、例えば、第１ハードマスク５５および第２ハードマスク５６を形成し、ＲＩＥ等のエッチング技術を用いて、第１ハードマスク５５および第２ハードマスク５６を加工する。
ここで、第１ハードマスク５５の材料としては、例えば、アルミニウム酸化膜（ＡｌX ＯY）を用いることができる。第２ハードマスク５６の材料としては、例えば、酸化膜（ＳｉＯ2）を用いることができる。
第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる場合、強誘電体キャパシタへのダメージを抑えるために、より低ダメージなスパッタ法を用いる。又、第２ハードマスク５６として酸化膜（ＳｉＯ2）を用いる場合、プラズマＣＶＤ法を用いる。
具体的には以下の工程を用いる。まず、フォトレジスト膜を用いて、第２ハードマスク５６として酸化膜（ＳｉＯ2）部分を加工し、フォトレジスト膜をアッシング除去後、酸化膜（ＳｉＯ2）からなる第２ハードマスク５６自体を用いて、アルミナ膜（Ａｌ2Ｏ3）からなる第１ハードマスク５５をＲＩＥ等で加工する。
ここで、第１ハードマスク５５としてアルミナ膜（Ａｌ2Ｏ3）を用いる理由は、第２ハードマスク５６として酸化膜（ＳｉＯ2）をプラズマＣＶＤ法により堆積する際、強誘電体キャパシタヘのダメージを抑制することが可能となり、また、下部電極１４の材料であるＩｒ,ＩｒＯ2等に対して、第１ハードマスク５５としてのアルミナ膜（Ａｌ2Ｏ3）は、エッチング選択比が高いためである。
又、第１ハードマスク５５および第２ハードマスク５６からなる多層ハードマスク材料としては、上記シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）の他、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることもできる。
（ｂ）更に、図１６に示すように、第１側壁マスク５４を全面に堆積する。
第１側壁マスク５４の材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。
第１側壁マスク５４の材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
第１側壁マスク５４の堆積方法としては、例えば、ＡＬＤ法を用いることができる。アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、２０ｎｍ程度である。
（ｃ）更に、図１６に示すように、全面エッチバックを行い、第１ハードマスク５５および第２ハードマスク５６の側壁部分にのみ、第１側壁マスク５４を残す。
（ｄ）更に、図１６に示すように、ＲＩＥ等のエッチング技術を用いて、第２ハードマスク５６および第１側壁マスク５４を用いて、上部電極１８、強誘電体膜１６の一部を加工する。
強誘電体キャパシタ材料をエッチングするガス系としては、ＳｒＲｕＯ3,ＩｒＯ2等によって形成される上部電極１８については、例えば、塩素―アルゴン系のガスを用いる。更に、ＰＺＴ（、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）等によって形成される強誘電体膜１６のエッチングガスについても、例えば、塩素―アルゴン系のガスを用いる。
（ｅ）次に、図１７に示すように、全面に第２側壁マスク５７および第３側壁マスク５８を堆積する。
ここで、第２側壁マスク５７の堆積方法としては、例えば、ＡＬＤ法を用いることができる。アルミニウム酸化膜（Ａｌ2 Ｏ3）を用いる場合、堆積膜厚は、４０ｎｍ程度である。
第３側壁マスク５８の堆積方法としては、例えば、プラズマＣＶＤ法等を用いることができる。酸化膜（ＳｉＯ2）を用いる場合、堆積膜厚は、５０ｎｍ程度である。
第２、３側壁マスクの材料としては、強誘電体キャパシタ材料をエッチングするガスに対して、高選択な材料であれば良い。第２、３側壁マスクの材料としては、例えば、酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
（ｆ）次に、図１８に示すように、エッチバックにより、側壁部を除く第３側壁マスク５８を除去する。
（ｇ）次に、図１９に示すように、エッチバックにより、側壁部を除く第２側壁マスク５７を除去する。結果として、図１９に示すように、強誘電体キャパシタの側壁部に、例えば、Ａｌ2Ｏ3膜からなる第２側壁マスク５７、ＳｉＯ2膜からなる第３側壁マスク５８が形成される。
（ｈ）次に、図２０に示すように、ＲＩＥ等のエッチング技術を用いて、例えば、Ａｌ2Ｏ3/ＳｉＯ2からなる第１ハードマスク５５／第２ハードマスク５６、Ａｌ2Ｏ3からなる第１側壁マスク５４、およびＡｌ2Ｏ3膜／ＳｉＯ2膜からなる第２側壁マスク５７／第３側壁マスク５８を用いて、残りの強誘電体膜１６および下部電極１４を加工し、強誘電体キャパシタＣFE を形成する。
強誘電体キャパシタ材料をエッチングするガス系として、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ, Ｔｉ等によって形成される下部電極１４のエッチングガスは、例えば、塩素―アルゴン系のガスを用いる。
本発明の第５の実施の形態に係る半導体装置の構造では、一括加工ではなく、２ｓｔｅｐで強誘電体キャパシタ材料を加工する際に、側壁マスクを適用するものである。
本発明の第５の実施の形態に係る半導体装置の構造的特徴は、上部電極１８の側壁部分と強誘電体膜１６の側壁の一部分を予め、第２側壁マスク５７で被覆することから、第１乃至第４の実施の形態に係る半導体装置よりも強誘電体キャパシタＣFEのキャパシタリークを低減でき、なおかつ分極量特性も改善できる点にある。
また、従来の２ＰＥＰ―２Ｍａｓｋ法で形成する強誘電体キャパシタ構造に対して、１ＰＥＰ―２Ｍａｓｋ構造であるため、ＰＥＰ数を低減でき、また強誘電体キャパシタのサイズを微細化することができる。
本発明の第５の実施の形態に係る半導体装置およびその製造方法によれば、側壁マスク構造を用いて加工を行った場合、膜厚が薄い第１ハードマスク５５および第２ハードマスク５６を用いても、片落ちのない加工が可能となり、微細化が容易になる。
本発明の第５の実施の形態に係る半導体装置およびその製造方法によれば、図７に示すように、第１ハードマスク５５および第２ハードマスク５６を薄膜化できた結果、メモリセル部のコンタクトを形成するビアホール電極２２の厚さＬ３を薄膜化させ、かつ、周辺回路部のコンタクトを形成するビアホール電極３８の厚さＬ４を薄膜化させ、ビアホールコンタクト部分のアスペクト比を低下することができ、製造歩留まりを向上することもできる。
本発明の第５の実施の形態に係る半導体装置およびその製造方法によれば、薄膜化されたハードマスクを用いて、高テーパー角度のキャパシタ構造を有する微細化ＦｅＲＡＭキャパシタを形成することができる。
又、本発明の第５の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスク側壁に強誘電体キャパシタ材料に対して高エッチング選択比を有する材料で側壁マスクを形成し、これを用いて強誘電体キャパシタを加工形成することによって、強誘電体キャパシタ面積の縮小化および強誘電体キャパシタ周りのコンタクトのアスペクト比を低下でき、メモリセルサイズの縮小化、信頼性向上等により、コスト低減を図ることができる。
本発明の第５の実施の形態に係る半導体装置およびその製造方法によれば、ハードマスクを薄くすることが可能になるため、微細な１ＰＥＰ―２ＭａｓｋＦｅＲＡＭキャパシタ構造を形成することができる。
（メモリセルアレイ）
本発明の第１乃至第５の実施の形態に係る半導体装置は、強誘電体キャパシタを用いたあらゆる半導体装置に適用可能である。例えば、本発明の第１乃至第５の実施の形態に係る半導体装置は、特にＭＯＳトランジスタのソース/ドレインに強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列接続した構成のＴＣユニット直列接続型ＦｅＲＡＭ、ＭＯＳトランジスタのソース若しくはドレインに強誘電体キャパシタを直列接続した構成の１Ｔ１Ｃ型ＦｅＲＡＭ、或いはＭＯＳトランジスタのゲートキャパシタを強誘電体キャパシタＣFEで構成した１Ｔ型ＦｅＲＡＭに適用される。
（ＴＣユニット直列接続型ＦｅＲＡＭ）
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能な、ＴＣユニット直列接続型ＦｅＲＡＭセルブロックの回路構成は、図２１に示すように模式的に表される。ＴＣユニット直列接続型ＦｅＲＡＭは、メモリセルトランジスタＭＴと強誘電体キャパシタＣFEを並列接続したユニットセルを直列に接続した構成を備えることから、チェインＦｅＲＡＭとも呼ばれている。
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルは、例えば、図２１に示すように、メモリセルトランジスタＭＴのソース、ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図２１に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のメモリセルトランジスタＭＴのゲートには、それぞれワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ７が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続される。
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例として、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイのブロック構成は、図２２に示すように模式的に表される。ＴＣユニット直列接続型ＦｅＲＡＭセルアレイは、図２２に示すように、メモリセルアレイ８０と、メモリセルアレイ８０に接続されたワード線制御回路６３と、ワード線制御回路６３に接続されたプレート線制御回路６５を備える。メモリセルアレイ８０には、ＴＣユニット直列接続型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
図２２に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路６３内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路６３内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路６５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
メモリセルアレイ８０は、図２２に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ８０は、図２２に示すように、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
ＴＣユニット直列接続型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位Ｖ（ＷＬ）、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位Ｖ（ＢＳ）は、例えば、内部電源電圧ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンドバイ状態においては、例えば、ワード線ＷＬの電位Ｖ（ＷＬ）＝ＶＰＰ（Ｖ），ブロック選択線ＢＳの電位Ｖ（ＢＳ）＝０（Ｖ）となる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位Ｖ（ＰＬ）は、内部電源電圧ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンドバイ状態においては、プレート線ＰＬの電位Ｖ（ＰＬ）＝０（Ｖ）となる。
ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ７０が接続され、このセンスアンプ７０において、ＦｅＲＡＭユニットセルからの微小信号が比較増幅されて、ハイレベル,ロウレベルに確定された信号が読み出される。スタンドバイ状態においては、ビット線の電位Ｖ（ＢＬ）＝０（Ｖ）である。
（１Ｔ１Ｃ型ＦｅＲＡＭ）
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能な、１Ｔ１Ｃ型ＦｅＲＡＭのメモリセルアレイにおける模式的回路構成は、図２３に示すように表される。
１Ｔ１Ｃ型ＦｅＲＡＭは、図２３に示すように、メモリセルアレイ８０と、メモリセルアレイ８０に接続されたワード線制御回路６３と、ワード線制御回路６３に接続されたプレート線制御回路６５を備える。メモリセルアレイ８０には、１Ｔ１Ｃ型ＦｅＲＡＭセルが複数個、マトリックス状に集積化されて配置される。
１Ｔ１Ｃ型ＦｅＲＡＭのユニットセルは、例えば、図２３に示すように、メモリセルトランジスタＭＴのソースに強誘電体キャパシタＣFEを直列接続した構成を備える。このようなユニットセルは、図２３に示すように、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。
各々のメモリセルトランジスタＭＴのゲートには、ワード線ＷＬ（ＷＬ０，ＷＬ１，…）が接続され、メモリセルトランジスタＭＴのソースに接続される強誘電体キャパシタＣFEの電極と反対側の他方の電極は、図２３に示すように、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、メモリセルトランジスタＭＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。
図２３に示すように、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路６３内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路６５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
１Ｔ１Ｃ型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０，ＷＬ１，…）の電位は、例えば内部電源ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンバイ状態においては、例えばＶ（ＷＬ）＝ＶＰＰとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンバイ状態においては、Ｖ（ＰＬ）＝０（Ｖ）となる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ７０が接続され、このセンスアンプ７０において、ＦｅＲＡＭからの微小信号が比較増幅されて、ハイレベル、ロウレベルに確定された信号が読み出される。スタンバイ状態においては、Ｖ（ＢＬ）＝０（Ｖ）である。
（１トランジスタ型ＦｅＲＡＭ）
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能な、１Ｔ型ＦｅＲＡＭセルの模式的回路構成は、図２４に示すように表される。
即ち、ソース領域をソース線ＳＬに接続し、ドレイン領域をビット線ＢＬに接続し、ＭＯＳトランジスタのＭＯＳゲートキャパシタを強誘電体キャパシタＣFEで形成し、ＭＯＳゲート電極にワード線ＷＬを接続している。図２４に示すような１Ｔ型ＦｅＲＡＭの構成が、マトリックス状に配列されて、メモリセルアレイを構成する。
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態の比較例に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置であって、（ａ）メモリセル部の模式的断面構造図、（ｂ）周辺回路部の模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第２の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第３の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第３の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第４の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第４の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第５の実施の形態に係る半導体装置の製造方法の一工程の模式的断面構造図。 本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なＴＣユニット直列接続型ＦｅＲＡＭセルブロックの回路構成図。 本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、ＴＣユニット直列接続型ＦｅＲＡＭセルアレイの模式的ブロック構成図。 本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、１Ｔ１Ｃ型ＦｅＲＡＭセルアレイの模式的ブロック構成図。 本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、１Ｔ型ＦｅＲＡＭセルの模式的回路構成図。
符号の説明
８…層間絶縁膜
１０…半導体基板
１２,３６…プラグ電極
１４…下部電極
１６…強誘電体膜
１８…上部電極
２０…ハードマスク
２２,３８…ビアホール電極
２４,４０…配線電極
２６,２８…ソース/ドレイン拡散層
３０…ゲート電極
３２…ゲート絶縁膜
３４…コンタクト拡散層
５４…第１側壁マスク
５５…第１ハードマスク
５６…第２ハードマスク
５７…第２側壁マスク
５８…第３側壁マスク
ＭＴ…メモリセルトランジスタ
ＳＴ…ブロック選択トランジスタ
ＣFE…強誘電体キャパシタ

Claims (5)

  1. 半導体基板に配置されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、
    前記半導体基板上に配置された層間絶縁膜と、
    前記層間絶縁膜上に配置された下部電極,前記下部電極上に配置された強誘電体膜,および前記強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、
    前記上部電極上あるいは上方に配置されたハードマスクと、
    前記ハードマスク側壁の一部若しくは全部に配置された第１側壁マスク
    とを備えることを特徴とする半導体装置。
  2. 半導体基板に配置されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、
    前記半導体基板上に配置された層間絶縁膜と、
    前記層間絶縁膜上に配置された下部電極,前記下部電極上に配置された強誘電体膜,および前記強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、
    前記上部電極上に配置された第１ハードマスクと、
    前記第１ハードマスク上に配置された第２ハードマスクと、
    少なくとも前記第１ハードマスク側壁若しくは前記第２ハードマスク側壁に配置された第１側壁マスク
    とを備えることを特徴とする半導体装置。
  3. 半導体基板に配置されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタと、
    前記半導体基板上に配置された層間絶縁膜と、
    前記層間絶縁膜上に配置された下部電極,前記下部電極上に配置された強誘電体膜,および前記強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタと、
    前記上部電極上あるいは上方に配置されたハードマスクと、
    前記ハードマスク側壁の一部若しくは全部に配置された第１側壁マスクと、
    前記上部電極の側壁および前記強誘電体膜の側壁の一部に配置された第２側壁マスク
    とを備え、前記上部電極および前記強誘電体膜の一部は、前記ハードマスクおよび前記第１側壁マスクを用いて加工され、かつ、前記強誘電体膜の一部および前記下部電極は、前記ハードマスク、および前記第２側壁マスクを用いて加工されることを特徴とする半導体装置。
  4. 前記ハードマスクおよび前記側壁マスクの材料としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることを特徴とする請求項１乃至請求項３の内、何れか１項に記載の半導体装置。
  5. 半導体基板に配置されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有するメモリセルトランジスタを形成する工程と、
    前記半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に配置された下部電極,前記下部電極上に配置された強誘電体膜,および前記強誘電体膜上に配置された上部電極とを有する強誘電体キャパシタを形成する工程と、
    前記上部電極上あるいは上方にハードマスクを形成する工程と、
    前記ハードマスク側壁の一部若しくは全部に第１側壁マスクを形成する工程
    とを有し、前記強誘電体キャパシタを形成する工程は、前記ハードマスクおよび前記第１側壁マスクを用いて一括加工する工程を有することを特徴とする半導体装置の製造方法。
JP2006256262A 2006-09-21 2006-09-21 半導体装置およびその製造方法 Pending JP2008078416A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006256262A JP2008078416A (ja) 2006-09-21 2006-09-21 半導体装置およびその製造方法
US11/858,361 US7750383B2 (en) 2006-09-21 2007-09-20 Semiconductor apparatus and method for manufacturing the semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006256262A JP2008078416A (ja) 2006-09-21 2006-09-21 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2008078416A true JP2008078416A (ja) 2008-04-03

Family

ID=39223995

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006256262A Pending JP2008078416A (ja) 2006-09-21 2006-09-21 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7750383B2 (ja)
JP (1) JP2008078416A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302334A (ja) * 2008-06-13 2009-12-24 Seiko Epson Corp 半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550859B2 (ja) * 2007-05-11 2010-09-22 株式会社東芝 半導体装置
US8331127B2 (en) 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US8920743B2 (en) 2011-04-06 2014-12-30 The Clorox Company Faucet mountable water conditioning devices
US20130065023A1 (en) * 2011-09-09 2013-03-14 Texas Instruments Incorporated Etching high k dielectric films with reduced likelihood of delamination
US8796044B2 (en) 2012-09-27 2014-08-05 International Business Machines Corporation Ferroelectric random access memory with optimized hardmask
US11322464B2 (en) * 2019-10-01 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Film structure for bond pad

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005152A (ja) * 2004-06-17 2006-01-05 Seiko Epson Corp 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
JP2002353414A (ja) 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd 誘電体キャパシタおよびその製造方法
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US7045837B2 (en) * 2003-01-31 2006-05-16 Infineon Technologies Ag Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing
US6897501B2 (en) * 2003-02-28 2005-05-24 Infineon Technologies Aktiengesellschaft Avoiding shorting in capacitors
US6924156B2 (en) * 2003-09-30 2005-08-02 Infineon Technologies Ag Method for forming a ferroelectric capacitor device
JP2006332594A (ja) 2005-04-27 2006-12-07 Toshiba Corp 強誘電体記憶装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005152A (ja) * 2004-06-17 2006-01-05 Seiko Epson Corp 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302334A (ja) * 2008-06-13 2009-12-24 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20080073681A1 (en) 2008-03-27
US7750383B2 (en) 2010-07-06

Similar Documents

Publication Publication Date Title
JP2008294194A (ja) 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
JP2008078416A (ja) 半導体装置およびその製造方法
JP2009071022A (ja) 半導体装置の製造方法、及び半導体装置
JP3630671B2 (ja) 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法
US7547638B2 (en) Method for manufacturing semiconductor device
US20080073750A1 (en) Semiconductor Storage Apparatus and Method for Manufacturing the Same
JP4678430B2 (ja) メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置
JP2007318018A (ja) 強誘電体メモリセル及び強誘電体メモリセルの製造方法
US6822276B1 (en) Memory structure with a ferroelectric capacitor
JP2003243625A (ja) 強誘電体メモリ装置およびその製造方法
KR100410716B1 (ko) 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법
JP2005277066A (ja) 強誘電体メモリ素子およびその製造方法
US6930340B2 (en) Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
JP4243823B2 (ja) メモリセルアレイの製造方法
JP2003282838A (ja) 強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置
JP2008305960A (ja) 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
JPH10178156A (ja) 半導体メモリセル及びその作製方法、並びにダミーセル及びその作製方法
JP2006060107A (ja) 半導体装置の製造方法
JP2004303996A (ja) 強誘電体メモリ素子およびその製造方法
JP2002299579A (ja) 強誘電体メモリ及びその製造方法
JP2008071899A (ja) 半導体装置
JP2003243626A (ja) 強誘電体メモリ装置の製造方法
JP2004303994A (ja) 強誘電体メモリ素子およびその製造方法
KR100991378B1 (ko) 플라즈마 손상에 의한 강유전체 캐패시터의 유효 정전용량감소를 방지할 수 있는 강유전체 캐패시터 및 그 제조방법
JP2002359361A (ja) 強誘電体メモリ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110712