JP2008294194A - 強誘電体キャパシタの製造方法及び強誘電体キャパシタ - Google Patents

Abstract

【課題】強誘電体膜の劣化を防止する。
【解決手段】下地絶縁膜４上に下部電極５１と強誘電体膜５２と上部電極５３とからなる電荷蓄積部５を形成する工程と、電荷蓄積部５を覆って絶縁材料でストッパ膜６１を形成する工程と、ストッパ膜６１を覆って水素バリア膜６５を形成する工程と、水素バリア膜６５を含む下地絶縁膜４上に層間絶縁膜７を形成する工程と、レジストパターンを用いて層間絶縁膜７をエッチングし、レジストパターンをウエット洗浄処理で除去して、上部電極５３を露出させる第２コンタクトホール７２を形成する工程と、その後に上部電極５３の上面を覆って水素バリア性の導電材料で密着層７６を形成する工程と、を有している。ストッパ膜６１は、水素バリア膜６５よりも、レジストパターンを除去するウエット洗浄処理のエッチングレートが小さい材料で形成する。
【選択図】図３

Description

本発明は、強誘電体キャパシタの製造方法及び強誘電体キャパシタに関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。

一般に、強誘電体メモリ装置のメモリセルは、基板上にトランジスタ、下地絶縁膜、電荷蓄積部、層間絶縁膜、配線層が順次形成されたスタック構造となっている。トランジスタは、ゲート電極と一対のソース／ドレイン領域とを有しており、例えばゲート電極は配線層に設けられたワード線に、ソース領域は配線層に設けられたビット線に、ドレイン領域は電荷蓄積部の下部電極に、それぞれ接続されており、電荷蓄積部の上部電極は配線層に設けられたグランド線に接続されている。これらの接続は、下地絶縁膜や層間絶縁膜に設けられたプラグ導電部を介して行われている。以上のような構成のメモリセルは、ゲート電極に電圧が印加されると、一対のソース／ドレイン領域間で電流が流れるようにでき、電荷蓄積部にデータ（電荷）を書込み、あるいは電荷蓄積部からデータを読出しできるようになっている。

先述の電荷蓄積部は、上部電極と下部電極の間に強誘電体材料からなる強誘電体膜を備えている。強誘電体材料としては、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有するもの、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ_３、以下ＰＺＴと称す）等がある。このように、強誘電体材料は酸化物であるので、強誘電体メモリ装置を製造する際には、強誘電体膜が還元されて劣化してしまうことが無いように留意する必要がある。強誘電体膜の劣化が防止された強誘電体キャパシタとしては、電荷蓄積部を覆って水素バリア膜が形成されているもの（例えば、特許文献１）が挙げられる。
特開２００６−３１０６３７号公報

しかしながら、特許文献１に開示されている強誘電体キャパシタでは、電荷蓄積部の上部電極上に、コンタクトホールを形成し、このコンタクトホール内に上部電極と電気的に接続するプラグ導電部を形成する際に、強誘電体膜が還元されて劣化してしまうことがあった。詳しくは、コンタクトホールのパターニングに用いたレジストパターンを除去するために、例えばアッシング処理し残渣をウエット洗浄処理で除去すると、水素バリア膜の開口側壁が洗浄液でエッチングされてしまい、ここにエッチングによるえぐれ等が生じる。このえぐれは、ビット線等の配線に接続するプラグ導電部用の他のコンタクトホールをパターニングした後にも、洗浄液によってエッチングされて拡大し顕在化して、水素バリア膜と電荷蓄積部との剥離部分となってしまう。

すると、このような剥離部分は、コンタクトホール内に水素バリア性のバリア導電膜（密着層）を形成する際に、バリア導電膜材料のカバレッジ性が悪くなるので、バリア導電膜のウィークポイントとなってしまう。そして、コンタクトホール内に還元雰囲気でプラグ導電部を形成する際には、バリア導電膜のウィークポイントを通って電荷蓄積部に侵入した還元ガスが、強誘電体膜を劣化させてしまう問題があった。

本発明は、以上のような事情を鑑みてなされたもので、水素バリア膜のえぐれ等を防止して強誘電体膜の劣化を防止し、優れたヒステリシス特性を有する強誘電体キャパシタとその製造方法を提供することを目的とする。

本発明の強誘電体キャパシタの製造方法は、
基板上に下地絶縁膜を形成し、この下地絶縁膜の所定位置に第１プラグ導電部を形成する工程と、
前記下地絶縁膜上に、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部を形成する工程と、
前記電荷蓄積部を覆って、絶縁材料でストッパ膜を形成する工程と、
前記ストッパ膜を覆って、水素バリア膜を形成する工程と、
前記水素バリア膜を含む下地絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１プラグ導電部を露出させる第１コンタクトホールを形成する工程と、
レジストパターンをマスクにして、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを順次エッチングし、その後にウエット洗浄処理によって前記レジストパターンを除去し、前記電荷蓄積部の上部電極を露出させる第２コンタクトホールを形成する工程と、
前記第２コンタクトホール内に、前記上部電極の上面を覆って水素バリア性の導電材料で密着層を形成する工程と、
前記第１コンタクトホール内に、第２プラグ導電部を形成する工程と、
前記第２コンタクトホール内に、第３プラグ導電部を形成する工程と、を有し
前記ストッパ膜は、レジストパターンを除去する前記ウエット洗浄処理の洗浄液によるエッチングレートが、前記水素バリア膜の前記洗浄液によるエッチングレートよりも低い材料で形成することを特徴とする。

前記レジストパターンを除去する際には、通常はアッシング処理してレジストパターンを灰化して、その残渣をウエット洗浄処理で除去するが、前記水素バリア膜は、前記ウエット洗浄処理で用いる洗浄液に曝されると、前記第２コンタクトホール内に露出した前記水素バリア膜の開口側壁がエッチングされ、ここにえぐれ（ピット）等が生じる。本発明の方法では、前記ウエット洗浄処理に用いる洗浄液による前記ストッパ膜のエッチングレートが、水素バリア膜のものよりも低い材料、すなわち前記洗浄液によってエッチングされにくい材料でストッパ膜を形成しているので、前記第２コンタクトホール内に露出したストッパ膜の開口側壁は、前記水素バリア膜の開口側壁よりもえぐれ等の発生が低減される。

したがって、前記電荷蓄積部の上部電極を覆って密着層を形成する際に、弱い部分（ウィークポイント）が生じることなく良好な密着層を形成することができ、第３プラグ導電部を形成する工程で前記電荷蓄積部の強誘電体膜が劣化されることが低減される。
詳しくは、従来の方法では、前記上部電極と接する水素バリア膜の開口側壁に、先述のようにえぐれが生じ、このえぐれ部分では密着層材料のカバレッジ性が損なわれ、密着層のウィークポイントが生じてしまう。そして、通常は還元雰囲気で第３プラグ導電部を形成するので、還元ガスが前記ウィークポイントを通って電荷蓄積部に侵入してしまうが、電荷蓄積部の強誘電体膜は、酸化物からなっているので前記還元ガスによって還元され劣化してしまう。
ところが、本発明の方法では、前記上部電極と接するストッパ膜の開口側壁におけるえぐれの発生が、前記水素バリア膜の開口側壁よりも低減されるので、ストッパ膜の開口側壁における密着層材料のカバレッジ性が損なわれることが低減され、少なくとも前記上部電極を覆う部分には、ウィークポイントが極めて少ない密着層を形成することができる。したがって、第３プラグ導電部を形成する際の還元雰囲気で強誘電体膜が劣化されることが低減される。

また、前記ストッパ膜を形成する工程は、前記ストッパ膜の材料として水素バリア性を有する材料を用いることが好ましい。
このようにすれば、前記水素バリア膜の開口側壁にえぐれが生じ、これに対応して密着層にウィークポイントが生じた場合でも、このウィークポイントを通った還元ガスは、前記ストッパ膜を水素バリア性を有する材料で形成しているので、ストッパ膜を透過して電荷蓄積部に侵入することが防止される。よって、強誘電体膜の劣化がさらに低減される。

また、前記ストッパ膜を形成する工程は、前記ストッパ膜の材料としてＳｉＮを用いることが好ましい。
ＳｉＮは、一般的な洗浄液、例えばアンモニア水溶液と過酸化水素水との混合溶液に極めて溶解しにくいので、ストッパ膜をＳｉＮで形成することによって、ストッパ膜の開口側壁にえぐれが生じることを格段に低減できる。また、ＳｉＮは水素バリア性を有しているので、先述のように水素バリア膜のえぐれ部に対応して密着層のウィークポイントが生じた場合でも、強誘電体膜の劣化がより格段に低減される。

前記ストッパ膜を形成する工程は、前記ストッパ膜の形成方法としてスパッタリング法を用いることが好ましい。
スパッタリング法を用いると非還元雰囲気でストッパ膜を形成することができるので、前記電荷蓄積部の強誘電体膜を還元雰囲気で劣化させることなくストッパ膜を形成することができる。

前記第２コンタクトホールを形成する工程を、前記第１コンタクトホールを形成する工程より先に行い、これらの工程の間に酸素雰囲気でアニール処理する工程を有することが好ましい。
このようにすれば、アニール処理以前に前記電荷蓄積部の強誘電体膜が還元され劣化した場合でも、アニール処理によって強誘電体膜を熱酸化することができ、強誘電体膜の酸素欠損を回復させることができる。したがって、優れた強誘電体特性の強誘電体膜とすることができ、ヒステリシス特性が優れた強誘電体キャパシタを製造することができる。

本発明の強誘電体キャパシタは、
基板上に形成された下地絶縁膜と、
前記下地絶縁膜の所定位置に形成された第１プラグ導電部と、
前記下地絶縁膜上に形成された、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部と、
前記電荷蓄積部を覆って形成された、絶縁材料からなるストッパ膜と、
前記ストッパ膜を覆って形成された水素バリア膜と、
前記水素バリア膜を覆って形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１プラグ導電部と電気的に接続された第２プラグ導電部と、
前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記上部電極と電気的に接続された第３プラグ導電部と、
前記上部電極と前記第３プラグ導電部との間に形成され、水素バリア性の導電材料からなる密着層と、を備え、
前記第３プラグ導電部は、レジストパターンをマスクにしたエッチングで形成されてなる第２コンタクトホール内に形成され、
前記ストッパ膜は、前記レジストパターンを除去するウエット洗浄処理に用いられた洗浄液によるエッチングレートが、前記水素バリア膜の前記洗浄液によるエッチングレートよりも、低い材料からなっていることを特徴とする。

前記ストッパ膜は、前記ウエット洗浄処理に用いられた洗浄液のエッチングレートが、前記水素バリア膜のエッチングレートよりも低い材料からなっているので、洗浄液によるえぐれの発生が、水素バリア膜よりも低減されている。したがって、前記電荷蓄積部の上部電極に接触して水素バリア膜が形成されている場合よりも、上部電極上の密着層にウィークポイント生じることが低減されている。したがって、第３プラグ導電部を形成する際の還元雰囲気で、前記ウィークポイントを通って前記電荷蓄積部に侵入することが低減されている。よって、前記電荷蓄積部の強誘電体膜は酸化物からなっているが、これが還元されて劣化することが低減され、これを備えた強誘電体キャパシタは優れたヒステリシス特性のものとなる。

また、前記ストッパ膜は、ＳｉＮからなることが好ましい。
ＳｉＮは、一般的な洗浄液、例えばアンモニア水溶液と過酸化水素水との混合溶液に極めて溶解しにくいので、ＳｉＮからなるストッパ膜は、その開口側壁にえぐれを生じることが格段に低減され、えぐれに起因する密着層のウィークポイントの発生を格段に低減することができる。したがって、先述のように強誘電体膜の劣化を格段に低減することができる。また、ＳｉＮは水素バリア性を有しているので、前記水素バリア膜の開口側壁にえぐれが生じて密着層にウィークポイントが発生した場合でも、例えば前記第３プラグ導電部形成時に前記ウィークポイントを通った還元ガスが、ＳｉＮからなるストッパ膜を透過して電荷蓄積部に侵入することが防止される。よって、強誘電体膜の劣化がより低減される。

以下、図面を参照して本発明の一実施形態を、強誘電体キャパシタを備えた強誘電体メモリ装置のメモリセルを例に用いて説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。また、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

図１は、本発明に係る強誘電体キャパシタの一実施形態を示すメモリセルの断面構成図である。図１に示すように、メモリセル１は、単結晶シリコン等からなる基板２上に形成されたスイッチングトランジスタ３と、スイッチングトランジスタ３を覆って形成された下地絶縁膜４と、下地絶縁膜４上に形成された電荷蓄積部５と、電荷蓄積部５を覆って形成されたストッパ膜６１と、ストッパ膜６１を覆って形成された水素バリア膜６５と、水素バリア膜６５を覆って形成された層間絶縁膜７と、を備えて構成されている。また、層間絶縁膜７上には、例えばＡｌ（アルミニウム）等からなる配線パターン９が形成されており、本実施形態では配線パターン９はビット線９１とグランド線９２とを備えている。

前記スイッチングトランジスタ３は、本実施形態ではシリコンからなる基板２上に熱酸化法等で形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成された多結晶シリコンからなるゲート電極３２と、イオン注入法等で形成されたドープ領域３３、３４と、ＳｉＮ等からなるサイドウォール３５と、から構成されている。本実施形態では、ドープ領域３３はソース領域となっており、ドープ領域３４はドレイン領域となっている。このような構成により、図示しないワード線によってゲート電極３２に電圧が印加されると、ソース領域３３からドレイン領域３４へ電流が流れることができるようになっている。

前記下地絶縁膜４は、例えばＳｉＯ_２からなるものであり、この下地絶縁膜４を貫通してビット線側下部コンタクトホール４１及びグランド線側下部コンタクトホール４２が形成されている。これらコンタクトホール４１、４２内には、例えばＴｉやＴｉＮ等の水素バリア性の導電材料からなる密着層４５、４６が形成されている。また、コンタクトホール４１、４２内の前記密着層４５、４６上には、例えばタングステン等からなるプラグ８１、８２が埋設されている。本実施形態では、プラグ８１、８２として、前記ビット線側下部コンタクトホール４１内のビット線側下部プラグ８１と、前記グランド線側下部コンタクトホール４２内のグランド線側下部プラグ８２と、が形成されている。

前記電荷蓄積部５は、例えば下部電極５１、強誘電体膜５２、上部電極５３が下地絶縁膜４のグランド線側下部プラグ８２上に、順次形成されてなるものである。また、本実施形態では、下部電極５１とグランド線側下部プラグ８２との間に、下地導電部５５が形成されている。下地導電部５５は、本実施形態ではＴｉＡｌＮからなるものであり、前記グランド線側下部プラグ８２と前記下部電極５１とを電気的に接続するものである。また、下地導電部５５は、ＴｉＡｌＮが自己配向性を有しているので下部電極５１を結晶配向が揃ったものとすることができる。また、下地導電部５５は、ＴｉＡｌＮが水素バリア性と酸素バリア性とを兼ね備えているので、下部電極５１側が還元されることや、グランド線側下部プラグ８２側が酸化されることが防止できるようになっている。

前記下部電極５１は、前記下地導電部５５上に例えばＩｒ（イリジウム）薄膜、ＩｒＯｘ（イリジウム酸化物）薄膜、Ｐｔ（プラチナ）薄膜が順次形成されてなるもので、前記Ｉｒ薄膜は、前記下地導電部５５や前記グランド線側下部プラグ８２等を介して前記スイッチングトランジスタ３のドレイン領域３４に接続されている。また、前記強誘電体膜５２は、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有する材料からなるもので、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられた強誘電体材料によって形成されている。また、前記上部電極５３は、強誘電体膜５２上にＰｔ薄膜、ＩｒＯｘ薄膜、Ｉｒ薄膜が順次形成されてなるもので、Ｉｒ薄膜は後述するグランド線側上部プラグ（第３プラグ導電部）８４を介してグランド線９２に接続されている。下部電極５１と上部電極５３との間に電圧が印加されると、これら電極に挟持された前記強誘電体膜５２に電荷を蓄積できるようになっている。

前記水素バリア膜６５は、例えばＡｌＯｘ（アルミニウム酸化物）からなるものであり、後述する層間絶縁膜７を形成する際の水素ガスや水蒸気等の還元ガスに、前記電荷蓄積部５が曝されることを防止できるようになっている。先述したように電荷蓄積部５の強誘電体膜５２は酸化物を材料としているので、還元ガスに曝されて還元されると強誘電体特性が損なわれて劣化してしまうが、水素バリア膜６５によって劣化が防止できるようになっている。

前記ストッパ膜６１は、例えばＳｉＮ（窒化ケイ素）からなるものである。一般に、レジストパターンを除去する際には、アッシング処理してレジストパターンを灰化した後に、例えばアンモニア水溶液と過酸化水素水との混合溶液を洗浄液として、ウエット洗浄処理して残渣（有機汚染物）を除去する。このような一般的な洗浄液に対して、ＳｉＮはＡｌＯｘよりも格段に溶解しにくいので、ＳｉＮからなるストッパ膜６１は、ＡｌＯｘからなる前記水素バリア膜６５よりも前記洗浄液によるエッチングレートが格段に低くなっており、エッチングされにくくなっている。

前記層間絶縁膜７は、例えばＴＥＯＳ（テトラエトキシシラン）等を材料に用いて形成されたものである。また、前記下地絶縁膜４のビット線側下部プラグ８１と対応する位置には、ビット線側上部コンタクトホール（第１コンタクトホール）７１が形成されており、前記電荷蓄積部５上にはグランド線側上部コンタクトホール（第２コンタクトホール）７２が形成されている。これらコンタクトホール７１、７２内壁には、前記密着層４５、４６と同様に、ＴｉやＴｉＮ等の水素バリア性の導電材料からなる密着層７５、７６が形成されている。また、コンタクトホール７１、７２内の前記密着層７５、７６上には、例えばタングステン等からなるプラグ８１、８２が形成されている。本実施形態では、プラグ８１、８２として、前記ビット線側上部コンタクトホール７１内のビット線側上部プラグ（第２プラグ導電部）８３と、前記グランド線側上部コンタクトホール７２内のグランド線側上部プラグ（第３プラグ導電部）８４と、が形成されている。

このように本実施形態では、密着層７６が前記上部電極５３と前記第３プラグ導電部（グランド線側上部プラグ）８４との間の他に、グランド線側上部コンタクトホール７２の内壁にも形成されており、またグランド線側上部コンタクトホール７２以外のコンタクトホール４１、４２、７１内壁にも同様に形成されている。このような密着層４５、４６、７５、７６によって、プラグ８１、８２、８３、８４とコンタクトホール４１、４２、７１、７２内壁側との密着性を高めることができるようになっている。また、前記上部電極５３上の密着層７６は、水素バリア性の導電材料からなっているので、上部電極５３側から前記電荷蓄積部５に水素ガス等の還元ガスが侵入することを防止することができるようになっている。

以上のように、電荷蓄積部５の上部電極５３がグランド線側上部プラグ８４等を介してグランド線９２に接続され、下部電極５１が、下地導電部５５、グランド線側下部プラグ８２、ビット線側下部プラグ８１、ビット線側上部プラグ８３等を介してビット線９１と接続されることにより、上部電極５３と下部電極５１との間に電圧を印加することができ、これら電極間に挟持された強誘電体膜５２に電荷を蓄積することができるようになっている。したがって、電荷蓄積部５は強誘電体キャパシタとして機能させることができるようになっている。

また、ビット線側下部プラグ８１とグランド線側下部プラグ８２との間にスイッチングトランジスタ３を介することにより、ビット線９１から電荷蓄積部５へ伝達される電気信号をオンオフすることが可能となり、強誘電体キャパシタとスイッチングトランジスタ３とを備えたメモリセル１はデータを読出し、あるいは書込みすることができるようになっている。

次に、本発明の強誘電体キャパシタの製造方法を、前記メモリセル１の製造に適用した場合を例として説明する。なお、以下の説明で用いる図のうち、図３（ａ）〜（ｄ）及び、図４（ａ）では、基板２（図１参照）等の下層構造を一部省略して示している。

まず、図２（ａ）に示すように、基板２上にスイッチングトランジスタ３を形成する。具体的には、まず単結晶シリコン等からなる基板２の所定位置に、ＬＯＣＯＳ法で素子分離領域２１を形成する。素子分離領域２１が形成されることにより、素子分離領域２１の間が、メモリセル領域となる。そして、基板２上に熱酸化法等でゲート絶縁膜３１を形成し、この上に多結晶シリコン等からなるゲート電極３２を形成する。そして、ゲート電極３２と素子分離領域２１との間の基板２中にイオン注入法で不純物イオンを注入し、ドープ領域３３、３４を形成する。そして、例えば基板２上の全面にＳｉＮを成膜し、エッチバックすることによりサイドウォール３５を形成する。そして、素子分離領域２１とサイドウォール３５との間のドープ領域３３、３４にイオン注入法で再度不純物イオンを注入することで、この部分のイオン濃度を高めて高濃度不純物領域（図示せず）を形成する。これらは公知の方法で形成することができる。

次に、図２（ｂ）に示すように、スイッチングトランジスタ３が形成された基板２上に、下地絶縁膜４を形成し、下地絶縁膜４の所定位置にビット線側下部プラグ８１及びグランド線側下部プラグ８２を形成する。具体的には、例えばＴＥＯＳを原料ガスとしてＣＶＤ法で下地絶縁膜４を形成する。そして、下地絶縁膜４上に例えばポジ型のフォトレジストを成膜し、前記ドープ領域３３、３４と対応する位置を露光／現像してこの部分を除去し、レジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとして下地絶縁膜４をエッチングし、前記ドープ領域３３、３４のそれぞれに通じるコンタクトホール４１、４２を形成する。

そして、コンタクトホール４１、４２内に、例えばスパッタリング法でＴｉ、ＴｉＮを順次成膜して、密着層４５、４６を形成する。そして、下地絶縁膜４の全面に例えばＷ（タングステン）をＣＶＤ法で成膜して、これをコンタクトホール４１、４２に埋め込む。ここで、コンタクトホール４１、４２内壁には、前記密着層４５、４６が形成されており、コンタクトホール４１、４２内にタングステンを良好に埋め込むことができる。そして、下地絶縁膜４上を下地絶縁膜４が露出するまでＣＭＰ法等で研磨し、下地絶縁膜４上のＴｉ膜、ＴｉＮ膜、タングステン膜を除去する。このようにして、ビット線側下部コンタクトホール４１内にビット線側下部プラグ８１を、グランド線側下部コンタクトホール４２内にグランド線側下部プラグ８２を、それぞれ形成する。これらは公知の方法で形成することができる。

次に、図２（ｃ）に示すように、前記下地絶縁膜４上に下地導電部５５及び、下部電極５１と、強誘電体膜５２と、上部電極５３とからなる電荷蓄積部５を形成する。そして、電荷蓄積部５を覆ってストッパ膜６１を形成し、ストッパ膜６１を覆って水素バリア膜６５を形成する。具体的には、まず前記下地絶縁膜４上に、下地導電部５５の材料として、例えばＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。そして、この上に下部電極５１の材料として、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜５２の材料として、例えば（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ_３（チタン酸ジルコン酸鉛、以下ＰＺＴと称す）をゾルゲル法やスパッタリング法等で成膜する。そして、この上に上部電極５３の材料として、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。そして、これら材料膜の上面、すなわち上部電極５３となる膜上に、例えばフォトリソグラフィ法でレジストパターンを形成し、これをマスクとして前記材料膜をエッチングして、下地導電部５５と、この上に下部電極５１、強誘電体膜５２、上部電極５３が順次積層された電荷蓄積部５とを形成する。

そして、電荷蓄積部５を含む前記下地絶縁膜４の全面に、例えばＳｉＮ（窒化ケイ素）をスパッタリング法で成膜して、これをパターニングすることにより、電荷蓄積部５を覆うストッパ膜６１を形成する。このようにスパッタリング法によれば、非還元雰囲気でＳｉＮを成膜できるので、前記電荷蓄積部５の強誘電体膜５２が還元され劣化することなく、ストッパ膜６１を形成することができる。そして、ストッパ膜６１を含む下地絶縁膜４上の全面に、例えばＡｌＯｘ（アルミニウム酸化物）をスパッタリング法で成膜して、これをパターニングすることにより、ストッパ膜６１を覆う水素バリア膜６５を形成する。

次に、図３（ａ）に示すように、前記水素バリア膜６５を含む下地絶縁膜４上の全面に、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によりＳｉＯ_２からなる層間絶縁膜７を形成する。一般に、層間絶縁膜７の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記電荷蓄積部５の強誘電体膜５２は、酸化物であるＰＺＴからなっており、したがって前記還元ガスに還元されると、強誘電体膜５２は強誘電体特性が損なわれて劣化してしまう。しかしながら本実施形態の製造方法では、電荷蓄積部５を覆って水素バリア膜６５を形成しており、前記電荷蓄積部５が水素ガスに曝されないので、強誘電体膜５２が劣化されることなく層間絶縁膜７を形成することができる。

次に、層間絶縁膜７上に例えばポジ型のフォトレジストを成膜し、前記上部電極５３と対応する位置を露光／現像してこの部分を除去し、レジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとして、例えばドライエッチングで層間絶縁膜７、水素バリア膜６５、ストッパ膜６１を順次エッチングし、前記上部電極５３を露出させる。そして、前記レジストパターン（図示せず）を、例えばアッシング処理して灰化し、さらにその残渣（有機汚染物）をウエット洗浄処理して除去することにより、レジストパターンを除去する。具体的なウエット洗浄処理の方法としては、硫酸と過酸化水素水の混合溶液（硫酸過水）を洗浄液として用いる方法（ＳＰＭ洗浄）や、アンモニア水溶液と過酸化水素水との混合溶液（アンモニア過水）を洗浄液として用いる方法（ＡＰＭ洗浄）等が挙げられる。本実施形態では、アンモニア、過酸化水素水、水を適切な比率で混合したアンモニア過水を７５〜８５℃程度に加熱してＡＰＭ洗浄を行う。このようにして、図３（ｂ）に示すように、前記層間絶縁膜７に前記電荷蓄積部５の上部電極５３を露出させる第２コンタクトホール（グランド線側上部コンタクトホール）７２を形成する。

ここで前記ウエット洗浄処理中には、グランド線側上部コンタクトホール７２内に露出した水素バリア膜６５の開口側壁６５ａが、アンモニア過水（洗浄液）に曝されることによりエッチングされ、微小な表面粗さ（マイクロラフネス）や結晶欠陥が拡大して、開口側壁６５ａにえぐれ（ピット）が生じることがある。一方で、前記ストッパ膜６１は、前記アンモニア過水等の一般的な洗浄液に溶解しにくいＳｉＮで形成しているので、グランド線側上部コンタクトホール７２に露出したストッパ膜６１の開口側壁６１ａは、ほとんどエッチングされることがなく、前記水素バリア膜６５の開口側壁６５ａよりもえぐれ等の発生が防止され、あるいは格段に低減されている。

次に、本実施形態では図３（ｃ）に示すように、グランド線側上部コンタクトホール７２が形成された基板２（図１参照）を、６００℃の酸素雰囲気に５分間保持することにより、アニール処理を行う。このようにすることで、前記電荷蓄積部５の強誘電体膜５２を熱酸化させて、その酸素欠損を回復させることができる。

次に、図３（ｄ）に示すように、前記層間絶縁膜７に、第１プラグ導電部（ビット線側下部プラグ）８１を露出させる第１コンタクトホール（ビット線側上部コンタクトホール）７１を形成し、このビット線側上部コンタクトホール７１内と前記グランド線上部コンタクトホール７２内とに、それぞれ密着層７５、７６を形成する。具体的には、前記グランド線側上部コンタクトホール７２と同様に、層間絶縁膜７上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜７をエッチングする。そして、アッシング処理し、ウエット洗浄処理することにより前記レジストパターンを除去する。ここでも、先述したように水素バリア膜６５の開口側壁６５ａは洗浄液に曝されてえぐれが発生する。また、グランド線側上部コンタクトホール７２形成時に発生したえぐれが、ビット線側上部コンタクトホール７１形成時に顕在化することによって、水素バリア膜６５とストッパ膜６１との間の密着力が損なわれ、ここに剥離を生じることもある。

そして、前記ビット線側下部プラグ８１の露出面を含むビット線側上部コンタクトホール７１内壁全体と、前記上部電極５３の露出面を含むグランド線側上部コンタクトホール７２内壁全体と、に例えばＴｉ、ＴｉＮをスパッタリング法で順次成膜して、密着層７５、７６を形成する。このように、本実施形態では、上部電極５３の露出面のみを覆うのではなく、グランド線側上部コンタクトホール７２内壁全体を覆うようにして密着層７６を形成している。先述したように、前記水素バリア膜６５の開口側壁６５ａには、えぐれや剥離が生じており、このようなえぐれ部分では密着層７６の材料（Ｔｉ、ＴｉＮ）のカバレッジ性が損なわれるので、密着層７６には前記水素バリア膜６５のえぐれ部分に対応して弱い部分（ウィークポイント）が生じてしまう。一方、前記ストッパ膜６１の開口側壁６１ａにはえぐれ部分が生じないので、密着層７６の前記ストッパ膜６１の開口側壁６１ａと対応する部分にはウィークポイントが生じることが防止されている。

次に、図４（ａ）に示すように、前記密着層７５を含むビット線側上部コンタクトホール７１内にビット線側上部プラグ（第２プラグ導電部）８３を形成し、前記密着層７６を含むグランド線側上部コンタクトホール７２内にグランド線側上部プラグ（第３プラグ導電部）８４を形成する。具体的には、例えばタングステンを層間絶縁膜７の全面にＣＶＤ法で成膜して、これをコンタクトホール７１、７２に埋め込む。コンタクトホール７１、７２内壁には、前記密着層７５、７６が形成されており、コンタクトホール７１、７２内にタングステンを良好に埋め込むことができる。通常は、還元雰囲気でタングステンを成膜するが、前記上部電極５３を覆って水素バリア性の材料で密着層７６を形成しているので、水素ガス等の還元ガスが密着層７６側から電荷蓄積部５に侵入して強誘電体膜５２を還元して劣化させてしまうことが防止されている。

そして、例えば層間絶縁膜７上をＣＭＰ法で層間絶縁膜７上面が露出するまで研磨して、層間絶縁膜７上のタングステン膜や、Ｔｉ膜、ＴｉＮ膜等を除去して、ビット線側上部コンタクトホール７１内にビット線側上部プラグ８３を、グランド線側上部コンタクトホール７２内にグランド線側上部プラグ８４を、それぞれ形成する。

次に、図４（ｂ）に示すように、層間絶縁膜７上に配線パターン９を形成する。具体的には、層間絶縁膜７上に例えばＡｌをスパッタリング法で成膜する。そして、Ａｌ膜上にフォトレジストを成膜し、その所定位置を露光／現像してレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてＡｌ膜をエッチングし、配線パターン９を形成する。本実施形態では、電荷蓄積部５上のグランド線側上部プラグ８４と接続する配線パターン９をグランド線９２とし、ビット線側上部プラグ８３と接続する配線パターン９をビット線９１とする。このようにして、メモリセル１を製造する。

以上のような、本発明の強誘電体キャパシタの製造方法によれば、電荷蓄積部５の上部電極５３上にこれと接触させてストッパ膜６１を形成しており、ストッパ膜６１は水素バリア膜６５よりもエッチングされにくい材料で形成しているので、ストッパ膜６１の開口側壁６１ａにえぐれを生じることが防止される。したがって、グランド線側上部コンタクトホール７２内の密着層７６の、少なくとも前記ストッパ膜６１の開口側壁６１ａと対応する部分には、ウィークポイントを生じることが防止される。
従来の方法では、上部電極に接触させて水素バリア膜を形成するが、先述したように水素バリア膜の開口側壁には、レジストパターンを除去する洗浄処理でえぐれ等が生じており、上部電極上の密着層の前記えぐれと対応する部分にはウィークポイントが生じている。したがって、グランド線側上部プラグを形成する際に、還元ガスがウィークポイントを通って電荷蓄積部に侵入し、強誘電体膜を還元して劣化させてしまう。
ところが、本発明の方法では、上部電極５３と接触させてストッパ膜６１を形成し、密着層７６の上部電極５３との接触部にウィークポイントを生じないようにしているので、グランド線側上部プラグ８４形成時に、還元ガスが前記ウィークポイントを通って電荷蓄積部５に侵入して強誘電体膜５２を劣化させることが防止される。

なお、本発明の方法でも、水素バリア膜６５の開口側壁６５ａにはえぐれが生じると考えられる。しかしながら、このえぐれに起因して密着層７６にウィークポイントが生じた場合でも、このウィークポイントの位置は水素バリア膜６５の開口側壁６５ａと対応する位置であるので、ウィークポイントを通った還元ガスは水素バリア膜６５とストッパ膜６１との間に流入する。したがって、電荷蓄積部５に侵入する還元ガスは、ストッパ膜６１を透過した僅かな量の還元ガスであるので、強誘電体膜５２の劣化を低減することができる。また、本実施形態のように、水素バリア性の材料でストッパ膜６１を形成すれば、還元ガスがストッパ膜６１を透過しないので、強誘電体膜５２の劣化を確実に防止することができる。

また、本実施形態の方法では、グランド線側上部コンタクトホール７２を形成した後に、酸素雰囲気でアニール処理をしているので、アニール処理以前の工程で強誘電体膜５２が還元されていた場合でも、その酸素欠陥を回復することができ、強誘電体特性が優れた強誘電体膜５２とすることができる。

以上のような方法で製造された本発明の強誘電体キャパシタは、グランド線側上部プラグ８４形成前に強誘電体膜５２が還元され劣化した場合でも、その酸素欠陥をアニール処理によって回復させることができ、優れた強誘電体特性の強誘電体膜５２となる。また、密着層７６の上部電極５３と接する部分にウィークポイントを生じることが防止されているので、グランド線側上部プラグ８４形成時に、還元ガスがウィークポイントを通って電荷蓄積部５に侵入して強誘電体膜５２を劣化させることが防止される。このようにして、優れた強誘電体特性とされ、しかも劣化が防止された強誘電体膜５２を備えた強誘電体キャパシタは、優れたヒステリシス特性のものとなる。

なお、本実施形態では、電荷蓄積部５の上部電極５３側の配線パターン９をグランド線９１としたが、これをビット線として構成することもできる。また、例えば層間絶縁膜７上にワード線等の配線を形成して、これとゲート電極３２とをプラグを介して接続する場合には、このプラグも第２プラグ導電部８３と同様にして形成することができる。

また、層間絶縁膜７上のタングステン膜やＴｉ、膜ＴｉＮ膜等は、ＣＭＰ法で研磨して除去するのではなく、配線パターン９を形成する際にＡｌ膜をエッチングする工程でＡｌ膜の除去部分とともに除去してもよい。

強誘電体キャパシタの断面構成図である。 （ａ）〜（ｃ）は、強誘電体キャパシタの製造方法を説明する図である。 （ａ）〜（ｄ）は、強誘電体キャパシタの製造方法を説明する図である。 （ａ）、（ｂ）は、強誘電体キャパシタの製造方法を説明する図である。

符号の説明

１・・・メモリセル、２・・・基板、３・・・スイッチングトランジスタ、４・・・下地絶縁膜、４１、４２、７１，７２・・・コンタクトホール、４１・・・ビット線側下部コンタクトホール、４２・・・グランド線側下部コンタクトホール、５・・・電荷蓄積部、５１・・・下部電極、５２・・・強誘電体膜、５３・・・上部電極、６１・・・ストッパ膜、６１ａ・・・開口側壁（ストッパ膜）６５・・・水素バリア膜、６５ａ・・・開口側壁（水素バリア膜）、７・・・層間絶縁膜、７１・・・ビット線側上部コンタクトホール（第１コンタクトホール）、７２・・・グランド線側上部コンタクトホール（第２コンタクトホール）、８１、８２、８３、８４・・・プラグ、８１・・・ビット線側下部プラグ（第１プラグ導電部）、８２・・・グランド線側下部プラグ、８３・・・ビット線側上部プラグ（第２プラグ導電部）、８４・・・グランド線側上部プラグ（第３プラグ導電部）

Claims (7)

1. 基板上に下地絶縁膜を形成し、この下地絶縁膜の所定位置に第１プラグ導電部を形成する工程と、
   前記下地絶縁膜上に、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部を形成する工程と、
   前記電荷蓄積部を覆って、絶縁材料でストッパ膜を形成する工程と、
   前記ストッパ膜を覆って、水素バリア膜を形成する工程と、
   前記水素バリア膜を含む下地絶縁膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に、前記第１プラグ導電部を露出させる第１コンタクトホールを形成する工程と、
   レジストパターンをマスクにして、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを順次エッチングし、その後にウエット洗浄処理によって前記レジストパターンを除去し、前記電荷蓄積部の上部電極を露出させる第２コンタクトホールを形成する工程と、
   前記第２コンタクトホール内に、前記上部電極の上面を覆って水素バリア性の導電材料で密着層を形成する工程と、
   前記第１コンタクトホール内に、第２プラグ導電部を形成する工程と、
   前記第２コンタクトホール内に、第３プラグ導電部を形成する工程と、を有し
   前記ストッパ膜は、レジストパターンを除去する前記ウエット洗浄処理の洗浄液によるエッチングレートが、前記水素バリア膜の前記洗浄液によるエッチングレートよりも低い材料で形成することを特徴とする強誘電体キャパシタの製造方法。
2. 前記ストッパ膜を形成する工程は、前記ストッパ膜の材料として水素バリア性を有する材料を用いることを特徴とする請求項１に記載の強誘電体キャパシタの製造方法。
3. 前記ストッパ膜を形成する工程は、前記ストッパ膜の材料としてＳｉＮを用いることを特徴とする請求項１又は請求項２に記載の強誘電体キャパシタの製造方法。
4. 前記ストッパ膜を形成する工程は、前記ストッパ膜の形成方法としてスパッタリング法を用いることを特徴とする請求項１〜３のいずれか一項に記載の強誘電体キャパシタの製造方法。
5. 前記第２コンタクトホールを形成する工程を、前記第１コンタクトホールを形成する工程より先に行い、これらの工程の間に酸素雰囲気でアニール処理する工程を有することを特徴とする請求項１〜４のいずれか一項に記載の強誘電体キャパシタの製造方法。
6. 基板上に形成された下地絶縁膜と、
   前記下地絶縁膜の所定位置に形成された第１プラグ導電部と、
   前記下地絶縁膜上に形成された、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部と、
   前記電荷蓄積部を覆って形成された、絶縁材料からなるストッパ膜と、
   前記ストッパ膜を覆って形成された水素バリア膜と、
   前記水素バリア膜を覆って形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第１プラグ導電部と電気的に接続された第２プラグ導電部と、
   前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記上部電極と電気的に接続された第３プラグ導電部と、
   前記上部電極と前記第３プラグ導電部との間に形成され、水素バリア性の導電材料からなる密着層と、を備え、
   前記第３プラグ導電部は、レジストパターンをマスクにしたエッチングで形成されてなる第２コンタクトホール内に形成され、
   前記ストッパ膜は、前記レジストパターンを除去するウエット洗浄処理に用いられた洗浄液によるエッチングレートが、前記水素バリア膜の前記洗浄液によるエッチングレートよりも、低い材料からなっていることを特徴とする強誘電体キャパシタ。
7. 前記ストッパ膜は、ＳｉＮからなることを特徴とする請求項６に記載の強誘電体キャパシタ。

Images