JP2005159220A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタの特性劣化を防ぐための十分な水素バリア性を確保できる水素バリア膜を備えた半導体装置を提供する。
【解決手段】 この半導体装置では、強誘電体キャパシタＣａｐ上に成膜した絶縁性水素バリア膜１２に、上部電極１１の上面１１Ａの内側部１１Ａ-２を露出させる開口１２Ａを形成した。ＴｉＮからなる導電性水素バリア膜１３を開口１２Ａ上から形成した。この導電性水素バリア膜１３は、上面１１Ａの内側部１１Ａ-２を密着して覆う内側部１３Ａと、額縁部１２Ｂを密着して覆う外側部１３Ｂを有する。導電性水素バリア膜１３をアスペクト比の小さい開口１２Ａへ成膜するので、導電性水素バリア膜１３の段差を小さくすることが可能になった。
【選択図】 図１

Description

この発明は、容量絶縁膜を含むキャパシタを有する半導体装置およびその製造方法に関し、例えば、金属酸化物からなる強誘電体膜を容量絶縁膜として用いた強誘電体キャパシタを有する不揮発性半導体記憶装置に関する。

Ｐｂ(Ｚｒ,Ｔｉ)Ｏ_３すなわちジルコン酸チタン酸鉛(ＰＺＴ)や、ＳｒＢｉ_２Ｔａ_２Ｏ_９すなわちタンタル酸ビスマスストロンチウム(ＳＢＴ)などに代表される強誘電体を容量絶縁膜に用いた不揮発性強誘電体メモリ素子は、その高速性や低消費電力といったことを背景に、近年、特に注目を浴びている。

この不揮発性強誘電体メモリを実現するに当たり、大きな技術的課題となっているのが水素に起因する強誘電体膜の特性劣化である。

通常、強誘電体材料はＰＺＴやＳＢＴなどの酸化物からなるので、水素などの強い還元性ガスに曝されると容易に還元され、その結果、強誘電体キャパシタの致命的な特性劣化が引き起こされ、信頼性特性に悪影響を及ぼす可能性が極めて高くなる。

このような問題を回避するため、特許文献１(特開平１１-８３６０号公報)で提示されているような構造が採用されてきた。この構造について、図９を参照して説明する。

図９は、従来の半導体装置の構造を示す断面図である。半導体基板５１上に、ソース/ドレイン領域５４-１,５４-２,ゲート酸化膜５２,ゲート電極５３およびサイドウォール絶縁膜５５を含む電界効果型ＭＯＳトランジスタ５０が形成される。このＭＯＳトランジスタ５０の上方に平坦化された第１の層間絶縁膜５７を形成した後、密着層５８、下部電極５９、強誘電体膜６０、上部電極６１を順次形成する。下部電極５９と強誘電体膜６０と上部電極６１が強誘電体キャパシタ７０を構成している。

その後、酸化アルミニウム(以下Ａｌ_２Ｏ_３と記す)からなる絶縁性水素バリア膜６２を、強誘電体キャパシタ７０と層間絶縁膜５７の全体を覆うように形成する。

引き続き、第２の層間絶縁膜６４となる酸化シリコン(ＳｉＯ_２)膜を絶縁性水素バリア膜６２の全面に成膜する。その後、第２の層間絶縁膜６４に上部電極６１へのコンタクトホール６６を開口した後、さらに、コンタクトホール６６を含む開口部を覆うように、窒化チタン膜(以下ＴｉＮ膜と記す)からなる導電性水素バリア膜６３を形成する。その後、ＭＯＳトランジスタ５０のソース/ドレイン領域５４-１,５４-２へのコンタクトホール６５-１,６５-２を第１層間絶縁膜５７に形成し、さらに、下部電極５９へのコンタクトホール(図示せず)を形成した後、通常の配線および層間工程を経て半導体装置が完成する。

ところで、上述した製造方法による構造の半導体装置では、キャパシタ７０の強誘電体膜６０の側面は絶縁性水素バリア膜(Ａｌ_２Ｏ_３膜)６２によって保護されている一方、上部電極６１側は導電性水素バリア膜(ＴｉＮ膜)６３が水素の侵入を防ぐ役割を担っている。

この特許文献１(特開平１１-８３６０号公報)で示されている方法では、ＴｉＮ膜６３は上部電極６１へのコンタクトホール６６を通じて形成されているが、そのコンタクトホール６６のアスペクト比(＝ホールの深さ÷ホール径)は通常１程度が想定される。ＴｉＮ膜６３の形成は一般的にＤＣマグネトロン反応性スパッタリング法によって行われる。このスパッタリングによるコンタクトホール６６の底部へのＴｉＮ膜６３の底部６３Ａの成膜の膜厚はＴｉＮ膜６３の表面部６３Ｂの膜厚の１０〜２０％程度と減少してしまうので、この膜厚減少分を見込んで、ＴｉＮ膜６３のスパッタリング膜厚を設定しなければならない。

通常、十分な水素バリア性を確保するためには、ＴｉＮ膜６３は、４０〜５０ｎｍ程度の膜厚が必要となってくる。したがって、ＴｉＮ膜６３のスパッタリング膜厚は最大５００ｎｍ程度が必要となってしまう。

この場合、強誘電体キャパシタ７０の直上に厚膜のＴｉＮ膜６３が存在することによって、強誘電体キャパシタ７０が存在する部分と存在しない部分との間の段差が非常に大きくなってしまう。この大きな段差は、その後の工程に対する影響が極めて大きく、例えば、フォトリソグラフィ工程での不具合や、場合によっては配線間の短絡といったプロセス上の問題を招く可能性がある。さらには、信頼性の低下などデバイス動作上の問題を誘起させる可能性もある。

上述の事情から、ＴｉＮ膜６３のスパッタリング膜厚を、水素バリア性を十分に確保できない膜厚まで薄くせざるを得なくなって、十分な強誘電体特性を有する不揮発性強誘電体メモリの製造が不可能であるという問題点がある。
特開平１１−８３６０号公報

そこで、この発明の課題は、上記問題点に鑑みてなされたものであり、プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタの特性劣化を防ぐための十分な水素バリア性を確保できる水素バリア膜を備えた半導体装置およびその製造方法を提供することである。

上記課題を解決するため、この発明の半導体装置は、下部電極と上記下部電極上に形成された容量絶縁膜と上記容量絶縁膜上に形成された上部電極とを有するキャパシタを備え、
上記キャパシタを覆うと共に上記上部電極の上面の少なくとも一部を露出させる開口とこの開口を規定する額縁部を有する絶縁性水素バリア膜と、
上記開口に露出した上記上部電極の上面と上記額縁部とに密着して上記上面と上記額縁部とを被覆する導電性水素バリア膜とを備えた。

この発明の半導体装置では、上記導電性水素バリア膜は、上部電極の上面と額縁部とを被覆すると共に、上部電極の上面と絶縁性水素バリア膜の額縁部とに密着している。したがって、この導電性水素バリア膜は、絶縁性水素バリア膜の額縁部の厚さ分の段差をカバーすればよくなるから、従来に比べて、導電性水素バリア膜の段差を格段に減少できる。

したがって、この発明では、従来のように、額縁部上における導電性水素バリア膜の膜厚を、上部電極の上面における導電性水素バリア膜の膜厚よりも格段に厚くすることなく、上部電極の上面における導電性水素バリア膜の膜厚を、十分な水素バリア性を確保可能な膜厚に設定できる。

したがって、この発明の半導体装置では、キャパシタが存在する部分とキャパシタが存在しない部分との段差を、従来に比べて格段に低減できる。したがって、プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタの特性劣化を防ぐための十分な水素バリア性を確保できる導電性水素バリア膜を備えた半導体装置を実現できる。

また、一実施形態の半導体装置は、上記絶縁性水素バリア膜が酸化アルミニウムからなる。

この実施形態の半導体装置では、上記絶縁性水素バリア膜が酸化アルミニウムからなるので、上記絶縁性水素バリア膜は５０ｎｍ程度の膜厚で十分な水素バリア効果が得られる。

また、一実施形態の半導体装置は、上記導電性水素バリア膜が窒化チタンからなる。

この実施形態の半導体装置では、上記導電性水素バリア膜が窒化チタンからなるので、上記導電性水素バリア膜は４０〜５０ｎｍ程度の膜厚で十分に水素バリア性を発揮できる。

また、一実施形態の半導体装置の製造方法は、下部電極を形成する工程と、
上記下部電極上に容量絶縁膜を形成する工程と、
上記容量絶縁膜上に上部電極を形成する工程と、
上記下部電極と上記容量絶縁膜と上記上部電極を覆う絶縁性水素バリア膜を形成する工程と、
上記上部電極の上面の少なくとも一部を露出させる開口を上記絶縁性水素バリア膜に形成する工程と、
上記絶縁性水素バリア膜および上記上部電極の露出した上面を覆うと共に上記絶縁性水素バリア膜および上記上部電極の露出した上面に密着した導電性水素バリア膜を形成する工程と、
上記導電性水素バリア膜のうち、上記絶縁性水素バリア膜の上記開口から露出した上記上部電極の上面を覆う部分と上記絶縁性水素バリア膜のうちの上記開口の額縁部を密着して覆う部分とを残して、他の部分を除去する工程と、
上記絶縁性水素バリア膜と上記導電性水素バリア膜とを覆う層間絶縁膜を形成する工程と、
上記層間絶縁膜に、上記導電性水素バリア膜に達するコンタクトホールを形成し、上記コンタクトホールに配線層を形成する工程を有する。

この実施形態の半導体装置の製造方法では、上記絶縁性水素バリア膜および上記上部電極の露出した上面を覆うと共に上記絶縁性水素バリア膜および上記上部電極の露出した上面に密着した導電性水素バリア膜を形成する工程を有した。これにより、上記導電性水素バリア膜は、上部電極の上面と額縁部とを被覆すると共に、上部電極の上面と絶縁性水素バリア膜の額縁部とに密着する。したがって、この導電性水素バリア膜は、絶縁性水素バリア膜の額縁部の厚さ分の段差をカバーすればよくなるから、従来に比べて、導電性水素バリア膜の段差を格段に減少できる。

したがって、この半導体装置の製造方法では、キャパシタが存在する部分とキャパシタが存在しない部分との段差を、従来に比べて格段に低減できる。したがって、プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタの特性劣化を防ぐための十分な水素バリア性を確保できる導電性水素バリア膜を備えた半導体装置を作製できる。

また、一実施形態の半導体装置の製造方法は、上記絶縁性水素バリア膜を酸化アルミニウム膜とした。

この実施形態の半導体装置の製造方法では、上記絶縁性水素バリア膜を酸化アルミニウム膜としたことで、５０ｎｍ程度の膜厚で十分な水素バリア効果が得られる。

また、一実施形態の半導体装置の製造方法は、上記導電性水素バリア膜を窒化チタン膜とした。

この実施形態では、上記導電性水素バリア膜を窒化チタン膜(ＴｉＮ膜)としたことで、４０〜５０ｎｍ程度の膜厚で十分に水素バリア性を発揮できる。

この発明の半導体装置によれば、導電性水素バリア膜は、上部電極の上面と額縁部とを被覆すると共に、上部電極の上面と絶縁性水素バリア膜の額縁部とに密着している。したがって、この導電性水素バリア膜は、絶縁性水素バリア膜の額縁部の厚さ分の段差をカバーすればよくなるから、従来に比べて、導電性水素バリア膜の段差を格段に減少できる。

したがって、この発明の半導体装置では、キャパシタが存在する部分とキャパシタが存在しない部分との段差を、従来に比べて格段に低減できる。したがって、プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタの特性劣化を防ぐための十分な水素バリア性を確保できる導電性水素バリア膜を備えた半導体装置を実現できる。

以下、この発明を図示の実施の形態により詳細に説明する。

図１に、この発明の半導体装置の実施形態の断面を示す。この半導体装置は、半導体基板１、例えばシリコン(Ｓｉ)からなる半導体基板１に形成された電界効果型ＭＯＳ(Ｍetal-Ｏxide-Ｓemiconductor)トランジスタＴｒと、強誘電体キャパシタＣapを備えた不揮発性強誘電体メモリをなす。

上記ＭＯＳトランジスタＴｒを覆うように、第１の層間絶縁膜７が形成されており、この第１の層間絶縁膜７上に密着層８を介して強誘電体キャパシタＣapが形成されている。

このＭＯＳトランジスタＴｒは、半導体基板１に形成されたＬＯＣＯＳ(Ｌocal Ｏxide Ｏf Ｓilicon)酸化膜６によって半導体基板１に形成された別のトランジスタ(図示せず)と互いに分離されている。このＭＯＳトランジスタＴｒは、半導体基板１に形成されたソース/ドレイン領域４-１,４-２と、半導体基板１のチャネル領域の上に形成されたゲート酸化膜２と、ゲート電極３と、サイドウォール絶縁膜５とで構成される。ゲート電極３はゲート酸化膜２上に形成され、サイドウォール絶縁膜５はゲート電極３の側面に形成されている。

一方、第１の層間絶縁膜７上に形成された強誘電体キャパシタＣapは、下部電極９と、下部電極９上に形成された強誘電体膜１０と、強誘電体膜１０上に形成された上部電極１１とで構成されている。この下部電極９は強誘電体膜１０よりも横方向に突出しており、強誘電体膜１０は上部電極１１よりも横方向に突出している。

この強誘電体キャパシタＣapは、第１の層間絶縁膜７上に形成された絶縁性水素バリア膜１２によって覆われている。この絶縁性水素バリア膜１２は、下部電極９と強誘電体膜１０を覆うと共に下部電極９と強誘電体膜１０に直接に密着している。また、この絶縁性水素バリア膜１２は、上部電極１１の側面に密着して覆っている。また、この絶縁性水素バリア膜１２は、上部電極１１の上面１１Ａの周縁部１１Ａ-１の内側の内側部１１Ａ-２を露出させる開口１２Ａと、この開口１２Ａを規定する額縁部１２Ｂを有している。この額縁部１２Ｂは、上部電極１１の上面１１Ａの周縁部１１Ａ-１を直接に密着して覆っている。

この絶縁性水素バリア膜１２は、膜厚が５０ｎｍ〜１００ｎｍ程度の酸化アルミニウム(Ａｌ_２Ｏ_３)で構成されている。

そして、導電性水素バリア膜１３は、上記絶縁性水素バリア膜１２の開口１２Ａで露出した上部電極１１の上面１１Ａの内側部１１Ａ-２と、上記絶縁性水素バリア膜１２の額縁部１２Ｂを被覆すると共に、上記内側部１１Ａ-２と額縁部１２Ｂに直接密着している。すなわち、導電性水素バリア膜１３は、上面１１Ａの内側部１１Ａ-２を直接に密着して覆う内側部１３Ａと、額縁部１２Ｂを直接に密着して覆う外側部１３Ｂを有する。

この導電性水素バリア膜１３は、膜厚が５０ｎｍ〜１００ｎｍ程度の窒化チタン(ＴｉＮ)で構成されている。

また、上記第１の層間絶縁膜７上の絶縁性水素バリア膜１２上、および、上記導電性水素バリア膜１３上には、第２の層間絶縁膜１４が形成されている。この第２の層間絶縁膜１４,絶縁性水素バリア膜１２,第１の層間絶縁膜７には、コンタクトホール１５-１,１５-２が形成されている。このコンタクトホール１５-１,１５-２は、ＭＯＳトランジスタＴｒのソース/ドレイン領域４-１,４-２に連通している。また、上記第２の層間絶縁膜１４は、上記導電性水素バリア膜１３の内側部１３Ａに連通するコンタクトホール１６が形成されている。

そして、上記第２の層間絶縁膜１４上には、金属配線１７-１,１７-２が形成されている。この金属配線１７-１は、上記コンタクトホール１５-１内に形成された接続部３０でソース/ドレイン領域４-１に接続されている。また、金属配線１７-２は、コンタクトホール１５-２内に形成された接続部３１でソース/ドレイン領域４-２に接続されている。また、金属配線１７-２は、コンタクトホール１６内の部分１７-２Ａが導電性水素バリア膜１３に密接することで、強誘電体キャパシタＣapの上部電極１１に電気的に接続されている。

上記構成の半導体装置によれば、上記導電性水素バリア膜１３は、上部電極１１の上面１１Ａの内側部１１Ａ-２と絶縁性水素バリア膜１２の額縁部１２Ｂとを被覆すると共に、上部電極１１の上面１１Ａの内側部１１Ａ-２と絶縁性水素バリア膜１２の額縁部１２Ｂとに密着している。したがって、この導電性水素バリア膜１３は、絶縁性水素バリア膜１２の額縁部１２Ｂの厚さ分(例えば５０ｎｍ程度)の段差をカバーすればよくなるから、従来に比べて、導電性水素バリア膜１３の段差を格段に減少できる。

一例として、上部電極１１上の絶縁性水素バリア膜１２の開口１２Ａの寸法を１μｍ程度とすると、この絶縁性水素バリア膜１２の開口１２Ａからなるホールのアスペクト比(ホールの深さ÷ホール径)は、５０×１０^−９ｍ÷（１×１０^−６ｍ）＝０.０５となる。したがって、この絶縁性水素バリア膜１２上に形成される導電性水素バリア膜１３の膜厚を、上記上部電極１１の上面１１Ａ上に形成される導電性水素バリア膜１３の膜厚とほぼ等しくすることができる。

したがって、この半導体装置では、従来と異なり、額縁部１２Ｂ上における導電性水素バリア膜１３の外側部１３Ｂの膜厚を、上部電極１１の上面１１Ａにおける導電性水素バリア膜１３の内側部１３Ａの膜厚よりも格段に厚くする必要がない。例えば、外側部１３Ｂの膜厚は、内側部１３Ａの膜厚と同程度の５０ｎｍ程度とすればよい。

したがって、この実施形態の半導体装置では、キャパシタＣapが存在する部分とキャパシタＣapが存在しない部分との段差を、従来に比べて格段に(例えば１０分の１に)低減できる。したがって、プロセス上およびデバイス上の問題を引き起こすことなく、キャパシタＣapの特性劣化を防ぐための十分な水素バリア性を確保できる導電性水素バリア膜１３を備えた半導体装置を実現できる。

次に、上記構成の半導体装置の製造方法を説明する。

まず、第１の工程では、図２に示すように、素子分離のためのＬＯＣＯＳ酸化膜６が形成されたＳｉからなる半導体基板１上にゲート酸化膜２およびゲート電極３、ソース/ドレイン領域４-１,４-２、サイドウォール絶縁膜５を有するスイッチングトランジスタであるＭＯＳトランジスタＴｒを形成する。その後、第１の層間絶縁膜７を堆積させて、さらに、化学的機械的研磨(Ｃhemical Ｍechanical Ｐolishing:ＣＭＰ)法により表面を平坦化する。

次に、第２の工程では、図３に示すように、ＤＣマグネトロンスパッタ法により、Ｔｉを２０ｎｍの膜厚で成膜し、酸素雰囲気中で熱処理を行い、ＴｉＯ_２からなる密着層８を形成する。さらに、同じく、ＤＣマグネトロンスパッタ法で白金(Ｐｔ)を２００ｎｍの膜厚に成膜して、Ｐｔからなる下部電極９を形成する。

次に、ＳＢＴ膜からなる強誘電体膜１０を形成する。この強誘電体膜１０を形成する方法では、まず、Ｓｒ、Ｂｉ、Ｔａ、それぞれの金属元素を含んだ有機金属溶液を、スピンコート法を用いて、塗布・乾燥を行い、その後、７７５℃、３０分の結晶化アニールを常圧酸素雰囲気中で行う。これを、所望の厚さになるまで繰り返す。ここで、有機金属溶液の元素比は、Ｓｒ:Ｂｉ:Ｔａ＝０.８/２.２/２.０としており、最終的な膜厚は３００ｎｍである。この膜厚３００ｎｍのＳＢＴ膜からなる強誘電体膜１０を形成した後、上部電極１１となるＰｔ膜をＤＣマグネトロンスパッタ法で厚さ１００ｎｍに成膜する。

その後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｐｔからなる上部電極１１とＳＢＴ膜からなる強誘電体膜１０およびＰｔからなる下部電極９をそれぞれ所定の寸法にパターニングして形成し、強誘電体キャパシタＣapを形成する。ここで、Ｐｔからなる上部電極１１は、寸法を２.０μｍ角とした。その後、ドライエッチングなどによる強誘電体キャパシタＣapのダメージを回復する目的で、７７５℃、３０分の熱処理を常圧酸素雰囲気中で行う。

次に、図３に示すように、絶縁性水素バリア膜１２となるＡｌ_２Ｏ_３膜を反応性ＲＦスパッタリング法で厚さ５０ｎｍに成膜した。

次に、第３の工程では、図４に示すように、Ｐｔからなる上部電極１１上のＡｌ_２Ｏ_３膜にコンタクトホールつまり開口１２Ａをフォトリソグラフィ法およびドライエッチング法を用いて形成する。ここで、コンタクトホールである開口１２Ａの寸法は１μｍ角とした。この開口１２Ａによって、上部電極１１の上面１１Ａの内側部１１Ａ-２が露出される。また、この開口１２Ａの額縁部１２Ｂによって、上部電極１１の周縁部１１Ａ-１を覆っている。この額縁部１２Ｂは周縁部１１Ａ-１に密接している。

次に、第４の工程では、図５に示すように、導電性水素バリア膜１３となるＴｉＮ膜１３を反応性ＤＣマグネトロンスパッタ法で５０ｎｍの膜厚に成膜する。このとき、Ｐｔからなる上部電極１１上のコンタクトホールをなす開口１２Ａはアスペクト比が非常に小さいことから、ほぼ５０ｎｍの膜厚のＴｉＮ膜で導電性水素バリア膜１３が形成されている。この後、フォトリソグラフィ法およびドライエッチング法を用いて、上記ＴｉＮ膜を所定の形状に加工して、導電性水素バリア膜１３とする。

この導電性水素バリア膜１３は、内側部１３Ａと外側部１３Ｂを有し、内側部１３Ａは上部電極１１の上面１１Ａの内側部１１Ａ-２を密着して覆い、外側部１３Ｂは絶縁性水素バリア膜１２の額縁部１２Ｂを密着して覆う。

次に、第５の工程では、図６に示すように、第２の層間絶縁膜１４となるＳｉＯ_２膜を、常圧ＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法を用いて、６００ｎｍの膜厚に成膜する。その後、このＳｉＯ_２膜に、ソース/ドレイン領域４-１,４-２に連通するコンタクトホール１５-１,１５-２を形成し、上部電極１１へのコンタクトホール１６を、フォトリソグラフィ法およびドライエッチング法を用いて形成する。このコンタクトホール１６は、導電性水素バリア膜１３に連通している。

この第２の層間絶縁膜１４のコンタクトホール１６を規定する額縁部１４Ａは、絶縁性水素バリア膜１２の額縁部１２Ｂおよび導電性水素バリア膜１３の外側部１３Ｂを覆っており、導電性水素バリア膜１３の内側部１３Ａの周辺部１３Ａ-１も覆っている。

次に、所定の配線工程および層間工程、パッシベーション工程を行い、この実施形態の半導体装置が完成される。

たとえば、この実施形態の半導体装置の製造方法では、図７に示すように、第６の工程で、第１の配線１７-１,１７-２を形成した後、第３の層間絶縁膜１８を成膜し、さらに、第１の配線１７-１への接続口(ビアホール)１９を層間絶縁膜１８に開口する。さらに、第２の配線２０-１,２０-２を形成し、最後にパッシベーション膜２１を成膜して、上記半導体装置を完成させた。

図８に、上述の製造方法で形成された半導体装置の強誘電体キャパシタＣapのヒステリシス特性を示す。このヒステリシス特性によれば、角形も良好であり、強誘電体メモリ素子としての動作マージンを示すヒステリシスの反転と非反転分極量の差(ΔＱ)も約２５μＣ/ｃｍ^２と非常に大きくなっている。

これに対して、従来方法により形成した強誘電体キャパシタのヒステリシス特性を図９に示す。この従来の例では、導電性水素バリア膜をなすＴｉＮ膜を２００ｎｍの膜厚に成膜したが、ヒステリシス特性の角形が劣化していて、ヒステリシスの反転と非反転分極量の差ΔＱも２０μＣ/ｃｍ^２以下となっている。すなわち、上記実施形態と比較して、従来例では、動作マージンの減少が顕著に現れている。

なお、上記実施形態では、絶縁性水素バリア膜１２としてＡｌ_２Ｏ_３膜を用いたが、絶縁性水素バリア膜の組成はこれに限定されるものではなく、水素の侵入を十分に防止できる絶縁膜であれば他の膜を使用してもよい。また、この実施形態では、導電性水素バリア膜１３としてＴｉＮ膜を用いたが、導電性水素バリア膜はこれに限定されるものではなく、十分に水素の侵入を防止できる導電膜であれば他の膜を使用してもよい。

この発明の半導体装置の実施形態である不揮発性強誘電体メモリ素子の構造を示す断面図である。 上記実施形態の製造方法の製造工程における第１の工程を示す断面図である。 上記製造工程における第２の工程を示す断面図である。 上記製造工程における第３の工程を示す断面図である。 上記製造工程における第４の工程を示す断面図である。 上記製造工程における第５の工程を示す断面図である。 上記製造工程における第６の工程を示す断面図である。 上記実施形態である不揮発性強誘電体メモリ素子の強誘電体キャパシタの特性を示す特性図である。 従来の不揮発性強誘電体メモリ素子の構造を示す断面図である。 上記従来の不揮発性強誘電体メモリ素子の強誘電体キャパシタの特性を示す特性図である。

符号の説明

１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
４-１,４-２ ソース/ドレイン領域
５ サイドウォール絶縁膜
６ ＬＯＣＯＳ酸化膜
７ 第１の層間絶縁膜
８ 密着層
９ 下部電極
１０ 強誘電体膜
１１ 上部電極
１２ 絶縁性水素バリア膜
１３ 導電性水素バリア膜
１４ 第２の層間絶縁膜
１５-１,１５-２ ソース/ドレイン領域へのコンタクトホール
１６ 上部電極へのコンタクトホール
１７-１,１７-２ 第１の配線層
１８ 第３の層間絶縁膜
１９ ビアホール
２０-１,２０-２ 第２の配線層
２１ パッシベーション膜
Ｔｒ 電界効果型ＭＯＳトランジスタ
Ｃap 強誘電体キャパシタ

Claims (6)

1. 下部電極と上記下部電極上に形成された容量絶縁膜と上記容量絶縁膜上に形成された上部電極とを有するキャパシタを備え、
   上記キャパシタを覆うと共に上記上部電極の上面の少なくとも一部を露出させる開口とこの開口を規定する額縁部を有する絶縁性水素バリア膜と、
   上記開口に露出した上記上部電極の上面と上記額縁部とに密着して上記上面と上記額縁部とを被覆する導電性水素バリア膜とを備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記絶縁性水素バリア膜が酸化アルミニウムからなることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   上記導電性水素バリア膜が窒化チタンからなることを特徴とする半導体装置。
4. 下部電極を形成する工程と、
   上記下部電極上に容量絶縁膜を形成する工程と、
   上記容量絶縁膜上に上部電極を形成する工程と、
   上記下部電極と上記容量絶縁膜と上記上部電極を覆う絶縁性水素バリア膜を形成する工程と、
   上記上部電極の上面の少なくとも一部を露出させる開口を上記絶縁性水素バリア膜に形成する工程と、
   上記絶縁性水素バリア膜および上記上部電極の露出した上面を覆うと共に上記絶縁性水素バリア膜および上記上部電極の露出した上面に密着した導電性水素バリア膜を形成する工程と、
   上記導電性水素バリア膜のうち、上記絶縁性水素バリア膜の上記開口から露出した上記上部電極の上面を覆う部分と上記絶縁性水素バリア膜のうちの上記開口の額縁部を密着して覆う部分とを残して、他の部分を除去する工程と、
   上記絶縁性水素バリア膜と上記導電性水素バリア膜とを覆う層間絶縁膜を形成する工程と、
   上記層間絶縁膜に、上記導電性水素バリア膜に達するコンタクトホールを形成し、上記コンタクトホールに配線層を形成する工程を有することを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   上記絶縁性水素バリア膜を酸化アルミニウム膜としたことを特徴とする半導体装置の製造方法。
6. 請求項４に記載の半導体装置の製造方法において、
   上記導電性水素バリア膜を窒化チタン膜としたことを特徴とする半導体装置の製造方法。

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