JP2010192631A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】容量素子の酸素雰囲気中での焼結を制限を設けず実施した場合も、スタックコンタクトの信頼性や製造歩留まりを向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1と、その上に形成された第１の層間絶縁膜1,2および第２の層間絶縁膜3,4,5と、第１の層間絶縁膜1,2中に形成された第１のプラグ8bおよび第２のプラグ8aと、第２の層間絶縁膜3,4,5中に形成され第１のプラグ8bと接続された容量素子たるメモリセル30と、第２の層間絶縁膜3,4,5中に形成され第２のプラグ8aと接続された第３のプラグ19とを備え、第２のプラグ8aの中央部の上面は第１の層間絶縁膜1,2の上面よりも半導体基板1側に位置するように構成する。
【選択図】図１
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【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関し、特に強誘電体容量素子を備えた半導体装置およびその製造方法に関する。
近年、各種情報の電子化や携帯端末の高機能化に伴って、書き換え可能なフラッシュメモリや強誘電体メモリ等の不揮発性メモリの用途が拡大している。特に強誘電体メモリは、フラッシュメモリに比べて消費電力が小さくバッテリーレスでの使用が可能であり、かつ高速動作が可能であるため、非接触カード（RF-ID：Radio Frequency-Identification）への展開が始まりつつある。強誘電体メモリはさらに、既存のＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等との置き換えや、ロジック混載メモリ等への適用が期待されている。
強誘電体メモリを構成する強誘電体容量素子（以下、強誘電体キャパシタともいう）は、代表的には、白金（Ｐｔ）膜からなる上下電極と、チタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ（Ｚｒｘ，Ｔｉ１-ｘ）Ｏ３）、チタン酸ビスマス（ＢＩＴ：Ｂｉ４Ｔｉ３Ｏ１２）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ：ＳｒＢｉ２Ｔａ２Ｏ９）等からなる強誘電体膜とにより構成される。例えば、シリコン基板を用いたＬＳＩ（Large Scale Integrated Circuit）プロセスにおいて強誘電体メモリを作製する場合、トランジスタ等が形成されたシリコン基板の表面をシリコン酸化膜等の絶縁膜で被覆し、当該絶縁膜上に下部Ｐｔ電極と強誘電体膜と上部Ｐｔ電極をパターン形成することで、強誘電体キャパシタが作製される。
一方、半導体集積回路装置（以下、半導体装置という）には、特性向上やコスト力強化のために、低消費電力化、高速動作化、取れ個数の拡大が求められている。これらを実現するためには、半導体装置の素子パターンの微細化が必須であり、メモリを搭載した半導体装置に対しても、メモリセルの占有面積の縮小化、特にキャパシタ占有面積の縮小化が求められている。またメモリを搭載した半導体装置では、低消費電力化に伴なう電源電圧の低減によりビット線電位差が減少するため、低消費電力化によって、情報の読み出し・書き込みが困難化する。
したがって、半導体装置に搭載されるメモリセルは、キャパシタ占有面積の縮小と、キャパシタ蓄積電荷量の拡大という、相反した要求を満たさなければならない。このため、キャパシタ構造として、強誘電体キャパシタの下部電極の下面に導電性プラグを接続するスタック構造や、強誘電体キャパシタ部を立体構造とした立体型キャパシタ構造が提案されている。
ところで、強誘電体メモリは、ロジック半導体装置に混載されることが多い。強誘電体メモリとロジック回路とを混載した装置としては、例えば、認証を必要とするセキュリティ関連チップである電子パスポート、交通用ＩＣカード、ＩＣカード社員証や、地方自治などで利用されつつあるＩＣカードがある。
ロジック半導体装置では、トランジスタ等の素子を形成した基板と配線層を接続するプラグとしてタングステンプラグが用いられる。タングステンプラグを２段としたスタックコンタクトにすることで、強誘電体キャパシタを混載することができる。しかも回路を設計するためのスパイスパラメータの大幅な変更をせずに、いままでの回路設計資産を生かし、且つ開発工数・コストを下げることが可能である。
強誘電体キャパシタを形成するには、結晶化アニール或いは回復アニールなど、酸素含有雰囲気中で数々の熱処理を必要とする。典型的には、強誘電体膜を結晶化するためのアニール（焼結処理）として、７３０℃、９０秒の条件でＲＴＡ（rapid thermal anealling）が行われる。キャパシタ形成後の強誘電体膜の膜質回復アニールも、６５０℃、１分のＲＴＡ条件で行われる。
ここで、強誘電体キャパシタの下部電極の直下のコンタクトプラグやロジック回路部のコンタクトプラグとしてタングステンプラグを用いるとすれば、酸素含有雰囲気中での熱処理の際に、タングステンプラグは非常に速い速度で且つ低い温度で酸化する。タングステンプラグの酸化が始まると、プラグ全体まで広がり、スタックコンタクトの高抵抗化、不良が容易に起こり、強誘電体メモリデバイスの歩留まり低下を引き起こす。このようなタングステンプラグの酸化については特許文献１などに記載があるが、酸化により生じた酸化物を除去するために使用でき、且つＭＯＳプロセスと容易に統合できるエッチングプロセスはないのが現状である。
このタングステンプラグの酸化によるスタックコンタクトの高抵抗化を避けるために、キャパシタの下部電極に接続するタングステンプラグと周辺回路部に形成されるタングステンプラグとを、酸化防止用のシリコン窒化膜と層間絶縁膜で覆い、前記下部電極に接続するタングステンプラグ上には、窒化チタン（ＴｉＮ）の密着層とタングステン（Ｗ）からなるプラグを形成し、導電性の酸素バリア膜を介して接続した構造が提案されている（例えば、特許文献２参照）。この構造によれば、周辺回路部のタングステンプラグ上に配置されたシリコン窒化膜は、強誘電体キャパシタ形成時の酸素雰囲気アニールにおいても酸素の進入を防ぐことができ、該周辺回路部のタングステンプラグの上面に変質層が形成されるのを防ぐことができる。
特開平１０−３０３３９８号公報
ＷＯ２００７／１１６４４０ Ａ１ 公報
しかしながら、上述の特許文献２記載の技術は、キャパシタの下部電極に接続するタングステンプラグを２段構造としたものであり、製造工程の複雑化、それによるコスト上昇を引き起こす。また周辺回路部のタングステンプラグにおいては、上層のスタックコンタクトの深さが増加する。将来的にパターンの微細化がより進行した場合を考えると、製造歩留まりを向上させるためには、このようなコンタクトのアスペクト比は小さいことが好ましい。
本発明は、上記の問題に鑑み、容量素子の特性を左右する酸素雰囲気中での焼結を制限を設けることなく実施した場合も、スタックコンタクトの信頼性や製造歩留まりを向上できる半導体装置およびその製造方法を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る半導体装置は、素子分離領域と活性領域とが形成された半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成され、前記半導体基板の前記活性領域と接続された第１のプラグおよび第２のプラグと、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中に形成され、第１のプラグと接続された容量素子と、前記第２の層間絶縁膜中に形成され、前記第２のプラグと接続された第３のプラグとを備え、前記第２のプラグの中央部の上面は前記第１の層間絶縁膜の上面よりも前記半導体基板側に位置していることを特徴とする。
これによれば、容量素子に接続するのは第１のプラグのみなので、製造工程の複雑化、それによるコスト上昇を引き起こさない。容量素子に接続しない部分では、第２のプラグと第３のプラグとの積層構造としているので、各々のコンタクトホールの深さ、したがってアスペクト比を抑えることができる。将来的にパターンの微細化がより進行した場合も、信頼性、製造歩留まりを向上させることができる。
前記第２のプラグはタングステンと前記タングステンを囲む窒化チタンとを含み、前記タングステンの上面が前記窒化チタンの上面よりも前記半導体基板側に位置していることを特徴とする。
前記第３のプラグの下面は前記第１の層間絶縁膜の上面よりも前記半導体基板側に位置していることを特徴とする。
前記容量素子は下部電極と容量絶縁膜と上部電極とからなり、前記容量絶縁膜は強誘電体材料を含んでいることを特徴とする。
前記容量素子は下部電極と容量絶縁膜と上部電極とからなり、前記容量絶縁膜は強誘電体材料を含んでいることを特徴とする。
また本発明に係る半導体装置の製造方法は、半導体基板に素子分離領域と活性領域を形成する工程と、前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜中に、前記半導体基板の前記活性領域と接続する第１のプラグおよび第２のプラグを形成する工程と、前記第１の層間絶縁膜上に前記第１のプラグと接続する容量素子を形成する工程と、前記第１の層間絶縁膜上および前記容量素子上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第２のプラグの上面を露出させる開口部を形成する工程と、前記第２のプラグの中央部の上面を前記半導体基板側に位置するようにエッチングする工程と、前記第２の層間絶縁膜中に、前記第２のプラグと接続する第３のプラグを形成する工程とを備えることを特徴とする。
これによれば、上述の半導体装置の構成に拠る効果に加えて、第２のプラグの上面に形成されてしまう変質層をエッチングによって除去できるので、第２のプラグと第３のプラグとの界面に変質層を含まないスタックコンタクトを形成することができ、高抵抗化を回避できる。
前記エッチングする工程において、尿素縮合りん酸系薬液を含むエッチング液を用いることが好ましい。前記エッチングする工程において、さらに純水とフッ化水素水とで順次洗浄するステップを含むことが好ましい。前記尿素縮合りん酸系薬液のｐＨは２〜７であることが好ましい。
前記容量素子を形成する工程において、前記容量素子を酸素雰囲気で焼結するステップを含むことを特徴とする。酸素雰囲気中での焼結は容量素子の特性を左右するものであるが、かかる焼結を制限を設けることなく実施しても、上述のように変質層を排除したスタックコンタクト構造を実現できるので、スタックコンタクトの信頼性や製造歩留まりを向上させることができる。
本発明の半導体装置は、容量素子に接続するのは第１のプラグのみなので、製造工程の複雑化、それによるコスト上昇を引き起こさない。容量素子に接続しない周辺部分では、第２のプラグと第３のプラグとの積層構造としているので、各々のコンタクトホールの深さ、したがってアスペクト比を抑えることができ、将来的にパターンの微細化がより進行した場合も、信頼性、製造歩留まりを向上させることができる。
本発明の半導体装置の製造方法は、上記の効果に加えて、第２のプラグの上面に形成されてしまう変質層をエッチングによって除去できることから、第２のプラグと第３のプラグとの界面に変質層を含まないスタックコンタクトを実現することができ、高抵抗化を回避できる。このことは、容量素子の特性を左右する酸素雰囲気中での焼結を制限を設けることなく実施した場合も同様なので、スタックコンタクトの信頼性や製造歩留まりを向上させることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施形態に係る半導体装置の構造を示す一部拡大断面図である。同図は概略図であって、各部の寸法比は現実の寸法比を示していない。
図１は本発明の一実施形態に係る半導体装置の構造を示す一部拡大断面図である。同図は概略図であって、各部の寸法比は現実の寸法比を示していない。
半導体装置は、半導体基板１上にメモリセル形成領域１００とロジック回路形成領域２００とを備えている。メモリセル形成領域１００に、下部電極１３と第１の誘電膜１４と第２の誘電膜１４と上部電極１５とが下層から順に積層されたコンケーブ構造を有する３つのメモリセル３０を有している。
半導体基板１は、例えばシリコン（Ｓｉ）単結晶基板からなり、シャロウトレンチ分離（ＳＴＩ）法により形成された素子分離領域２（２つのみ示す）と、それにより区画された領域に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタ３（１つのみ示す）とを表面に備えている。半導体基板１は実際には、多数のＭＯＳトランジスタ３を含んでいて、メモリセル形成領域１００およびロジック回路形成領域２００のいずれにもトランジスタ３が形成されているが、ここでは、メモリセルへのデータの書き込みまたはメモリセルからのデータの読み出しを行う１つのＭＯＳトランジスタ３のみを図示している。
半導体基板１上には、５００ｎｍ程度の膜厚を有する酸化シリコン（ＳｉＯ２）からなる第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４には、該第１の層間絶縁膜４を貫通してＭＯＳトランジスタ３のソース／ドレイン拡散領域（図示せず）と電気的に接続する第１のプラグ５が形成されている。この第１のプラグ５は、例えば、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン（ＴｉＮ）膜とが積層されたバリア層（図示せず）を下層膜として備えるタングステン（Ｗ）により構成される。
第１のプラグ５上には、該第１のプラグ５と電気的に接続し、かつ第１のプラグ５を覆う状態で形成されたローカル配線６が設けられている。ローカル配線６は、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン膜とが積層されたバリア層（図示せず）を下層として備えるタングステン膜により構成される。タングステン膜の膜厚は、例えば、８０ｎｍ程度である。なお、メモリセル形成領域１００のローカル配線６は、例えば、メモリ回路のデータ線として機能する。
ローカル配線６および第１の層間絶縁膜４上には、２５０ｎｍ程度の膜厚を有する酸化シリコンからなる第２の層間絶縁膜７が形成されている。なお特許請求の範囲では、第１の層間絶縁膜４と第２の層間絶縁膜７とを併せて第１の層間絶縁膜と呼んでいる。
第２の層間絶縁膜７上には、１８０ｎｍ程度の膜厚を有する窒化シリコンからなる第１の水素バリア膜１０が形成されている。第１の水素バリア膜１０と第２の層間絶縁膜７と第１の層間絶縁膜４とを貫通して、ＭＯＳトランジスタ３のソース／ドレイン拡散領域（図示せず）と電気的に接続する第２のプラグ８が形成されている。この第２のプラグ８は、例えば、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン膜とが積層されたバリア層９を下層膜として備えるタングステンにより構成される。
第２のプラグ８の内、ロジック回路形成領域２００に形成されるものを第２のプラグ８ａと称し、メモリセル形成領域１００に形成されるものを第２のプラグ８ｂと称することとする。なお特許請求の範囲では、第２のプラグ８ｂを第１のプラグと呼び、第２のプラグ８ａを第２のプラグと呼んでいる。メモリセル形成領域１００において、第２のプラグ８ｂが接続するＭＯＳトランジスタ３のソース／ドレイン拡散領域と、上記第１のプラグ５が接続するＭＯＳトランジスタ３のソース／ドレイン拡散領域とは、異なる拡散領域である。
第２のプラグ８ｂ上には、該第２のプラグ８ｂと電気的に接続された導電性を有する酸素バリア膜１１が形成されている。酸素バリア膜１１は、Ｔｉ，ＴｉＮまたはそれらの積層膜からなる１０ｎｍ程度の密着層と、５０ｎｍ程度の膜厚を有する窒化チタンアルミニウム（ＴｉＡｌＮ）膜と、５０ｎｍ程度の膜厚を有するイリジウム（Ｉｒ）膜と、９０ｎｍ程度の膜厚を有する酸化イリジウム（ＩｒＯ２）膜と、８０ｎｍ程度の膜厚を有する白金（Ｐｔ）膜とが、下層から順に積層された構造を有している。
酸素バリア膜１１および第１の水素バリア膜１０上には、７００ｎｍ程度の膜厚を有する酸化シリコンからなる第３の層間絶縁膜１２が形成されている。第３の層間絶縁膜１２には、底部に酸素バリア膜１１が露出する開口部３１（以下、キャパシタ溝３１という）が設けられており、当該キャパシタ溝３１にメモリセル３０が形成されている。なお特許請求の範囲では、メモリセル３０を容量素子と呼んでいる。
各メモリセル３０は、上述のように、下部電極１３と第１の誘電膜１４と上部電極１５とが下層から順に積層された構造を有している。下部電極１３は、５０ｎｍ程度の白金膜からなり、キャパシタ溝３１の底部に露出した酸素バリア膜１１上およびキャパシタ溝３１の側壁面上に形成されている。第１の誘電膜１４は、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、およびニオブ（Ｎｂ）の内の少なくとも１つを含むビスマス層状ペロブスカイト型酸化物である強誘電体膜からなり、３０〜７０ｎｍ程度の膜厚を有している。上部電極１５は、７０ｎｍ程度の白金膜からなり、下部電極１３と第１の誘電膜１４とが形成されたキャパシタ溝３１を充填している。
本実施形態では、第１の誘電膜１４および上部電極１５は複数のメモリセル３０にわたって共通に設けられている。これら第１の誘電膜１４および上部電極１５のパターニングは、マスクエッチング等により一括して行われるため、上部電極１５のパターンの加工端面と第１の誘電膜１４のパターンの加工端面とは実質的に一致している。
第３の層間絶縁膜１２および上部電極１５上には、２００ｎｍ程度の膜厚を有する酸化シリコンからなる第４の層間絶縁膜１６が形成されている。メモリセル形成領域１００の周囲には、第４の層間絶縁膜１６および第３の絶縁膜を貫通して、底部に第１の水素バリア膜１０が露出する溝３２が形成され、該溝３２を含む第４の層間絶縁膜１６上に、メモリセル形成領域１００を囲む、２０〜４０ｎｍ程度の膜厚を有するシリコン窒化膜からなる第２の水素バリア膜１７が設けられている。
第２の水素バリア膜１７上およびロジック回路形成領域２００の第４の層間絶縁膜１６上には、３００ｎｍ程度の膜厚を有する酸化シリコンからなる第５の層間絶縁膜１８が形成されている。第５の層間絶縁膜１８上には、例えば、メモリ回路のビット線や他の回路配線を構成するアルミニウム等からなる配線２０が形成されている。なお特許請求の範囲では、第３の層間絶縁膜１２と第４の層間絶縁膜１６と第５の層間絶縁膜１８とを併せて第２の層間絶縁膜と呼んでいる。
ロジック回路形成領域２００には、第５の層間絶縁膜１８と第４の層間絶縁膜１６と第３の層間絶縁膜１２とを貫通して、第２のプラグ８ａと配線２０とを電気的に接続する第３のプラグ１９が形成されている。第２のプラグ８ａの中央部の上面は第２の層間絶縁膜７の上面よりも半導体基板１側に位置しており、第３のプラグ１９の下面は前記第２の層間絶縁膜７の上面よりも半導体基板１側に位置している。このことについては後述する。
以下、上記の半導体装置の製造方法を、図２〜図９を参照しながら説明する。図２〜図９では、図１と同様に、ＭＯＳトランジスタ３等は一部のみを図示しており、各部の寸法比は実際の寸法比を示していない。
まず、図２に示すように、半導体基板１の主面の表面部に、ＳＴＩ法により複数の素子分離領域２が形成される。そして、素子分離領域２により区画された半導体基板１の表面部に、公知の微細加工技術によりＭＯＳトランジスタ３が形成される。
次に、ＭＯＳトランジスタ３が形成された半導体基板１上に、ＣＶＤ法により、１０００ｎｍ程度の膜厚を有する酸化シリコンからなる第１の層間絶縁膜４が全面にわたって形成される。この第１の層間絶縁膜４の上面は、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化される。平坦化後の第１の層間絶縁膜４の膜厚は５００ｎｍ程度である。
次に、平坦化された第１の層間絶縁膜４に、ＭＯＳトランジスタ３のソース／ドレイン領域（図示せず）と電気的に接続する第１のプラグ５が形成される。この第１のプラグ５は、例えば、公知のリソグラフィ技術およびドライエッチング技術を適用して第１の層間絶縁膜４に貫通孔を形成し、当該貫通孔に導電体を充填することにより形成される。
本実施形態では、貫通孔を含む第１の層間絶縁膜４上に、スパッタリング法またはＣＶＤ法により、膜厚が１０ｎｍ程度のチタン膜および膜厚が２０ｎｍ程度の窒化チタン膜を順に堆積してバリア層（図示せず）が形成される。続いて、ブランケットＣＶＤ法により、前記バリア層上に前記貫通孔を充填するように、膜厚が５００ｎｍ程度のタングステンからなる金属膜が堆積される。このときに第１の層間絶縁膜４上に堆積した不要なバリア膜および金属膜はＣＭＰ法により除去される。
第１のプラグ５が形成された第１の層間絶縁膜４上に、スパッタリング法またはＣＶＤ法により、膜厚が１０ｎｍ程度のチタン膜および膜厚が２０ｎｍ程度の窒化チタン膜を順に堆積することによりバリア層（図示せず）が形成される。このバリア層上に、スパッタリング法により、８０ｎｍ程度の膜厚を有するタングステンからなる金属膜が堆積され、当該バリア層および金属膜に対して、公知のリソグラフィ技術およびドライエッチング技術を適用することにより、第１の層間絶縁膜４上に第１のプラグ５に接続するローカル配線６が形成される。
ローカル配線６が形成された第１の層間絶縁膜４上に、ＣＶＤ法により、５００ｎｍ程度の膜厚を有する酸化シリコンからなる第２の層間絶縁膜７が全面にわたって堆積される。堆積された第２の層間絶縁膜７の上面はＣＭＰ法により平坦化される。平坦化後の第２の層間絶縁膜７の膜厚は２５０ｎｍ程度である。平坦化後の第２の層間絶縁膜７上に、ＣＶＤ法により、１８０ｎｍ程度の膜厚を有するシリコン窒化物からなる第１の水素バリア膜１０が堆積される。
第１の水素バリア膜１０および第２の層間絶縁膜７および層間絶縁膜４には、メモリセル形成領域１００（図１参照）に対しては、後段で形成するメモリセル３０の下部電極１３とＭＯＳトランジスタ３のソース／ドレイン領域とを電気的に接続する第２のプラグ８ｂが形成される。ロジック回路形成領域２００（図１参照）に対しては、ロジック回路を構成するＭＯＳトランジスタ（図示せず）と後段で形成する上層の配線２０と電気的に接続する第２のプラグ８ａが形成される。これら第２のプラグ８ａ、８ｂは、上述した第１のプラグ５と同様の手法により形成される。
これら第２のプラグ８ａ、８ｂが形成された第１の水素バリア膜１０上に、スパッタリング法により、積層膜が形成される。つまり、Ｔｉ，ＴｉＮまたはそれらの積層膜からなる１０ｎｍ程度の密着層と、５０ｎｍ程度の窒化チタンアルミニウム膜と、５０ｎｍ程度の膜厚を有するイリジウム膜と、９０ｎｍ程度の膜厚を有する酸化イリジウム膜と、８０ｎｍ程度の膜厚を有する白金膜と、５０ｎｍ程度の窒化チタンアルミニウム膜とが、下層から順に堆積される。
この積層膜に対して公知のリソグラフィ技術およびドライエッチング技術を適用することにより、後段でメモリセル３０が形成される各領域に、第２のプラグ８ｂに接続する酸素バリア膜１１が形成される一方、第２のプラグ８ａ上の積層膜は十分なオーバーエッチによって除去される。この酸素バリア膜１１のパターニングは、一般的にレジストマスクによるハードマスクドライエッチと、ハードマスクによる高融点金属エッチングと、ハードマスク除去および窒化チタンアルミニウム膜と密着層のエッチング処理が行われる。最終段階のハードマスク除去は、マスクレスのエッチバック処理であり、レジスト剥離のためのアッシングは必要ないが、エッチング生成物の除去を考慮してアッシング処理を行ったほうがよい。このとき、第２のプラグ８ａの上層がわずかに変質し変質層１０８が形成される。
次に、第２のプラグ８ｂと接続するメモリセル３０が形成される。このためにまず、図３に示すように、酸素バリア膜１１が形成された第１の水素バリア膜１０上に、ＣＶＤ法により、７００ｎｍ程度の膜厚を有する酸化シリコンからなる第３の層間絶縁膜１２が全面にわたって堆積される。この第３の層間絶縁膜１２に、公知のリソグラフィ技術およびドライエッチング技術を適用することにより、底部に酸素バリア膜１１が露出するキャパシタ溝３１が形成される。
そして、該キャパシタ溝３１の側壁面上および底部に露出した酸素バリア膜１１上を含む第３の層間絶縁膜１２上に、スパッタリング法により、５０ｎｍ程度の膜厚を有する白金からなる導電体膜２３が形成される。この導電体膜２３の形成には、スパッタリング成膜装置の基板搭載部に１００Ｗ程度のバイアスを印加するバイアススパッタリング法を用いることが好ましい。これにより導電体膜２３を、キャパシタ溝３１の側壁面上と底面とにカバレッジよく形成することができる。
またキャパシタ溝３１と導電体膜２３との界面にＴｉ酸化膜からなる密着層が形成されるのが好ましい。当該密着層を形成することにより、白金のマイグレーションを抑制することができる。この密着層は、キャパシタ溝３１の側壁面のみに形成され、酸素バリア膜１１上には存在しないことが好ましい。このような構造は、密着層の形成後にＣｌ２とＡｒからなるガス系を使用した異方性ドライエッチングを適用して、酸素バリア膜１１上のＴｉ酸化膜を除去することにより実現できる。
次に、図４に示すように、導電体膜２３の一部が除去されて、キャパシタ溝３１の底面および側壁面のみに前記導電体膜２３からなる下部電極１３が形成される。このために、例えば図示したように、キャパシタ溝３１内に、フォトレジスト等からなる犠牲膜２１を充填し、Ｃｌ２、Ａｒ、Ｏ２からなるガス系を使用して、処理室圧力が０．５Ｐａ程度の低圧条件下で異方性ドライエッチングが行われる。犠牲膜２１は、下部電極１３が形成された後に除去される。
下部電極１３の形成が完了すると、図５に示すように、ＣＶＤ法により、３０〜７０ｎｍ程度の膜厚を有する強誘電体膜２４が堆積される。本実施形態では、強誘電体膜２４として、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）の少なくとも１つを含むビスマス層状ペロブスカイト型酸化物である強誘電体を、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により成膜する。この強誘電体は例えば、（Ｂａ，Ｓｒ）ＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｔａ２Ｏ５、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ３、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＬｉＮｂＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１３等であってよい。
次に、図６に示すように、下部電極１３と対向するように、導電体膜からなる上部電極１５が形成されて、メモリセル３０が構成される。このために、強誘電体膜２４上にスパッタリング法により７０ｎｍ程度の膜厚を有する白金膜が堆積され、その後にフォトリソグラフィ技術により形成されたレジストパターン等をマスク（図示せず）として、Ｃｌ２、Ａｒ、Ｏ２からなるガス系を用いた異方性ドライエッチングによるパターニングが行われて、第１の誘電膜１４および上部電極１５が形成される。
次に、上部電極１５が形成された第３の層間絶縁膜１２上に、図７に示すように、ＣＶＤ法等により、２００ｎｍ程度の膜厚を有する酸化シリコンからなる第４の層間絶縁膜１６が堆積される。この第４の層間絶縁膜１６は、例えば、吸湿性の少ないＮＳＧ膜を用いることが好ましい。このことにより、水分に起因する強誘電体キャパシタ特性の劣化を抑制することができる。ただし、ＮＳＧ膜の膜厚が大きい場合には（半導体装置の平面レイアウト構造にも依存するが）、当該ＮＳＧ膜に起因する応力によって半導体装置にクラックが発生する場合がある。このクラックの発生を回避する観点では、第４の層間絶縁膜１６として、１００ｎｍ程度の膜厚のＮＳＧ膜と１００ｎｍ程度の膜厚のＢＰＳＧ（Boro-Phospho Silicate Glass）とからなる積層膜にしてもよい。
第４の層間絶縁膜１６の堆積後（あるいは堆積前）に、強誘電体膜からなる第１の誘電膜１４の強誘電性を発現させるために、酸素雰囲気中、６００℃〜８５０℃の温度範囲で焼結処理が行われる。第４の層間絶縁膜１６の上面は、上部電極１５に起因する段差をなくすために、ＣＭＰ法によって平坦化される。このとき、第２のプラグ８ａの上層の変質層１０８がさらに成長する。
第４の層間絶縁膜１６の平坦化が完了すると、第４の層間絶縁膜１６と第３の層間絶縁膜１２を貫通して第１の水素バリア膜１０に到達し、かつメモリセル３０が形成された領域の周囲を囲む、幅２００ｎｍ程度の溝３２がマスクエッチングにより形成される。そして、溝３２を含む第４の層間絶縁膜１６の上に第２の水素バリア膜１７が形成される。この第２の水素バリア膜１７は、膜厚が２０〜４０ｎｍのシリコン窒化膜からなるＣＶＤ膜を用いるとカバレッジよく形成できる。
次に、図８に示すように、第２の水素バリア膜１７が形成された第４の層間絶縁膜１６上に、３００ｎｍ程度の膜厚を有する酸化シリコンからなる第５の層間絶縁膜１８が形成され、この第５の層間絶縁膜１８がＣＭＰ法により平坦化される。
その後に、第５の層間絶縁膜１８と第４の層間絶縁膜１６と第３の層間絶縁膜１２とを貫通して第２のプラグ８ａに電気的に接続するコンタクトホールが形成される。コンタクトホールの形成は、レジストマスク、および、Ｃ５Ｆ８、Ａｒ、Ｏ２などのガス系からなる１〜１０Ｐａの低圧条件を用いる、異方性ドライエッチングによるごく一般的な加工方式で構わない。
このドライエッチングの終了後に、コンタクトホール内を洗浄するウエットエッチングが行われる。その後にコンタクトホール内に、第２のプラグ８ａに接続する第３のプラグ１９が形成され、さらにその後に第５の層間絶縁膜１８上に配線２０が形成される。以上により、本実施形態の半導体装置の構造が実現される。
ここで、上記のウエットエッチングは、レジスト剥離と、第２のプラグ８ａの中央部の上面をエッチングすることを目的とする。そのために、ｐＨが２．０〜７．０の、ヒドロキシアミンを含まない尿素燐酸縮合物を成分とした薬液を用いる薬液洗浄とフッ酸洗浄とが行われる。各洗浄シーケンス間には、純水（ＤＩＷ）による洗浄、洗浄処理の最後にＩＰＡによる乾燥処理が含まれる。
このときに、コンタクトホール内には、ドライエッチングで生じたポリマー屑が存在するほか、図９（ａ）に示すように、第２のプラグ８ａの上面に焼結処理時に形成された変質層１０８が露出している。この変質層１０８は主に、第２のプラグ８ａ自体の材料であるタングステンから派生したＷＯ３からなるため、洗浄液が酸性の領域では溶解しないが、弱アルカリ性領域（エッチング後の残留ポリマーの影響で若干アルカリ側に傾く）ではＷＯ３がＷＯ４ 2-となって溶解する。タングステンは酸化剤の供給がなければＷＯ３とならないため溶解しない。
そのため、図９（ｂ）に示すように、第２のプラグ８ａの中央部の上面は第２の層間絶縁膜７の上面よりも半導体基板１側に位置し、第２のプラグ８ａの側壁密着層であるバリア層９の上面よりも少なくとも距離ｄだけ基板１に近くなる。そしてその分だけ、第３のプラグ１９の下面は第２の層間絶縁膜７の上面よりも半導体基板１側に位置することとなる。
なお、変質層１０８の膜厚ｈは、酸素バリア膜１１の形成工程や容量素子の焼結条件によって異なるが、トランジスタ形成プロセスとの整合性を考慮すると、５〜４０ｎｍ程度となる。ｄ≧ｈを満たすようにエッチングを行えばよい。
以上の構造を有する本実施形態の半導体装置では、容量素子たるメモリセル３０に接続するのは第２のプラグ８ａのみなので、製造工程の複雑化、それによるコスト上昇を引き起こさない。メモリセル３０に接続しない周辺部分では、第２のプラグ８ｂと第３のプラグ１９との積層構造としているので、特に第３のプラグ１９のコンタクトホールの深さ、したがってアスペクト比を抑えることができる。将来的にパターンの微細化がより進行した場合も、信頼性、製造歩留まりを向上させることができる。
また、第２のプラグ８ａ上の変質層１０８を選択的に除去した形で第３のプラグ１９を形成して、スタックコンタクト構造を実現できることから、スタックコンタクトの高抵抗化を抑制でき、コンタクト抵抗のばらつきを抑制することができ、スタックコンタクトの信頼性や製造歩留まりを向上させることができる。半導体装置の面内特性ばらつきも低減することができる。
本実施形態のような、メモリセル３０（容量素子のなかでも強誘電体キャパシタ）を有するメモリセル領域とロジック領域をもつ半導体装置にあっては、コンケーブ構造やスタック構造等の強誘電体キャパシタの周辺回路部のコンタクトの高抵抗化を抑制でき、コンタクトの信頼性向上を実現することができる。さらに、周辺回路部のスタックコンタクト抵抗の安定化は、メモリーセルから読み出したビット線電位差を増幅させるセンスアンプ感度ばらつきを低減でき、強誘電体キャパシタの分極劣化に対する動作マージン（すなわち）リテンション特性などの信頼性や製造歩留まりを向上させることができる。
図１０は、上述のように構成した本発明の半導体装置について、コンタクト抵抗を正規確率プロットした図である。比較のために、変質層を除去しないことを除いて同様に構成した従来タイプの半導体装置についても示している。従来品ではコンタクト抵抗は大きくばらついているのに対し、本発明品ではコンタクト抵抗はほとんど一定である。
以上の実施形態は本発明の技術的範囲を制限するものではなく、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上述した成膜及びエッチング等のプロセスは、他の等価なプロセスに置換することが可能である。
本発明は、強誘電体キャパシタを備える半導体装置およびその製造方法として有用である。
１ 半導体基板
２ 素子分離領域
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
５ 第１のプラグ
６ ローカル配線
７ 第２の層間絶縁膜
８、８ａ、８ｂ 第２のプラグ
９ 密着層
１０ 第１の水素バリア膜
１１ 酸素バリア膜
１２ 第３の層間絶縁膜
１３ 下部電極
１４ 第１の誘電膜
１５ 上部電極
１６ 第４の層間絶縁膜
１７ 第２の水素バリア膜
１８ 第５の層間絶縁膜
１９ 第３のプラグ
２０ 配線
２１ 犠牲膜
２３ 導電体膜
２４ 強誘電体膜
３０ メモリセル
３１ キャパシタ溝
３２ 溝
１０８ 変質層
２ 素子分離領域
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
５ 第１のプラグ
６ ローカル配線
７ 第２の層間絶縁膜
８、８ａ、８ｂ 第２のプラグ
９ 密着層
１０ 第１の水素バリア膜
１１ 酸素バリア膜
１２ 第３の層間絶縁膜
１３ 下部電極
１４ 第１の誘電膜
１５ 上部電極
１６ 第４の層間絶縁膜
１７ 第２の水素バリア膜
１８ 第５の層間絶縁膜
１９ 第３のプラグ
２０ 配線
２１ 犠牲膜
２３ 導電体膜
２４ 強誘電体膜
３０ メモリセル
３１ キャパシタ溝
３２ 溝
１０８ 変質層
Claims (9)
- 素子分離領域と活性領域とが形成された半導体基板と、
前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され、前記半導体基板の前記活性領域と接続された第１のプラグおよび第２のプラグと、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜中に形成され、第１のプラグと接続された容量素子と、
前記第２の層間絶縁膜中に形成され、前記第２のプラグと接続された第３のプラグとを備え、
前記第２のプラグの中央部の上面は前記第１の層間絶縁膜の上面よりも前記半導体基板側に位置していることを特徴とする半導体装置。 - 前記第２のプラグはタングステンと前記タングステンを囲む窒化チタンとを含み、前記タングステンの上面が前記窒化チタンの上面よりも前記半導体基板側に位置していることを特徴とする請求項１に記載の半導体装置。
- 前記第３のプラグの下面は前記第１の層間絶縁膜の上面よりも前記半導体基板側に位置していることを特徴とする請求項１または２に記載の半導体装置。
- 前記容量素子は下部電極と容量絶縁膜と上部電極とからなり、前記容量絶縁膜は強誘電体材料を含んでいることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
- 半導体基板に素子分離領域と活性領域を形成する工程と、
前記半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に、前記半導体基板の前記活性領域と接続する第１のプラグおよび第２のプラグを形成する工程と、
前記第１の層間絶縁膜上に前記第１のプラグと接続する容量素子を形成する工程と、
前記第１の層間絶縁膜上および前記容量素子上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に前記第２のプラグの上面を露出させる開口部を形成する工程と、
前記第２のプラグの中央部の上面を前記半導体基板側に位置するようにエッチングする工程と、
前記第２の層間絶縁膜中に、前記第２のプラグと接続する第３のプラグを形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記エッチングする工程において、尿素縮合りん酸系薬液を含むエッチング液を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記エッチングする工程において、さらに純水とフッ化水素水とで順次洗浄するステップを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記尿素縮合りん酸系薬液のｐＨは２〜７であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記容量素子を形成する工程において、前記容量素子を酸素雰囲気で焼結するステップを含むことを特徴とする請求項５〜８のいずれかに記載の半導体装置の製造方法。
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|---|---|---|---|---|
| JP2018523914A (ja) * | 2015-08-31 | 2018-08-23 | サイプレス セミコンダクター コーポレーション | 予備パターン化された底部電極及び酸化障壁上に強誘電体ランダムアクセスメモリを製造する方法 |
| JP2019009339A (ja) * | 2017-06-27 | 2019-01-17 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN116723699A (zh) * | 2023-08-09 | 2023-09-08 | 温州核芯智存科技有限公司 | 一种芯片加工方法及其芯片 |
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2009
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