CN116723699B - 一种芯片加工方法及其芯片 - Google Patents
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- 238000003672 processing method Methods 0.000 title claims abstract description 53
- 239000003989 dielectric material Substances 0.000 claims abstract description 134
- 239000003990 capacitor Substances 0.000 claims abstract description 109
- 238000005530 etching Methods 0.000 claims abstract description 108
- 238000000151 deposition Methods 0.000 claims abstract description 98
- 238000002955 isolation Methods 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 64
- 230000008569 process Effects 0.000 claims abstract description 53
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 38
- 230000008021 deposition Effects 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 65
- 229910052782 aluminium Inorganic materials 0.000 claims description 64
- 238000005240 physical vapour deposition Methods 0.000 claims description 32
- 238000000231 atomic layer deposition Methods 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 18
- 238000002360 preparation method Methods 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 6
- 230000002195 synergetic effect Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 9
- 238000012545 processing Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 99
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012864 cross contamination Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021523 barium zirconate Inorganic materials 0.000 description 1
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Abstract
本发明设计存储芯片加工技术领域，公开了一种芯片加工方法及其芯片，包括在存储单元基片上制备立体电容孔并在其中沉积隔离层；通过在隔离层上沉积下电极并进行下电极隔离刻蚀；在对下电极隔离刻蚀后，将高介电材料和上电极连续沉积并通过无掩膜刻蚀。该芯片加工方法及其芯片，通过将高介电材料层的沉积，以及图案化集成在一起实现，避免后续蚀刻工艺，可能导致的高介电材料的污染，高介电材料层完成后，直接沉积氮化钛作为立体电容孔上电极，将高介电材料完全包裹，杜绝了后续制程可能出现的污染问题，充分发挥ALD设备功能，完成高介电材料层沉积后，利用改造ALD等离子体等功能，直接去除晶圆表面多余高介电材料层，实现一种设备两种用途。
Description
技术领域
本发明涉及存储芯片的技术领域，尤其涉及一种芯片加工方法及其芯片。
背景技术
高介电（High-K）材料作为半导体行业中重要的材料，目前已广泛应用于存储芯片生产制造领域。高稳态存储器（HsRAM）是在逻辑芯片基础上，在后段内嵌电容器，实现存储功能的一种新型存储芯片，同样使用高介电材料（high-K）作为电容介质。高稳态存储芯片作为一种工艺灵活的芯片，其生产分为前后两段，前段主要实现逻辑CMOS及电路制备，后段进行RDL工艺，立体电容以及芯片封装。高介电材料主要用在立体电容上，但是由于完成高介电材料层后还需要继续进行RDL工艺，因此可能导致的交叉污染就是必须要关注的问题。
改进现有存储芯片存储单元的制造工艺面临着诸多技术障碍，首先，工艺可行性是关键，必须确保在保持芯片性能和可靠性的前提下进行改进，此外，工艺改变必须考虑与现有工艺的兼容性，因为存储芯片制造涉及多个步骤和材料的组合。
同时在存储芯片制造中，制备微小的立体电容孔需要精密的光刻和刻蚀技术，要求高分辨率和精确控制能力，选择适合不同孔径的材料和工艺也是挑战，需要研发新材料和优化制程参数，解决这些障碍需要深入研究和持续创新，并且，高介电材料的使用需要严格的管控和预防污染，对设备和工艺提出了更高要求，克服这些技术障碍将改进存储芯片的制造工艺，提高性能和质量。
根据现有工艺，可能出现污染的环节主要是高介电材料沉积后，进入代工厂进行上电极板沉积以及铝线板刻蚀过程，本发明主要基于此进行改善。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
鉴于上述现有芯片加工方法存在的高稳态存储器制程中由于铁电材料使用而可能导致的工艺制程以及设备的交叉污染的问题，提出了本发明。
因此，本发明目的是提供一种芯片加工方法，其目的在于：通过优化工艺路径实现污染防控。
为解决上述技术问题，本发明提供如下技术方案：包括，在立体电容孔上连续沉积隔离层和下电极并刻蚀，再将下电极沉积高介电材料，于高介电材料上沉积上电极并通过无掩膜刻蚀；
高介电材料为单独刻蚀或高介电材料与上电极同时刻蚀，避免高介电材料与铝线板同时刻蚀造成污染；
无掩膜刻蚀的干刻工艺只刻蚀晶圆表面膜层。
作为本发明所述芯片加工方法的一种优选方案，其中：在存储单元基片上制备立体电容孔并在其中沉积隔离层；
通过在隔离层上沉积下电极并进行下电极隔离刻蚀；
在对下电极隔离刻蚀后，将高介电材料和上电极连续沉积并通过无掩膜刻蚀。
作为本发明所述芯片加工方法的一种优选方案，其中：所述立体电容孔是在阵列区介电层上通过干刻方式形成，孔径为150nm；
所述隔离层为通过物理气相沉积的方式在所述立体电容孔壁内侧形成一层薄膜，作为铜阻挡层，避免铜扩散，厚度为10~15nm；
所述下电极沉积为通过采用物理气相沉积的方式，在所述隔离层上继续沉积一层氮化钛作为电容的下电极板，厚度10nm。
作为本发明所述芯片加工方法的一种优选方案，其中：所述加工方法具体为：
所述下电极刻蚀为通过干刻将晶圆表面的氮化钛以及阻挡层去除，保留所述立体电容孔壁内侧的氮化钛，所述立体电容孔壁内侧氮化钛过刻为100nm；
所述高介电材料沉积，是采用原子沉积的方式将K值较高的铁电材料在所述立体电容孔壁内侧形成一层9~11nm的薄膜，作为电容的电介质。
作为本发明所述芯片加工方法的一种优选方案，其中：所述高介电材料沉积后，同时所述高介电材料其刻蚀作为电容电介质；
所述高介电材料经过刻蚀步骤以调整其厚度和形状。
作为本发明所述芯片加工方法的一种优选方案，其中：在存储单元基片上制备立体电容孔并沉积隔离层；
将隔离层上沉积下电极并刻蚀；
在下电极中沉积高介电材料作为电介质；
将高介电材料进行刻蚀；
在刻蚀后的高介电材料上沉积上电极；
再制备铝线板。
作为本发明所述芯片加工方法的一种优选方案，其中：所述高介电材料沉积后，同时对上电极进行沉积；
将铝线板沉积；
刻蚀铝线板再单独刻蚀高介电材料。
作为本发明所述芯片加工方法的一种优选方案，其中：所述加工方法具体为：
在存储单元基片上制备立体电容孔并沉积隔离层；
将隔离层上沉积下电极并刻蚀；
在下电极中沉积高介电材料作为电介质；
再将上电极进行沉积；
并将铝线板沉积以及图案化；
将铝线板刻蚀并停留至下电极；
再将高介电材料进行刻蚀完成。
作为本发明所述芯片加工方法的一种优选方案，其中：所述高介电材料与上电极同时沉积；
再将所述高介电材料与上电极同时刻蚀；
完成铝线板的制备。
作为本发明所述芯片加工方法的一种优选方案，其中：在存储单元基片上制备立体电容孔并沉积隔离层；
将隔离层上沉积下电极并刻蚀；
将高介电材料沉积并于另一腔室沉积上电极；
将高介电材料和上电极一体刻蚀；
再将铝线板进行刻蚀。
作为本发明所述芯片加工方法的一种优选方案，其中：所述高介电材料刻蚀是使用原子层沉积设备腔通过等离子体与通入刻蚀气体，去除晶圆表面的高介电薄膜并保留所述立体电容孔内的高介电薄膜层；
所述上电极制备是采用物理气相沉淀在晶圆表面形成一层10~15nm的薄膜，作为电容的上电极板；
所述铝线板制备通过采用物理气相沉淀形成一层250nm的铝薄膜。
作为本发明所述芯片加工方法的一种优选方案，其中：所述铝线板沉积以及图案化是采用物理气相沉积方案沉积一层250nm的铝薄膜，并通过黄光制程实现图案化；
所述铝线板刻蚀是采用干刻方式去除多余的铝薄膜，蚀刻停止在所述上电极；
所述高介电材料刻蚀是通过改造原子层沉积设备对裸露区域的高介电材料膜层进行蚀刻。
作为本发明所述芯片加工方法的一种优选方案，其中：所述高介电材料与上电极沉积是在原子层沉积设备中一个腔体进行高介电材料沉积，完成后进入另一个腔体进行上电极氮化钛沉积；
所述高介电材料与上电极刻蚀是使用原子层沉积设备改造的腔体进行晶圆表面高介电材料与上电极氮化钛一体刻蚀。
作为本发明所述芯片加工方法的一种优选方案，其中：所述铝线板制备是在已进行所述上电极氮化钛刻蚀后的基础上，使用物理气相沉积的方式沉积一层铝薄膜，并进行光刻和干式刻蚀实现图案化。
本发明的有益效果：通过该工艺以避免后续蚀刻工艺带来的污染风险，并在高介电材料层完成后直接沉积氮化钛作为立体电容孔上的电极，实现高介电材料的完全包裹，同时充分利用ALD设备，实现高介电材料层的沉积和去除多余材料的两种功能。
鉴于上述现有芯片存在的芯片正常加工的工序容易造成较差污染的问题，提出了本发明。
因此，本发明另一个目的是提供一种芯片，其目的在于：通过优化工艺路径实现污染防控。
为解决上述技术问题，本发明提供如下技术方案：包括，存储单元，设置于基片上并开设有立体电容孔，所述存储单元还包括设置在所述立体电容孔内表面的隔离层、设置于所述隔离层内侧的下电极、设置在所述下电极内壁的高介电材料，以及设置在所述下电极内壁的所述上电极。
作为本发明所述芯片的一种优选方案，其中：所述上电极上配合铝线板，且所述上电极及下电极采用氮化钛。
本发明的另一个有益效果：通过使用该加工方法的芯片，有效的避免交叉污染，提高使用的稳定性和效率，保障高介电材料的使用完整。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有存储芯片整体结构示意图。
图2为本发明芯片加工方法及其芯片及其芯片的干刻流程示意图。
图3为本发明芯片加工方法及其芯片的沉积阻挡层流程示意图。
图4为本发明芯片加工方法及其芯片的阻挡层继续沉积流程示意图。
图5为本发明芯片加工方法及其芯片的下电极板刻蚀流程示意图。
图6为本发明芯片加工方法及其芯片的高介电材料沉积流程示意图。
图7为本发明芯片加工方法及其芯片的高介电材料刻蚀流程示意图。
图8为本发明芯片加工方法及其芯片的上电极板制备流程示意图。
图9为本发明芯片加工方法及其芯片的铝线板制备流程示意图。
图10为本发明芯片加工方法及其芯片的铝线板沉积与图案化流程示意图。
图11为本发明芯片加工方法及其芯片的铝线板刻蚀流程示意图。
图12为本发明芯片加工方法及其芯片的高介电材料刻蚀流程示意图。
图13为本发明芯片加工方法及其芯片的ALD设备改造流程示意图。
图14为本发明芯片加工方法及其芯片的高介电材料与上电极沉积流程示意图。
图15为本发明芯片加工方法及其芯片的高介电材料与上电极刻蚀流程示意图。
图16为本发明芯片加工方法及其芯片的铝线板制备流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
再其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例1
参照图1~图9，为现有工艺和本发明第一个实施例对比，本发明的第一个实施例提供了一种芯片加工方法，此方法包括在立体电容孔101上连续沉积隔离层102和下电极103并刻蚀，再将下电极103沉积高介电材料104，于高介电材料104上沉积上电极105并通过无掩膜刻蚀；高介电材料104为单独刻蚀或高介电材料104与上电极105同时刻蚀，避免高介电材料104与铝线板106同时刻蚀造成污染；无掩膜刻蚀的干刻工艺只刻蚀晶圆表面膜层。
参考图1为现有技术，该芯片主要是用于实现存储功能的存储芯片，在逻辑芯片基础上，在后段内嵌电容器实现存储。
参考表1：
表1现有工艺方案
现有工艺是通过在存储单元100基片上制备立体电容孔101并沉积出钽类隔离层102，利用隔离层102沉积下电极103并进行下电极103隔离刻蚀。
下电极103隔离刻蚀完成后，利用刻蚀去除不需要形成电容的区域，将高介电材料104进行沉积并作为电容电介子，再沉积上氮化钛的上电极105与下电极103连接形成电容结构，最后通过金属沉积、光刻和蚀刻的步骤制备铝板线106来连接电容单元和其他电路组件。
在上述工艺内容中，能够看到高介电材料104是在进行上电极105刻蚀时一起被刻蚀的，因此存在污染设备和产线的风险。
而通过在基片上制备立体电容孔101并在其中沉积隔离层102，并通过在隔离层102上沉积下电极103板并进行下电极103隔离刻蚀，在对下电极103隔离刻蚀后，将高介电材料104和上电极105金属连续沉积并通过无掩膜刻蚀的方式，能够有效防止高介电材料105层是在进行顶层金属刻蚀时一起被刻蚀的。
通过设置于基片上并开设有立体电容孔101、设置在立体电容孔101内表面的隔离层102、设置于隔离层102内侧的下电极103、设置在下电极103内壁的高介电材料104，以及设置在下电极103内壁的上电极105，从而实现完整的存储单元100。
采用原子层沉积（ALD）技术将高介电材料104以极薄且均匀的方式沉积在基底上，形成电容的电介质层。
接着，使用物理气相沉积技术将上电极105金属沉积在高介电材料104层上，用于与下电极103连接形成电容结构。
最后，通过无掩膜刻蚀的方式去除不需要的金属部分，以定义电容的形状和尺寸，从而实现存储芯片的制造。
在这个步骤中，不需要使用光刻掩膜来定义要刻蚀的区域，而是使用化学或物理刻蚀方法直接去除金属层的不需要部分。
参照图2~图9，为本发明的第一个实施例技术，该实施例讲述详细制作过程，具体为：高介电材料104沉积后，同时高介电材料104其刻蚀作为电容电介质；高介电材料104经过刻蚀步骤以调整其厚度和形状。
参考表2：
表2改进工艺第一方案
主要是通过在存储单元100基片上制备立体电容孔101并沉积隔离层102，随后在隔离层102上沉积下电极103并进行刻蚀，然后在下电极103上沉积高介电材料104作为电介质，并对高介电材料104进行刻蚀，接下来，在刻蚀后的高介电材料高介电材料104表面上沉积上电极105，最后通过金属沉积、光刻和蚀刻的工艺步骤来制备铝线板106，用于连接不同的电容单元和其他电路组件。
具体操作方法如下：
由于存储单元100基片表面上已经通过使用光刻技术涂覆光刻胶，并通过使用光刻掩膜和紫外光照射，形成阵列区介电层上的光刻图案，包括立体电容孔的位置和尺寸，此时进行干刻，使用等离子体或离子束将介电层进行刻蚀，从而形成立体电容孔101，其孔径通常为150nm；
随后，通过物理气相沉积（PVD）的方式，在立体电容孔101壁内侧形成一层厚度为10~15nm的隔离层102，这一层隔离层通常采用铜阻挡层，优选为15nm的厚度，用于防止铜的扩散和干扰电容结构的性能；
使用物理气相沉积（PVD）技术，在隔离层102上继续沉积一层厚度为10nm的氮化钛（TiN），作为电容的下电极103板，氮化钛具有良好的导电性和稳定性；
通过干刻工艺，使用等离子体或离子束将晶圆表面的氮化钛和阻挡层进行刻蚀，保留立体电容孔101壁内侧的氮化钛层，过刻的厚度约为100nm。这样，只有立体电容孔内的下电极保留下来；
使用原子层沉积（ALD）技术，将具有较高介电常数（K值）的铁电材料沉积在下电极103壁内侧，形成一层厚度为9~11nm的高介电材料104，该厚度优选为10nm；
使用原子层沉积设备腔结合等离子体和刻蚀气体，对晶圆表面的高介电薄膜进行刻蚀，通过控制刻蚀时间和条件，去除晶圆表面的高介电薄膜，但保留立体电容孔101内的高介电薄膜层；
使用物理气相沉积（PVD）技术，在刻蚀后的高介电材料104表面沉积一层厚度为10~15nm的上电极105；
通过物理气相沉积（PVD）技术，沉积一层厚度为250nm的铝薄膜107，用于制备铝线板106，铝线板用于连接不同的电容单元和其他电路组件，实现信号传输和功能连接。
高介电材料104可以是选择铅锆钛酸钡（PbZrTiO3），上电极105材料可以选择铂（Pt）或钛钨（TiW）。
通过以上详细的工艺流程，存储单元100的制造过程涉及立体电容孔101的制备、隔离层102和下电极103的沉积与刻蚀、高介电材料104的沉积与刻蚀、上电极105的沉积，以及铝线板106的制备，这些步骤相互配合，最终构成了高性能和可靠性的存储单元结构。
实施例2
参照图2~图13，为本发明的第二个实施例，该实施例不同于第二个实施例的是：高介电材料104沉积后，同时对上电极105进行沉积；将铝线板106沉积；刻蚀铝线板106再单独刻蚀高介电材料104。
参考表3：
表3改进工艺第二方案
主要是在存储单元100基片上，首先通过干刻方式制备立体电容孔101，并在立体电容孔101壁内侧沉积一层隔离层102，随后，在隔离层102上沉积下电极103并进行刻蚀，以形成电容结构的下电极103，接下来，在下电极103中沉积高介电材料104作为电介质，实现电容的储存功能。
随后，通过物理气相沉积的方式，在高介电材料104上沉积上电极105，形成完整的电容结构，然后，进行铝线板106的沉积和图案化，用于连接电容单元和其他电路组件。
具体操作方法如下：
首先，在阵列区介电层上使用光刻技术，通过干刻方式形成立体电容孔101，其孔径为150nm，用于存储单元；
通过物理气相沉积的方式，在立体电容孔101壁内侧形成一层厚度为10~15nm的隔离层102，这层隔离层是一层铜阻挡层，用于避免铜扩散和干扰电容结构的性能，优选为15nm厚度；
通过采用物理气相沉积（PVD）的方式，在隔离层102上继续沉积一层厚度为10nm的氮化钛（TiN），作为电容的下电极103板；
使用干刻方式，将晶圆表面的氮化钛和阻挡层进行刻蚀，这个刻蚀过程会去除多余的氮化钛和阻挡层，但保留立体电容孔101壁内侧的氮化钛层，立体电容孔101壁内侧的氮化钛层会过刻在100nm，以保证正确的结构尺寸；
采用原子沉积的方式，在立体电容孔101壁内侧形成一层厚度为9~11nm的高介电材料104，优先厚度10nm，这个高介电材料104具有较高的介电常数，用作电容的电介质；
使用改造后的原子层沉积设备，添加一路BF3管路，并通过电源提供能量和功率放大器增强震荡频率，使得BF3气体解离成F离子，这样可以实现对裸露区域的高介电材料104膜层进行定向隔离刻蚀；
这个刻蚀过程通过原子层沉积设备腔和刻蚀气体的协同作用，去除晶圆表面的高介电薄膜，但保留立体电容孔101内的高介电薄膜层；
继续使用物理气相沉积（PVD）技术，在刻蚀后的高介电材料104表面沉积一层厚度为10~15nm的上电极105；
通过物理气相沉积（PVD）技术，在晶圆表面沉积一层厚度为250nm的铝薄膜107，用于制备铝线板106；
利用黄光制程，使用光刻技术，在铝薄膜上形成所需的图案，以实现铝线板的图案化；
通过干刻方式，去除多余的铝薄膜107，使其停留在下电极103的表面，这样，铝线板106与下电极103形成良好的连接；
通过改造后的原子层沉积设备，对裸露区域的高介电材料104膜层进行蚀刻，以去除多余的高介电薄膜。
上电极材料105能够选择铂（Pt）或钛钨（TiW）。
通过改造原子层沉积设备，实现对钽、氮化钛、High-K材料的定向隔离刻蚀。
由于高介电材料104上已经有一层铝金属作为遮挡掩膜，所以可以有效避免孔内的高介电材料104被蚀刻。
实施例3
参照图2~图9和图13~图16，为本发明的第三个实施例，该实施例不同于第三个实施例的是：高介电材料104与上电极105同时沉积；再将高介电材料104与上电极105同时刻蚀；完成铝线板106的制备。
参考表4：
表4改进工艺第三方案
主要是通过在存储单元100基片上，通过干刻方式制备立体电容孔101，并在立体电容孔101壁内侧沉积一层的隔离层102，用于电容结构的隔离，随后，在隔离层上沉积下电极103，形成电容的下电极。
然后，使用原子层沉积设备，在另一个腔室中沉积高介电材料104并同时沉积上电极105，使它们在立体电容孔内形成一体结构，接下来，采用刻蚀工艺将高介电材料104和上电极105进行一体刻蚀，去除多余的材料，使高介电材料104和上电极105与下电极紧密结合，最后，进行铝线板106的刻蚀工艺。
具体制作方法为：
当制备存储单元100时，首先在阵列区介电层上使用干刻方式形成直径为150nm的立体电容孔101，这一步骤通过在介电层表面施加特定的化学气体和能量，使得介电层材料在特定区域发生化学反应，从而形成电容孔；
随后，采用物理气相沉积的方式在立体电容孔101的壁内侧形成一层薄膜作为隔离层102，这层隔离层102的厚度为10~15nm，优选为15nm的厚度，隔离层102主要起到铜阻挡层的作用，以防止铜的扩散和杂质的渗透，从而保证电容结构的稳定性和可靠性；
下一步则是在隔离层102上沉积下电极103，通过物理气相沉积的方式，形成一层氮化钛作为电容的下电极103板，这层下电极103的厚度为9~11nn，优选10nm，作为电容结构的重要组成部分，提供电荷存储和传输的功能；
然后，通过干刻方式对下电极103进行刻蚀处理，将晶圆表面下电极103的氮化钛和隔离层102去除，但保留立体电容孔101壁内侧的氮化钛，这个刻蚀过程非常关键，确保了电容结构的准确性和一致性，通过控制刻蚀的时间和条件，可以使立体电容孔101壁内侧的氮化钛过刻约100nm，以确保电容结构的尺寸满足要求；
接下来，采用原子沉积的方式，在立体电容孔101壁内侧沉积一层厚度为9~11nm的高介电材料104，优选为10nm的厚度作为电容的电介质，这种高介电材料具有较高的介电常数（K值），能够提高电容的存储能力和性能；
高介电材料104与上电极105的沉积是在原子层沉积设备中的两个不同腔体进行的，首先，在一个腔体中沉积高介电材料104，确保其均匀性和纯度，然后，将晶圆转移到另一个腔体，在其中沉积一层氮化钛作为上电极105，这样，高介电材料和上电极形成了一体化的结构；
最后，基于已经进行上电极105氮化钛刻蚀的基础上，在晶圆表面使用物理气相沉积的方式沉积一层厚度为250nm的铝薄膜107，形成铝线板106，然后，通过光刻技术和干式刻蚀工艺，对铝薄膜进行图案化处理，形成所需的铝线板图案，用于连接存储单元和其他电路组件。
通过立体电容孔101的制备、隔离层102和下电极103的沉积与刻蚀、高介电材料104与上电极105的沉积与刻蚀以及铝线板106的制备和图案化的步骤，可以制造出高性能、可靠的存储单元100结构，以实现高密度的数据存储和快速读写的功能，这些步骤的精确控制和优化对于存储芯片的制造至关重要。
在上述实施例中，隔离层102能够选择钽或氮化钽，而下电极103和上电极105沉积优选材料氮化钛，高介电材料104能够选择氧化锆或氧化铪，由于高介电材料104上有氮化钛保护，可以保证孔内的高介电材料104不会有损失。
以上的无掩膜刻蚀能够采用电浆刻蚀（plasma Etching），也称等离子刻蚀，因其刻蚀过程中的微负载效应，能够实现铁电电容孔内的刻蚀速率与晶圆表面存在较大差异，实现选择性刻蚀的目的。
其余结构与实施例2的结构相同。
基于上述，本发明的有益效果在于：
1、在传统工艺流程顺序容易导致刻蚀过程对高介电材料造成损伤，从而影响电容的性能，本发明改进的工艺流程通过引入一种保护层材料，在高介电材料刻蚀后覆盖在电容结构上，以保护其不受上电极沉积的影响，这样可以在上电极沉积完成后，通过去除保护层来恢复电容结构的完整性，通过克服了改变工艺流程可能需要重新优化步骤的顺序和参数设置，以确保每个步骤的准确性和效率，并克服调整刻蚀和沉积过程，以适应新的顺序和确保所需的材料质量。
2、通过使用优选150nm的孔径，精确的孔径控制和均匀的高介电材料沉积确保了电容结构的一致性和稳定性，这降低了电容之间的差异，减少了故障率，并提高了芯片的长期可靠性，较小的孔径减小了电容的尺寸，缩短了电荷在电容板之间的传输距离，从而提高了电容的响应速度，意味着存储芯片可以实现更快的读写速度和更高的数据传输率，满足高性能计算和数据处理的需求，实现了高存储密度，允许在芯片上容纳更多的存储单元，提高了存储容量。这对于满足不断增长的数据存储需求非常关键。
3、高介电材料层完成后，直接沉积TiN（氮化钛）作为立体电容孔的上电极，将高介电材料层完全包裹，杜绝了后续制程可能出现的污染问题。
4、充分发挥ALD 设备功能，完成高介电材料层沉积后，利用ALD的离子体等功能，直接去除晶圆表面多余高介电材料层，实现一种设备两种用途。
重要的是，应注意，在多个不同示例性实施方案中示出的本申请的构造和布置仅是例示性的。尽管在此公开内容中仅详细描述了几个实施方案，但参阅此公开内容的人员应容易理解，在实质上不偏离该申请中所描述的主题的新颖教导和优点的前提下，许多改型是可能的（例如，各种元件的尺寸、尺度、结构、形状和比例、以及参数值（例如，温度、压力等）、安装布置、材料的使用、颜色、定向的变化等）。例如，示出为整体成形的元件可以由多个部分或元件构成，元件的位置可被倒置或以其它方式改变，并且分立元件的性质或数目或位置可被更改或改变。因此，所有这样的改型旨在被包含在本发明的范围内。可以根据替代的实施方案改变或重新排序任何过程或方法步骤的次序或顺序。在权利要求中，任何“装置加功能”的条款都旨在覆盖在本文中所描述的执行所述功能的结构，且不仅是结构等同而且还是等同结构。在不背离本发明的范围的前提下，可以在示例性实施方案的设计、运行状况和布置中做出其他替换、改型、改变和省略。因此，本发明不限制于特定的实施方案，而是扩展至仍落在所附的权利要求书的范围内的多种改型。此外，为了提供示例性实施方案的简练描述，可以不描述实际实施方案的所有特征（即，与当前考虑的执行本发明的最佳模式不相关的那些特征，或于实现本发明不相关的那些特征）。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (16)
1.一种芯片加工方法，其特征在于：包括，
在孔径小于200nm的立体电容孔(101)上连续沉积隔离层(102)和下电极(103)并刻蚀，在下电极(103)上沉积高介电常数的铁电材料为高介电材料(104)，于高介电材料(104)上沉积上电极(105)并进行无掩膜刻蚀；
高介电材料(104)为单独刻蚀或高介电材料(104)与上电极(105)同时刻蚀，避免高介电材料(104)与铝线板(106)同时刻蚀造成污染；
通过原子层沉积设备腔和刻蚀气体的协同作用，去除晶圆表面的高介电薄膜，但保留立体电容孔101内的高介电薄膜层，无掩膜刻蚀的干刻工艺只刻蚀晶圆表面膜层。
2.根据权利要求1所述的芯片加工方法，其特征在于：
在存储单元(100)基片上制备立体电容孔(101)并在其中沉积隔离层(102)；
通过在隔离层(102)上沉积下电极(103)并进行下电极(103)刻蚀；
在对下电极(103)刻蚀后，将高介电材料(104)和上电极(105)连续沉积并进行无掩膜刻蚀。
3.根据权利要求2所述的芯片加工方法，其特征在于：所述立体电容孔(101)是在阵列区介电层上通过干刻方式形成，孔径为150nm；
所述隔离层(102)为通过物理气相沉积的方式在所述立体电容孔(101)壁内侧形成一层薄膜，作为铜阻挡层，避免铜扩散，厚度为10～15nm；
所述下电极(103)沉积为通过采用物理气相沉积的方式，在所述隔离层(102)上继续沉积一层氮化钛作为电容的下电极板，厚度10nm。
4.根据权利要求3所述的芯片加工方法，其特征在于：所述加工方法具体为：
所述下电极(103)刻蚀为通过干刻将晶圆表面的氮化钛以及阻挡层去除，保留所述立体电容孔(101)壁内侧的氮化钛，所述立体电容孔(101)壁内侧氮化钛过刻为100nm；
所述高介电材料(104)沉积，是采用原子沉积的方式将铁电材料在所述立体电容孔(101)壁内侧形成一层9～11nm的薄膜，作为电容的电介质。
5.根据权利要求4所述的芯片加工方法，其特征在于：所述高介电材料(104)沉积后，对所述高介电材料(104)其刻蚀作为电容电介质；
所述高介电材料(104)经过刻蚀步骤以调整厚度和形状。
6.根据权利要求5所述的芯片加工方法，其特征在于：
在存储单元(100)基片上制备立体电容孔(101)并沉积隔离层(102)；
在隔离层(102)上沉积下电极(103)并刻蚀；
在下电极(103)中沉积高介电材料(104)作为电介质；
将高介电材料(104)进行刻蚀；
在刻蚀后的高介电材料(104)上沉积上电极(105)；
再制备铝线板(106)。
7.根据权利要求4所述的芯片加工方法，其特征在于：所述高介电材料(104)沉积后，对上电极(105)进行沉积；
将铝线板(106)沉积；
刻蚀铝线板(106)再单独刻蚀高介电材料(104)。
8.根据权利要求7所述的芯片加工方法，其特征在于：所述加工方法具体为：
在存储单元(100)基片上制备立体电容孔(101)并沉积隔离层(102)；
在隔离层(102)上沉积下电极(103)并刻蚀；
在下电极(103)中沉积高介电材料(104)作为电介质；
再将上电极(105)进行沉积；
并将铝线板(106)沉积以及图案化；
将铝线板(106)刻蚀并停留至下电极(103)；
再将高介电材料(104)进行刻蚀。
9.根据权利要求4所述的芯片加工方法，其特征在于：所述高介电材料(104)与上电极(105)依次沉积；
再将所述高介电材料(104)与上电极(105)同时刻蚀；
完成铝线板(106)的制备。
10.根据权利要求9所述的芯片加工方法，其特征在于：
在存储单元(100)基片上制备立体电容孔(101)并沉积隔离层(102)；
将隔离层(102)上沉积下电极(103)并刻蚀；
将高介电材料(104)沉积并于另一腔室沉积上电极(105)；
将高介电材料(104)和上电极(105)一体刻蚀；
再将铝线板(106)进行刻蚀。
11.根据权利要求6所述的芯片加工方法，其特征在于：所述高介电材料(104)刻蚀是使用原子层沉积设备腔通过等离子体与通入刻蚀气体，去除晶圆表面的高介电薄膜并保留所述立体电容孔(101)内的高介电薄膜层；
所述上电极(105)制备是采用物理气相沉淀在晶圆表面形成一层10～15nm的薄膜，作为电容的上电极板；
所述铝线板(106)制备通过采用物理气相沉淀形成一层250nm的铝薄膜(107)。
12.根据权利要求8所述的芯片加工方法，其特征在于：所述铝线板(106)沉积以及图案化是采用物理气相沉积方案沉积一层250nm的铝薄膜(107)，并通过黄光制程实现图案化；
所述铝线板(106)刻蚀是采用干刻方式去除多余的铝薄膜(107)，蚀刻停止在所述上电极(105)；
所述高介电材料(104)刻蚀是通过改造原子层沉积设备对裸露区域的高介电材料(104)膜层进行蚀刻。
13.根据权利要求10所述的芯片加工方法，其特征在于：所述高介电材料(104)与上电极(105)沉积是在原子层沉积设备中一个腔体进行高介电材料(104)沉积，完成后进入另一个腔体进行上电极(105)氮化钛沉积；
所述高介电材料(104)与上电极(105)刻蚀是使用原子层沉积设备改造的腔体进行晶圆表面高介电材料(104)与上电极(105)氮化钛一体刻蚀。
14.根据权利要求13所述的芯片加工方法，其特征在于：所述铝线板(106)制备是在已进行所述上电极(105)氮化钛刻蚀后的基础上，使用物理气相沉积的方式沉积一层铝薄膜(107)，并进行光刻和干式刻蚀实现图案化。
15.一种芯片，其特征在于：依托于权利要求6～14任一所述的芯片加工方法，其包括，
存储单元(100)，设置于基片上并开设有立体电容孔(101)，所述存储单元(100)还包括设置在所述立体电容孔(101)内表面的隔离层(102)、设置于所述隔离层(102)内侧的下电极(103)、设置在所述下电极(103)内壁的高介电材料(104)，以及设置在所述下电极(103)内壁的所述上电极(105)。
16.根据权利要求15所述的芯片，其特征在于：所述上电极(105)上配合铝线板(106)，且所述上电极(105)及下电极(103)采用氮化钛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310997198.4A CN116723699B (zh) | 2023-08-09 | 2023-08-09 | 一种芯片加工方法及其芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310997198.4A CN116723699B (zh) | 2023-08-09 | 2023-08-09 | 一种芯片加工方法及其芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116723699A CN116723699A (zh) | 2023-09-08 |
| CN116723699B true CN116723699B (zh) | 2024-04-26 |
Family
ID=87870107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310997198.4A Active CN116723699B (zh) | 2023-08-09 | 2023-08-09 | 一种芯片加工方法及其芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116723699B (zh) |
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2023
- 2023-08-09 CN CN202310997198.4A patent/CN116723699B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN116723699A (zh) | 2023-09-08 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |