KR100342869B1 - 반도체 장치의 다층 금속배선 식각 방법 - Google Patents
반도체 장치의 다층 금속배선 식각 방법 Download PDFInfo
- Publication number
- KR100342869B1 KR100342869B1 KR1019990064635A KR19990064635A KR100342869B1 KR 100342869 B1 KR100342869 B1 KR 100342869B1 KR 1019990064635 A KR1019990064635 A KR 1019990064635A KR 19990064635 A KR19990064635 A KR 19990064635A KR 100342869 B1 KR100342869 B1 KR 100342869B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- bias power
- photoresist
- metal
- Prior art date
Links
- 238000005530 etching Methods 0.000 title claims abstract description 98
- 238000000034 method Methods 0.000 title claims abstract description 72
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 57
- 239000002184 metal Substances 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 51
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 41
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 41
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000010936 titanium Substances 0.000 claims abstract description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 238000001020 plasma etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 22
- 229910052719 titanium Inorganic materials 0.000 claims description 22
- 238000001465 metallisation Methods 0.000 claims description 18
- 239000010949 copper Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims description 3
- 230000001965 increasing effect Effects 0.000 abstract description 11
- 238000000059 patterning Methods 0.000 abstract description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 2
- 230000003667 anti-reflective effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000001976 improved effect Effects 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000003254 radicals Chemical class 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 150000001723 carbon free-radicals Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체장치의 다층 금속배선 식각 방법에 관한 것으로, 반도체기판의 하부 구조물에 다층 금속배선으로서 확산방지막(Ti/TiN)/ 금속막(Al)/ 반사방지막(Ti/TiN)을 순차적으로 적층하고, 적층된 반사방지막 상부에 사진 공정을 진행하여 감광막 패턴을 형성한 후에 다음과 같은 식각 단계로 상기 적층된 막들을 패터닝한다. 먼저, Cl2+ BCl3+ N2를활성화시킨 플라즈마 식각 공정을 실시하여 높은 바이어스 파워로 반사방지막을 투과 식각하고, 동일한 플라즈마 식각 공정에서 바이어스 파워를 낮게 유지하여 금속막을 주 식각한 후에, 역시 동일한 플라즈마 식각 공정에서 바이어스 파워를 높게 승압하여 확산방지막을 과도 식각하여 다층 금속배선을 패터닝하고 감광막 패턴을 제거한다. 이로 인해, 본 발명은 알루미늄의 식각비를 높여 패터닝에 필요한 감광막의 두께를 낮출 수 있으며 티타늄나이트라이드층에 대한 알루미늄의 식각비를 높여 식각률-마이크로-로딩(etch rate micro-loading) 현상을 개선할 수 있는 기술이다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히 고집적 반도체장치의 금속배선 제조 공정시 감광막에 대한 알루미늄(또는 구리)의 식각비를 높여 패터닝에 필요한 감광막의 두께를 낮출 수 있으며 티타늄나이트라이드층에 대한 알루미늄의 식각비를 높여 식각률-마이크로-로딩(etch rate micro-loading) 현상을 개선할 수 있는 반도체장치의 다층 금속배선 식각 방법에 관한 것이다. 또한, 저밀도 패턴(isolated pattern)과 고밀도 패턴(dense pattern)의 측벽에 증착되는 폴리머의 두께를 조절하여 I/D(Isolated /Dense) 경향을 개선하는 기술에 관한 것이다.
최근에는 소자의 크기가 축소되는 동시에 고속 동작을 요구하고 있으므로 미세 제조 기술로 반도체 장치를 제조하는 것 이외에도 디바이스 자체의 수행 능력을 크게 향상시키도록 하고 있다. 이에 반도체 장치는 활성 소자의 성능을 극대화하는 방안으로 다층 배선 구조를 사용하고 있다.
한편, 반도체 칩의 집적도가 높아질수록 금속배선의 선폭(line width) 이나 금속배선간의 간격(space)은 작아지는 반면에 금속배선의 높이는 커지는 에스펙 비율(aspect ratio)이 증가하게 된다. 이렇게 에스펙 비율이 커지면 고집적 반도체장치의 금속배선 형성시 다음과 같은 몇 가지 문제점이 유발하게 된다.
대개, 금속배선 패터닝을 위한 식각 공정시 식각대상이 아닌 영역을 충분히보호할 수 있게 감광막의 두께가 높아져야 한다. 그러나, 감광막의 두께가 높아질수록 감광막 패턴을 미세하게 패터닝하는 것이 어려워진다. 하지만, 고집적 반도체장치의 금속배선에서 감광막 패턴의 두께를 낮게 할 경우 금속배선 패터닝 공정시 다른 영역을 충분히 보호하지 못하게 된다.
또, 반도체장치에서 에스펙 비율이 커지면, 웨이퍼상의 동일한 칩내에서 패턴 밀도(pattern density)에 따라 식각 결과가 달라지는 마이크로-로딩(micro-loading) 현상이 발생하게 된다. 이 마이크로-로딩 현상은 식각율 마이크로-로딩(etch rate micro-loading) 현상과 단면 마이크로-로딩(profile micro-loading) 현상으로 분류할 수 있다.
상기 식각율 마이크로-로딩 현상은 패턴의 밀도가 낮은 영역에서의 식각율이 패턴의 밀도가 높은 영역에 비해 크게 나타나는 것을 의미한다. 즉, 금속배선 패터닝시 금속배선 간의 간격이 넓은 영역에 비해 금속배선 간의 간격이 좁은 지역의 금속층 식각이 늦게 이루어지는 것을 의미한다. 이렇게 식각율 마이크로-로딩 현상이 심해지면, 고밀도(dense pattern) 사이에 남아 있는 금속성 잔류물을 제거하기 위해 금속층 식각 공정시 과도 식각을 진행해야만 한다. 과도 식각 시간이 늘어나게 되면 감광막 손실, 패턴 왜곡, 패터닝된 금속배선의 측벽 훼손 등의 여러 가지 문제점이 발생하게 된다. 금속배선의 선폭이 클 경우에는 패턴의 왜곡이나 측벽 훼손이 작다면 칩의 수율 및 안정성에 큰 영향을 미치지 않지만, 그 선폭이 작을 경우에는 이러한 패턴 왜곡, 측벽 훼손은 심각한 문제를 일으키게 된다.
반면에, 단면 마이크로-로딩 현상은 역시 동일한 칩내에서 패턴 밀도에 따라만들어진 패턴의 단면형태가 다르게 나타나는 현상을 의미한다. 그 예를 들면, 고밀도 패턴의 경우 직각 단면(vertical profile)을 취하므로 선폭이 작은 반면에, 저밀도 패턴의 경우에는 양성-경사 단면(positive slope profile)을 취하기 때문에 선폭이 커지는 I/D 바이어스(bias)를 들 수 있다. I/D 바이어스 역시, 식각율 마이크로-로딩의 경우와 마찬가지로, 선폭이 일정 크기이상일 경우에는 문제가 되지 않지만 선폭이 일정 크기이하로 내려갈 경우에는 고밀도 패턴과 저밀도 패턴 사이의 전기 전도능력에 있어 설계상에서 허용한 오차보다 더 큰 오차를 유발하므로써 칩의 오동작을 발생할 가능성이 있다.
그러므로, 상술한 마이크로-로딩 현상은 에스펙 비율이 높을수록 심해지기 때문에 감광막 패턴의 두께가 높아질 경우 금속층 식각이 진행되는 동안에 에스펙 비율도 높아져 이로 인해 마이크로-로딩 현상이 더 심각해진다.
최근에는, 고집적 반도체장치의 미세 금속배선의 패턴을 식각하기 위해서 고밀도/ 저압력 플라즈마 식각장비를 사용하고 있지만, 이 경우에도 식각율 마이크로-로딩 현상이 심하게 발생하여 후속 공정에 여러 가지 악영향을 끼치게 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여, 티타늄(Ti)/티타늄나이트라이드(TiN)/알루미늄(Al)(또는 구리)/티타늄(Ti)/티타늄나이트라이드(TiN)의 다층 금속배선의 패터닝 공정시 플라즈마 식각 공정을 이용하되,알루미늄 식각을 위한 바이어스 파워를 낮게 유지하므로써 감광막에 대한 알루미늄(Al/PR)의 식각비와 티타늄나이트라이드에 대한 알루미늄(TiN/Al)의 식각비를 높게 유지할 수 있어 금속배선용 감광막 패턴 두께를 낮출 수 있으며 동시에 식각율 마이크로-로딩 효과를 개선할 수 있는 반도체장치의 다층 금속배선 식각 방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체장치의 다층 금속배선 식각 공정을 순차적으로 나타낸 공정 순서도,
도 2는 본 발명의 다층 금속배선 식각 방법을 설명하고자 바이어스 파워(bias power)의 변화에 따른 각층별 식각율 변화를 나타낸 그래프,
도 3a 및 도 3b는 본 발명의 다층 금속배선 식각 방법을 설명하기 위해 알루미늄 식각 공정시 낮은 바이어스 파워를 적용한 구조물의 단면도와, Ti/TiN 식각 공정시 높은 바이어스 파워로 투과 식각을 실시한 후에 알루미늄을 낮은 바이어스 파워로 식각한 구조물의 단면도,
도 4a 내지 도 4c는 본 발명에 따른 다층 금속배선 식각 공정에서 바이어스 파워의 변화에 따라 저밀도 및 고밀도 패턴에서의 알루미늄층의 단면 형태의 변화를 비교 도시한 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체기판의 하부구조물 30 : 확산방지막
32 : 금속막 34 : 반사방지막
36 : 감광막 패턴
상기 목적을 달성하기 위해 본 발명은 반도체장치의 다층 금속배선의 식각 방법에 있어서, 반도체기판의 하부 구조물에 다층 금속배선으로서 확산방지막/ 금속막/ 반사방지막을 순차적으로 적층하는 단계와, 적층된 반사방지막 상부에 사진 공정을 진행하여 감광막 패턴을 형성하는 단계와, Cl2+ BCl3+ N2를활성화시킨 플라즈마 식각 공정을 실시하여 높은 바이어스 파워로 반사방지막을 투과 식각하는 단계와, 동일한 플라즈마 식각 공정에서 바이어스 파워를 낮게 유지하여 금속막을 주 식각하는 단계와, 동일한 플라즈마 식각 공정에서 바이어스 파워를 높게 승압하여 확산방지막을 과도 식각하는 단계와, 감광막 패턴을 제거하는 단계를 포함하여 이루어진다.
본 발명의 제조 방법에 있어서, 상기 확산방지막은 티타늄/티타늄나이트라이드가 적층된 구조이며, 금속막은 알루미늄 또는 구리이며, 반사방지막은 티타늄/티타늄나이트라이드가 적층된 구조이다.
본 발명의 제조 방법에 있어서, 상기 감광막 패턴의 두께는 (금속층 두께) /(금속층에 대한 감광막의 선택비) + (확산방지막 및 반사방지막의 전체 두께) / (티타늄에 대한 감광막의 선택비) + (과도식각을 고려한 추가의 감광막 두께)인 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 반사방지막을 투과 식각할 때와 상기 확산방지막을 과도 식각할때의 바이어스 파워를 110W 이상으로 하고, 상기 금속막을 주 식각할 때의 바이어스 파워를 60∼110W로 하는 것이 바람직하다.
한편, 상기의 목적을 달성하기 위한 본 발명의 기술적 원리는 다음과 같다.
통상적인 다층 금속배선은 하부 방지막인 티타늄/티타늄나이트라이드와 금속막인 알루미늄 및, 반사방지막인 티타늄/티타늄나이트라이드가 적층된 구조를 주로 사용하는데, 금속배선 패터닝 공정시 주로 Cl2+ BCl3를 활성화시킨 플라즈마를 이용하여 금속층을 식각한다. 알루미늄은 대개 Cl와의 화학적 반응에 의해 주로 식각되기 때문에 그 식각율이 바이어스 파워에 의해 크게 좌우되지 않는다.
그러므로, 본 발명은 이러한 원리를 이용하여 감광막에 대한 알루미늄의 식각비를 높이고 그 결과, 미세 패터닝을 구현하면서도 감광막 패턴의 두께를 줄일 수 있다. 동시에, 티타늄나이트라이드에 대한 알루미늄의 식각비를 높여 식각율 마이크로-로딩 효과를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체장치의 다층 금속배선 식각 공정을 순차적으로 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 다층 금속배선 제조 방법은 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체기판의 하부 구조물(10)에 다층 금속배선으로서 확산방지막(30)/ 금속막(32)/ 반사방지막(34)을 순차적으로 적층한다. 여기서, 확산방지막(30)은 하부 층간 절연막과의 금속층 사이의 접착성을 양호하게 하며 이후 금속 일부가 절연막으로 침투해 들어가는 것을 막는 역할을 수행하는데, 티타늄(Ti)/티타늄나이트라이드(TiN)가 적층된 구조로 이루어진다. 그리고, 금속막(32)의 경우에는 알루미늄(Al)(또는 구리(Cu))을 사용한다. 또한, 반사방지막(34)의 경우에는 감광막 패터닝 공정에서 빛의 반사 방지(anti-reflective coating) 역할을 하도록 티타늄(Ti)/티타늄나이트라이드(TiN)의 적층 구조로 이루어진다. 또한, 하부 구조물(10)에는 콘택홀 내에 매립된 확산방지막(14)과 금속 플러그(20)로 구성되어 있다.
그 다음, 도 1b에 도시된 바와 같이, 상기와 같이 적층된 반사방지막(34) 상부에 사진 공정을 진행하여 감광막 패턴(36)을 형성하되, 감광막에 대한 금속막의 식각비와 감광막에 대한 티타늄나이트라이드층의 식각비를 고려하여 적절한 두께의 감광막을 증착한 후에 이를 패터닝한다. 바람직하게, 감광막(36) 두께는 (금속층 두께) / (금속층에 대한 감광막의 선택비) + (확산방지막 및 반사방지막의 전체 두께) / (티타늄에 대한 감광막의 선택비) + (과도식각을 고려한 추가의 감광막 두께)를 고려하여 설정한다.
이어서, 도 1c에 도시된 바와 같이, Cl2+ BCl3+ N2를활성화시킨 플라즈마식각 공정을 실시하여 다층의 금속들(34,32,30)을 순차 식각하되, 다음과 같은 3단계의 공정으로 나누어 식각을 진행한다.
첫 번째, 도 1c에 도시된 바와 같이, 투과 식각(breakthrough etch)을 진행하는데, 이는 알루미늄(32) 상부의 티타늄/티타늄나이트라이드인 반사방지막(34)을 Cl2+ BCl3+ N2를활성화시킨 플라즈마 식각 공정으로 식각하되, 바이어스 파워는 티타늄/티타늄나이트라이드에 식각이 원할하게 이루어질 수 있도록 충분히 크게 하는데, 바람직하게는 110W 이상으로 한다.
두 번째, 감광막 패턴(36)에 맞추어 반사방지막(34')을 완전히 식각한 후에, 도 1d에 도시된 바와 같이, 동일한 플라즈마 식각 공정에서 바이어스 파워를 낮게 유지하여 금속막인 알루미늄(32)을 주 식각(main etch)한다. 상기 금속막(32)을 주 식각할 때의 바이어스 파워를 60∼110W로 하는 것이 바람직하다. 예컨대, 바이어스 파워가 60W일 때 알루미늄에 대한 감광막 선택비가 4.0이고 알루미늄에 대한 티타늄나이트라이드 선택비가 5.8이므로 최소한 이정도의 식각비가 나올 수 있도록 바이어스 파워를 낮게 유지한다. 그러므로, 이같이 바이어스 파워를 낮게 유지하면 플라즈마 중에 존재하는 활성화된 라디칼 또는 이온들의 직전성이 약화되어 패터닝된 금속배선의 측벽이 손상될 가능성이 있는데, 이를 방지하기 위해서는 금속배선의 측벽에 폴리머의 증착을 촉발하는 N2의 첨가량을 충분하게 유지한다.
마지막으로, 도 1e에 도시된 바와 같이, 감광막 패턴(36)에 맞추어 알루미늄 하부의 확산방지막(30)인 티타늄/티타늄나이트라이드막을 식각한다. 이때, 식각공정은 동일한 플라즈마 식각 공정에서 바이어스 파워를 높게 승압하여 확산방지막(30)을 과도 식각하는데, 바람직하게는 바이어스 파워를 110W 이상으로 하고 그 식각 시간은 하부 구조물 위에 금속성의 물질이 전혀 남지 않도록 충분한 시간동안 진행한다.
그 다음, 감광막 패턴(36)을 제거하면 반도체기판의 하부 구조물에는 순차 패터닝된 반사방지막(34'), 금속막(32') 및 확산방지막(30')의 금속배선이 형성된다.
그러므로, 본 발명에 따른 다층 금속배선 형성방법은, 알루미늄을 식각하는 주 식각 과정에서 바이어스 파워를 낮게 적용함에 따라 파생되는 문제점, 즉 식각이 완료된 후에 하부 구조물에 잔여물이 발생하는 것을 방지하고자 종래 기술에서 채택하지 않는 투과 식각 방식을 실시한다. 즉, 주 식각과정에서 바이어스 파워를 낮게 적용하면, 바이어스 파워에 의해 가속된 라디칼 또는 이온들이 유발하는 물리적 충격에 의해 주로 식각되는 티타늄/티타늄나이트라이드 또는 그 위의 산화층이 잘 식각되지 않기 때문에 결과적으로 공정 시간이 늘어날뿐 아니라 감광막에 대한 식각비 역시 감소하는 문제점이 발생하게 된다. 또한, 티타늄/티타늄나이트라이드 또는 그위의 산화막 두께에 있어 약간의 불균일한 분포가 존재하는데, 이 중 두께가 두꺼운 영역이 낮은 바이어스 파워를 사용하는 주 식각 과정에서 불균일한 식각을 유발하여 식각이 완료된 후에 하부 구조물에 잔여물질이 남게 된다. 따라서, 본 발명에서는 주 식각을 진행하기에 앞서, 높은 바이어스 파워를 사용한 투과 식각 과정을 적용해서 이러한 문제점을 해결한다.
도 2는 본 발명의 다층 금속배선 식각 방법을 설명하고자 바이어스 파워(bias power)의 변화에 따른 각층별 식각율 변화를 나타낸 그래프이다.
이를 참조하면, 주어진 플라즈마 활성 조건하에서 바이어스 파워가 60W, 110W, 160W로 변화할 때 알루미늄의 식각율은 9600, 10600, 10900Å/min으로 약 14%정도 증가하는 경향을 나타낸다. 감광막의 식각율은 2300, 5300, 5900Å/min으로 약 150%정도 증가하는 경향을 나타낸다. 따라서, 바이어스 파워를 낮게 유지할수록 감광막에 대한 알루미늄(Al/PR)의 식각비와 티타늄나이트라이드에 대한 알루미늄(Al/TiN) 식각비가 높아짐을 알수 있다.
도 3a 및 도 3b는 본 발명의 다층 금속배선 식각 방법을 설명하기 위해 알루미늄 식각 공정시 낮은 바이어스 파워를 적용한 구조물의 단면도와, Ti/TiN 식각 공정시 높은 바이어스 파워로 투과 식각을 실시한 후에 알루미늄을 낮은 바이어스 파워로 식각한 구조물의 단면도이다.
도 3a를 참조하면, 알루미늄(32')을 식각하는 주 식각과정에서 바이어스 파워를 낮게 설정하면 감광막에 대한 알루미늄(32')의 식각비와 I/D 바이어스 측면에서 현저하게 개선된 결과를 얻을 수 있다. 하지만, 식각이 완료된 후에 바닥 하부 구조물에 잔여물질이 발생하는 문제점이 있다. 이를 위해서, 도 3b에 도시된 바와 같이, 주 식각을 진행하기전에 높은 바이어스 파워를 사용하는 투과식각을 적용하여 주식각이 진행되는 동안 마이크로 마스크역할을 수행할 가능성이 높은 물질들을 완벽하게 제거한다. 바이어스 파워의 변화는 플라즈마 상태를 거의 변화시키지 않기 때문에 투과 식각과 주식각이 교차하는 시점에서 나칭(notching)(f) 등의 부작용이 발생할 위험은 거의 없으며, 또 I/D 바이어스 측면에서는 투과 식각이 없는 공정 방식과 투과 식각이 있는 공정 방식사이에 차이가 거의 없다. 감광막에 대한 알루미늄의 식각비는 투과 식각을 적용한 공정 방식이 약간 취약하지만 전체 식각시간중에서 투과 식각을 적용하는 시간이 극히 작기 때문에 그 차이가 적을 것이다.
도 4a 내지 도 4c는 본 발명에 따른 다층 금속배선 식각 공정에서 바이어스 파워의 변화에 따라 저밀도 및 고밀도 패턴에서의 알루미늄층의 단면 형태의 변화를 비교 도시한 단면도들로서, 도 4a는 주어진 플라즈마 활성조건하에서 바이어스 파워가 60W일때, 도 4b는 바이어스 파워가 110W일 때, 도 4c는 바이어스 파워가 160W일때이다. 그리고, 도 4a 내지 도 4c의 좌측 도면은 고밀도 패턴 영역인 반면에 우측 도면은 저밀도 패턴 영역을 나타낸 것이다.
이에, 고밀도 패턴의 경우 바이어스 파워의 변화에 따른 알루미늄의 단면 형태의 변화가 거의 없지만, 저밀도 패턴은 바이어스 파워가 증가함에 따라 알루미늄의 양각 경사가 현저하게 증가하였다. 그러므로, 바이어스 파워를 낮게 유지하면 알루미늄 양각 경사를 줄일 수 있어 I/D 바이어스를 개선할 수 있다.
이상에서 설명한 바와같이, 본 발명에 따른 반도체장치의 다층 금속배선의 식각 방법은 다음과 같은 효과가 있다.
본 발명에 의하면, 알루미늄을 식각하는 주 식각과정에서 감광막에 대한 알루미늄 식각비를 획기적으로 개선할 수 있다. 감광막의 두께를 낮출 수 있으면 동일한 장비를 이용해서도 더 미세한 패터닝을 쉽게 실시할 수 있기 때문에 고집적 금속배선을 감광막 패터닝 장비에 대한 추가 투자없이도 구현할 수 있다.
그리고, 본 발명은 낮은 바이어스 파워를 채택해서 알루미늄을 식각하므로써 활성화된 Cl(또는 Cl+)와의 화학적 반응에 의해 주로 식각되는 알루미늄의 식각율은 영향을 받지 않지만, 바이어스 파워에 의해 가속화된 라디칼 또는 이온들이 유발하는 물리적 충격에 의해 주로 식각되는 티타늄/티타늄나이트라이드는 그 식각율이 크게 낮아진다. 따라서, 주 식각과정에서 식각율 마이크로-로딩에 의해 고밀도 패턴과 저밀도 패턴 사이에 단차가 발생하더라도 주 식각이 완료되어 티타늄/티타늄 나이트라이드만 남아있을 때에는 이러한 단차가 많이 개선된다. 다시 말해서, 식각율이 낮은 고밀도 패턴에서는 알루미늄이 아직 남아 있고, 식각율이 높은 저밀도 패턴에서는 알루미늄 하부의 티타늄/티타늄나이트라이드가 드러난 상태에서 낮은 바이어스 파워를 이용하여 식각을 계속 진행하면 고밀도 패턴의 알루미늄은 빠르게 식각되지만, 저밀도 패턴의 티타늄/티타늄나이트라이드는 거의 식각되지 않기 때문에 결과적으로 식각율 마이크로-로딩에 의해 발생하는 단차가 해소되는 효과가 있다.
또, 본 발명은 주 식각과정에서 바이어스 파워를 낮게 유지하면 감광막의 식각율이 떨어지며, 그 결과 플라즈마 중에 존재하는 활성화된 탄소 라디칼의 밀도가 낮아진다. 저밀도 패턴환경에서는 탄소 라디칼의 소스인 패터닝된 감광막의 밀도가 높기 때문에 바이어스 파워가 낮아져도 활성화된 탄소 라디칼의 밀도는 크게 낮아지지 않지만, 고밀도 패턴 환경에서는 주변의 감광막의 밀도가 낮기 때문에 바이어스 파워가 낮아지면 활성화된 탄소 라디칼의 밀도가 급격히 낮아진다. 이러한 변화는 고밀도 패턴의 측벽에 증착되는 폴리머의 두께는 영향을 받지 않지만, 저밀도 패턴의 측벽에 증착되는 폴리머의 두께는 낮아지는 결과를 초래하며 결국 I/D 바이어스가 개선되는 효과를 얻을 수 있다.
또한, 본 발명은 감광막의 두께를 낮출 수 있다면 식각과정 중에 패터닝된 감광막을 포함한 전체 에스펙 비율이 낮아지게 되므로 그 결과 식각율 마이크로 로딩 효과 및 I/D 바이어스를 개선할 수 있다.
Claims (7)
- 반도체장치의 다층 금속배선의 식각 방법에 있어서,반도체기판의 하부 구조물에 다층 금속배선으로서 확산방지막/ 금속막/ 반사방지막을 순차적으로 적층하는 단계;상기 적층된 반사방지막 상부에 사진 공정을 진행하여 감광막 패턴을 형성하는 단계;Cl2+ BCl3+ N2를활성화시킨 플라즈마 식각 공정을 실시하여 높은 바이어스 파워로 상기 반사방지막을 투과 식각하는 단계;상기 동일한 플라즈마 식각 공정에서 바이어스 파워를 낮게 유지하여 상기 금속막을 주 식각하는 단계;상기 동일한 플라즈마 식각 공정에서 바이어스 파워를 높게 승압하여 상기 확산방지막을 과도 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는반도체장치의 다층 금속배선 식각 방법.
- 제 1항에 있어서, 상기 확산방지막은 티타늄/티타늄나이트라이드가 적층된 구조인 것을 특징으로 하는 반도체장치의 다층 금속배선 식각 방법.
- 제 1항에 있어서, 상기 금속막은 알루미늄 또는 구리인 것을 특징으로 하는반도체장치의 다층 금속배선 식각 방법.
- 제 1항에 있어서, 상기 반사방지막은 티타늄/티타늄나이트라이드가 적층된 구조인 것을 특징으로 하는 반도체장치의 다층 금속배선 식각 방법.
- 제 1항 내지 제 4항중 어느 한항에 있어서, 상기 감광막 패턴의 두께는 (금속층 두께) / (금속층에 대한 감광막의 선택비) + (확산방지막 및 반사방지막의 전체 두께) / (티타늄에 대한 감광막의 선택비) + (과도식각을 고려한 추가의 감광막 두께)인 것을 특징으로 하는 반도체장치의 다층 금속배선 식각 방법.
- 제 1항에 있어서, 상기 반사방지막을 투과 식각할 때와 상기 확산방지막을 과도 식각할때의 바이어스 파워를 110W 이상으로 하는 것을 특징으로 하는 반도체장치의 다층 금속배선 식각 방법.
- 제 1항에 있어서, 상기 금속막을 주 식각할 때의 바이어스 파워를 60∼110W 로 하는 것을 특징으로 하는 반도체장치의 다층 금속배선 식각 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064635A KR100342869B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체 장치의 다층 금속배선 식각 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064635A KR100342869B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체 장치의 다층 금속배선 식각 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010064438A KR20010064438A (ko) | 2001-07-09 |
| KR100342869B1 true KR100342869B1 (ko) | 2002-07-02 |
Family
ID=19631905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990064635A KR100342869B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체 장치의 다층 금속배선 식각 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100342869B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100841855B1 (ko) * | 2006-08-24 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| US10361122B1 (en) | 2018-04-20 | 2019-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Processes for reducing leakage and improving adhesion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005536A (ko) * | 1997-06-30 | 1999-01-25 | 문정환 | 반도체 소자의 배선 형성방법 |
| JPH1197428A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 金属配線のドライエッチング方法 |
-
1999
- 1999-12-29 KR KR1019990064635A patent/KR100342869B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005536A (ko) * | 1997-06-30 | 1999-01-25 | 문정환 | 반도체 소자의 배선 형성방법 |
| JPH1197428A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 金属配線のドライエッチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010064438A (ko) | 2001-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7482279B2 (en) | Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask | |
| KR20050029432A (ko) | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 | |
| JP2001156170A (ja) | 多層配線の製造方法 | |
| US6500767B2 (en) | Method of etching semiconductor metallic layer | |
| KR100581244B1 (ko) | 반도체 장치의 제조 방법 | |
| JP5201326B2 (ja) | 多層配線の製造方法 | |
| KR100342869B1 (ko) | 반도체 장치의 다층 금속배선 식각 방법 | |
| KR20070005961A (ko) | 반도체 장치에서 금속 배선 형성 방법. | |
| KR20040011251A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100327580B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100380150B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6287752B1 (en) | Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device | |
| KR100571696B1 (ko) | 반도체 소자의 제조 방법 | |
| US20100164118A1 (en) | Method for fabricating semiconductor device including metal contact | |
| US20020089059A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20030082899A1 (en) | Method of forming interconnects | |
| KR100533390B1 (ko) | 반도체소자의 금속배선패턴 형성방법 | |
| KR20040059981A (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 | |
| US9922876B1 (en) | Interconnect structure and fabricating method thereof | |
| KR100562312B1 (ko) | 반도체 소자 제조 방법 | |
| KR100421278B1 (ko) | 반도체소자의 제조방법 | |
| KR100549333B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100395775B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20020046685A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100400251B1 (ko) | 반도체 소자의 유기 반사 방지막 식각방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |