KR100581244B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 관한 것이고, 홈의 형성시에 생기는 펜스 형상의 반응 생성물을 제거할 때에 홈, 홀의 측벽에 요철을 생기게 하지 않고, 또 홈, 홀의 하부의 막 감소를 방지하는 것이다.
반도체 기판(1) 상에 절연막(20)을 형성하는 공정과, 절연막(20,21) 상에 레지스트(22)를 도포하는 공정과, 레지스트(22)에 배선 패턴용 창(22a)을 형성하는 공정과, 창(22a)을 통하여 절연막(20,21)을 에칭하여 배선용 홈(23)을 형성하는 공정과, 레지스트(22)를 제거하는 공정과, 불활성 가스를 사용한 플라즈마 분위기에 절연막(21)을 노출하여 절연막(20,21) 상에 존재하는 반응 생성물(24)을 제거하는 공정과, 배선용 홈(23) 중에 금속막을 매립하여 배선(27)을 형성하는 공정을 포함한다.
반도체 장치의 제조 방법, 플라즈마, 절연막

Description

반도체 장치의 제조 방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
도1a~도1c는 제1 종래 기술의 동배선의 형성 공정을 나타내는 단면도.
도2a~도2c는 제2 종래 기술의 동배선의 형성 공정을 나타내는 단면도.
도3a, 도3b는 본 발명의 제1 실시예의 반도체 장치의 제조 공정을 나타내는 단면도 (그 1).
도4a, 도4b는 본 발명의 제1 실시예의 반도체 장치의 제조 공정을 나타내는 단면도 (그 2).
도5a, 도5b는 본 발명의 제1 실시예의 반도체 장치의 제조 공정을 나타내는 단면도(그 3).
도6a, 도6b는 본 발명의 제1 실시예의 반도체 장치의 제조 공정을 나타내는 단면도(그 4).
도7은 본 발명의 실시예에 사용하는 에칭 겸 플라즈마 처리 장치의 일례를 나타내는 개요 구성도.
도8a~도8d는 본 발명의 실시예의 홈형성 직후의 홈과 막 패턴과 반응 생성물을 나타내는 평면 사진.
도9a,도9b는 종래 기술에 의한 질화 실리콘막의 패터닝 직후의 평면 사진.
도10a~도10c는 본 발명의 제2 실시예의 반도체 장치의 다층 배선 형성 공정 을 나타내는 단면도(그 1).
도11a~도11c는 본 발명의 제2 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 2).
도12a~도12c는 본 발명의 제3 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 1).
도13a~도13d는 본 발명의 제3 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 2).
도14a~도14c는 본 발명의 제4 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 1).
도15a~도15d는 본 발명의 제4 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 2).
도16a~도16d는 본 발명의 제5 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 1).
도17a~도17d는 본 발명의 제5 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 2).
도18a~도18c는 본 발명의 제6 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 1).
도19a~도19c는 본 발명의 제6 실시예의 반도체 장치의 다층 배선 형성 공정을 나타내는 단면도(그 2).
도20a~도20c는 본 발명의 제7 실시예의 반도체 장치의 다층 배선 형성 공정 을 나타내는 단면도.
부호의 설명
1 ··실리콘 기판 (반도체 기판) 2 ··필드 절연막
3 ··MOS 트랜지스터
4a ··보호 절연막 4b ··제1 층간 절연막
5 ··비아 홀 6, 19 ··질화 티탄막
7 ··텅스텐막 8 ··비아
9 ··제2 층간 절연막 10 ··배선용 홈
11,16 ··질화 탄탈막 12,17 ··동막
13 ··동배선 14 ··질화 실리콘막
15 ··제3 층간 절연막 18 ··비아
20 ··제4 층간 절연막 21 ··반사 방지막
22 ··레지스트 23 ··배선용 홈
24 ··반응 생성물 27 ··동배선
31 ··비아 홀 32 ··보호재
33 ··레지스트 34 ··배선용 홈
35 ··반응 생성물 36 ··질화 탄탈막
37 ··동막 38 ··비아
39 ··동배선 40 ··개구
41 ··레지트 42 ··비아 홀
43 ··배선용 홈 44 ··반응 생성물
45 ··질화 탈막 46 ··동막
47 ··비아 48 ··동배선
51,54 ··레지스트 52 ··배선용 홈
53 ··반응 생성물 55 ··비아 홀
61 ··레지스트 62 ··배선용 홈
63 ··비아 홀 64 ··반응 생성물
본 발명은 반도체 장치의 제조 방법에 관한 것이고, 보다 상세하게는 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로 장치내의 배선을 알루미늄 또는 텅스텐으로 형성하는 경우에는 알루미늄막, 텅스텐막을 포토리소그래피법에 의해 패터닝하는 방법이 채용되고 있다. 즉, 이 패터닝은 알루미늄막 또는 텅스텐막 상에 레지스트 패턴을 형성한 후에, 레지스트 패턴으로 덮여지지 않는 영역의 알루미늄막 또는 텅스텐막을 드라이 에칭에 의해 제거함으로써 행한다. 알루미늄막 또는 텅스텐막의 패터닝 공정에서는 배선의 측벽에 생성물이 부착되므로, 이러한 생성물은 일반적으로 알칼리 약물 등을 사용하여 제거된다.
배선용의 다른 재료로는 반도체 집적 회로의 미세화에 수반하여 알루미늄이나 텅스텐보다도 저 저항인 동(Cu)이 바람직하지만, 동막은 드라이 에칭이 어렵다.
그래서, 동막을 포토리소그래피법에 의해 패터닝하는 방법은 일반적으로 채용되고 있지 않으며, 동배선의 형성을 위해서 다마신법이 사용되고 있다.
다마신법에는 비아(via)층과 배선층을 독립의 공정으로 형성하는 싱글 다마신법과, 비아층과 배선층을 같은 공정에서 형성하는 듀얼 다마신법의 2개가 있고, 양자 모두 배선을 형성하는 공정에서 드라이 에칭법에 의해 홈을 절연막에 형성하고, 그 홈내에 금속을 매립하는 공정을 포함하고 있다. 또한, 다마신법에 의해 사용되는 비아 재료 또는 배선 재료는 반드시 동에 한정되는 것은 아니고, 기타 금속을 사용할 수도 있다.
그러나, 다마신법에 의해 배선을 형성하는 방법에 의하면, 홈을 형성하기 위한 절연막의 에칭시에, 홈의 주위에 박막상의 반응 생성물이 남는 일이 있고, 이 반응 생성물이 각종 문제를 일으킨다.
다음에, 싱글 다마신법에 의한 홈의 형성과 반응 생성물의 발생에 대해서 설명한다.
우선, 도1a에 나타내는 바와 같이, 텅스텐 등의 제1 비아(102)가 매립된 제1 층간 절연막(101) 상에 SiO2로 되는 제2 층간 절연막(103)을 형성한 후에, 제1 비아(102) 상이고 제2 층간 절연막(103) 내에 제1 동배선(104)을 다마신법에 의해 형성한다. 또한, 제2 층간 절연막(103) 상에 제1 질화 실리콘막(105)과 SiO2로 되는 제3 층간 절연막(106)을 형성한 후에, 제1 실리콘 질화막(105)과 제3 층간 절연 막(106) 중이고 제1 동배선(104) 상에 동으로 되는 제2 비아(107)를 다마신법에 의해 형성한다.
그 후에, 제2 비아(107)와 제3 층간 절연막(106)을 덮는 제2 질화 실리콘막(108)과, SiO2로 되는 제4 층간 절연막(109)과, 질화 실리콘으로 되는 반사 방지막(110)을 차례로 형성한다.
또한 반사 방지막(110) 상에 레지스트(111)를 도포하고, 이것을 노광, 현상하여 배선 형성용 창(111a)을 형성한다.
다음에, 도1b에 나타내는 바와 같이, 레지스트(111) 창(111a)을 통하여 반사 방지막(110)과 제4 층간 절연막(109)을 에칭하여 배선용 홈(112)을 형성하면, 레지스트(111) 측벽에 실리콘 화합물의 반응 생성물(113)이 부착된다.
그리고, 산소 함유 가스, 예를 들면 산소와 질소의 혼합 가스를 사용하여 레지스트(111)를 애싱하면, 도1c에 나타내는 바와 같이, 배선용 홈(112)의 근방에 실리콘계 반응 생성물(113)이 남게 된다.
이 반응 생성물(113)이 존재되면, 배선용 홈(112) 내에 동 등의 금속막을 매립할 때에, 금속막이 양호하게 성장하지 않아서, 금속막이 쉽게 박리되어 버린다.
따라서, 레지스트를 제거한 후에 불산(HF)을 사용하여 반응 생성물을 제거하거나, 혹은 레지스트 제거시에 산소 가스에 불소 화합물 가스를 넣어 반응 생성물을 제거하는 방법이 채택되고 있다. 불소 화합물 가스로서 CF4를 사용하는 경우에는 통상, 가스 총유량에 대하여 10~15 유량%의 범위로 혼합된다.
그러나, 최근에는 반도체 집적 회로의 미세화에 수반하여, 배선간 용량의 증가가 현저해져서, 층간 절연막 자체가 저유전율의 막을 사용하는 경향이 강하게 되고 있다.
그러한 저유전율의 절연막인 FSG(fluoro-silicate glass)는 다른 실리콘 화합물막에 비해 밀착성, 후처리 내성, 에칭 성능 등에 각종 문제가 있어, 상기한 바와 같은 불산, 불소 화합물 가스를 사용할 수 없는 상태로 되어 있다.
그 문제의 하나로서, 배선용 홈의 측벽이나 비아 홀의 측벽에 요철이 발생되는 것을 들 수 있고, 그 일례를 도2에 의거하여 설명한다.
우선, 도2a에 나타내는 바와 같이, 텅스텐 등의 제1 비아(102)가 매립된 제1 층간 절연막(101) 상에 SiO2로 되는 제2 층간 절연막(103)을 형성한 후에, 제1 비아(102)상이고 제2 층간 절연막(103) 내에 제1 동배선(104)을 다마신법에 의해 형성한다. 또한 제2 층간 절연막(103) 상에 제1 질화 실리콘막(115), 제1 FSG막(116), 제1 SiO2막(117), 제2 질화 실리콘막(118), 제2 FSG막(119), 제2 SiO2막(120)을 차례로 형성하고, 또한 제2 SiO2막(120) 상에 질화 실리콘으로 되는 반사 방지막(121)을 더 형성한다.
그 다음에 반사 방지막(121), 제2 SiO2막(120), 제2 FSG막(119)을 포토리소그래피법에 의해 패터닝하여, 제1 동배선(104)의 위쪽에 비아 형상의 개구(122)를 형성한다.
계속해서, 반사 방지막(121) 상에 레지스트(123)를 도포하고, 이것을 노광, 현상하여 제2 동배선 배치 부분에 창(123a)을 형성한다. 그 후에, 레지스트(123)의 창(123a)을 통하여, 반사 방지막(121)으로부터 제2 FSG막(119)까지를 수직 방향으로 에칭하여 제2 배선용 홈(125)을 형성한다. 이 에칭시에는 동시에, 개구(122) 하부의 제2 질화 실리콘막(118)으로부터 제1 FSG막(116)까지가 에칭되어, 개구(122)와 같은 직경의 비아 홀(124)이 형성된다.
그리고, 이 레지스트(123)를 제거하면, 도2b에 나타내는 것 같은 펜스 형상의 반응 생성물(126), 즉 실리콘 화합물이 배선용 홈(125) 근방에 남는다.
이 반응 생성물(126)을 제거하기 위해서, 상기한 바와 같이 불산 또는 불소 화합물 가스를 사용하면, 배선용 홈(125)과 비아 홀(124)의 각각의 측면에 도2c에 나타내는 바와 같은 요철이 발생된다. 이것은 불산 또는 불소 화합물 가스에 의한 FSG, SiO2, 질화 실리콘의 에칭 레이트가 다르기 때문이다. 불산 또는 불소 화합물 가스에 의한 에칭 레이트는 FSG, SiO2, 질화 실리콘막의 순서로 크다.
이와 같이 측벽에 요철이 발생된 비아 홀(124) 및 배선용 홈(125) 중에 질화 탄탈, 동 등의 금속을 매립하면, 기포 등의 금속 매립 불량이 일어나기 쉽게 된다.
이상과 같이 절연막에 홈을 형성할 때에 발생하는 반응 생성물의 펜스는 배선용 홈 중에 매립되는 금속막이 박리되는 원인이 되고, 또, 그 반응 생성물의 제거에 사용되는 불산이나 불소 화합물 가스는 홈의 측벽에 요철을 생기게 하여 금속 매립 불량을 일으키는 원인이 된다.
또, 배선용 홈이나 비아 홀에 매립되는 동의 산화와 동의 절연막으로의 확산을 방지하기 위해서, 배선용 홈이나 비아 홀의 하부에 질화 실리콘막이나 질화 산화 실리콘막을 형성하는 일이 있지만, 반응 생성물을 제거하기 위해서 CF4 같은 불소 화합물 가스를 사용하면, 질화 실리콘막이나 질화 산화 실리콘막이 어느 정도 에칭되므로, 배선용 홈이나 비아 홀의 하부에 있는 동배선 또는 동비아가 노출되어 산화될 우려가 있다.
본 발명의 목적은 홈의 형성시에 생기는 펜스 형상의 반응 생성물을 제거하는 경우에 홈, 홀의 측벽에 요철을 생기게 하지 않고, 또 그 반응 생성물을 제거할 때에 질화 실리콘막 또는 질화 산화 실리콘막의 막감소를 방지하는 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기한 과제는 도3~도6, 도10~도19에 예시하는 바와 같이, 반도체 기판의 위쪽에 절연막을 형성하는 공정과, 상기 절연막상에 레지스트를 도포하는 공정과, 상기 레지스트에 배선 패턴용 창을 형성하는 공정과, 상기 창을 통하여 상기 절연막을 에칭하여 배선용 홈을 형성하는 공정과, 상기 레지스트를 상기 절연막 상으로부터 제거하는 공정과, 불활성 가스를 사용한 플라즈마 분위기에 상기 절연막을 노출하여 상기 절연막 상에 존재하는 반응 생성물을 제거하는 공정과, 상기 배선용 홈 중에 금속막을 매립하는 공정을 갖는 반도체 장치의 제조 방법에 의해 해결된다.
상기한 반도체 장치의 제조 방법에서, 상기 플라즈마 분위기에는 불활성 가스와 할로겐 이외의 가스의 혼합 가스 또는 불활성 가스 단체가 도입되도록 하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 에칭 특성이 다른 2층 이상의 막으로 구성하여도 좋다.
상기한 반도체 장치의 제조 방법에서, 상기 절연막은 실리콘 화합물로 구성하여도 좋다.
상기한 과제는 도10~도19에 예시하는 바와 같이, 반도체 기판 상에 제1 절연막을 통하여 제1 배선을 형성하는 공정과, 상기 제1 배선을 덮는 제1 에칭 스토퍼막과 제2 절연막과 제3 절연막을 형성하는 공정과, 상기 제1 배선 상에 일부가 겹치는 배선 패턴용의 창을 갖는 레지스트를 상기 제3 절연막 상에 형성하는 공정과, 상기 제1 레지스트를 마스크로 사용하여 상기 제3 절연막을 에칭하여 상기 제3 절연막에 제2 배선용 홈을 형성하는 공정과, 상기 제2 절연막을 에칭하여 비아 홀을 형성하는 공정과, 상기 비아 홀의 형성 전 또는 형성 후에, 상기 레지스트를 제거하는 공정과, 불활성 가스와 할로겐 이외의 가스의 혼합 가스 또는 불활성 가스 단체를 사용한 플라즈마 분위기에서 상기 제3 절연막을 노출하여 상기 제3 절연막 상에 존재하는 반응 생성물을 제거하는 공정과, 상기 비아 홀 하부의 상기 제1에칭 스토퍼막을 제거하는 공정과, 상기 비아 홀과 상기 제2 배선용 홈의 내부에 금속막을 매립하여 비아와 제2의 배선을 형성하는 공정을 갖는 반도체 장치의 제조 방법에 의해 해결된다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 의하면, 레지스트를 마스크로 사용하여 절연막을 에칭함으로써 배 선용 홈을 형성하고, 또한 레지스트를 제거한 후에, 이 절연막의 에칭에 의해 생긴 반응 생성물을, 할로겐 이외의 가스의 플라즈마에 의해 제거하도록 했다. 할로겐 이외의 가스는 불활성 가스 단체 또는 불활성 가스와 할로겐 이외의 가스의 혼합 가스를 포함하는 개념이다.
따라서, 반응 생성물을 제거할 때에, 배선용 홈의 내면이나 그 하부의 비아 홀의 내면을 할로겐 가스에 의해 에칭되는 것이 방지되어, 이들의 내면에 요철 발생이 억제된다. 또한 절연막의 하부에 형성된 에칭 스토퍼막은 할로겐에 의해 에칭되지 않기 때문에, 에칭 스토퍼막의 하부에 존재하는 비아 또는 배선을 노출시켜서 산화될 우려가 없어진다.
실시예
이하에 본 발명의 실시예를 도면에 의거하여 설명한다.
(제1 실시예)
도3~도6은 본 발명의 제1 실시예를 나타내는 반도체 장치의 제조 공정을 나타내는 단면도이다.
먼저, 도3a에 나타내는 바와 같은 상태가 될 때까지의 공정을 설명한다. 도3a에서, 실리콘 기판(반도체 기판)(1) 중 필드 산화막(2)으로 둘러싸인 영역에 MOS 트랜지스터(3)를 형성한다. MOS 트랜지스터(3)는 실리콘 기판(1) 상에 게이트 산화막(3a)을 통하여 형성된 게이트 전극(3b)과, 게이트 전극(3b)의 양측방의 실리콘 기판(1) 내에 형성된 제1 및 제2 불순물 확산층(3d,3s)을 갖고 있다. 또, MOS 트랜지스터(3)는 SiO2로 되는 절연 보호막(4a)과 PSG(phospho-silicate glass)와 같은 SiO2 함유 절연재 또는 SiO2로 되는 제1 층간 절연막(4b)에 의해 덮여져 있다.
제1 층간 절연막(4b) 및 절연 보호막(4a) 중 제1 불순물 확산층(3d) 상에는 컨택트 홀(5)이 형성되고, 이 컨택트 홀(5) 내에는 질화 티탄(TiN) 막(6)을 통하여 텅스텐(W)막(7)이 매립되어 있다. 이들 질화 티탄막(6)과 텅스텐막(7)은 제1 비아(plug) (8)로서 적용된다.
다음에, SiO2로 되는 제2 층간 절연막(9)을 제1 층간 절연막(4b) 및 제1 비아(8) 상에 형성한 후에, 포토리소그래피법에 의해 제2 층간 절연막(9)을 패터닝하여 제1 비아(8) 상을 통과하는 제1 동배선용 홈(10)을 형성한다.
또한 제1 동배선용 홈(10) 내면과 제2 층간 절연막(9)의 상면을 따라 스퍼터법에 의해 제1 질화 탄탈막(11)을 약20nm의 두께로 형성한 후에, 제1 질화 탄탈막(11) 상에 동 시드층(도시 않음)을 스퍼터법에 의해 약 150nm의 두께로 형성한다. 계속해서, 제1 질화 탄탈막(11)과 시드층 상에 막 두께 약 750nm의 제1 동(Cu)막(12)을 전해도금법에 의해 형성한다. 또한, 제1 질화 탄탈막(11)은 제1 동막(12)의 구성 원소가 제1 및 제2 층간 절연막(4b,9) 중에 확산하는 것을 방지하기 위해서 형성된다.
그 후에, 제2 층간 절연막(9) 상면에 존재하는 제1 동막(12)과 제1 질화 탄탈막(11)을 화학 기계 연마(CMP)법에 의해 제거하고, 제1 동배선용 홈(10) 내에 남은 제1 동막(12)과 제1 질화 탄탈막(11)을 제1 동배선(13)으로서 사용한다.
다음에, 도3b에 나타내는 바와 같이, 제2 층간 절연막(9)과 제1 동배선(13) 상에 제1 질화 실리콘막(14)을 CVD법에 의해 약 50nm의 두께로 형성하고, 이것을 동확산 방지용 베리어막으로서 사용한다. 계속해서, 제1 질화 실리콘막(14) 상에 SiO2로 되는 제3 층간 절연막(15)을 CVD법에 의해 약 500nm의 두께로 형성한다.
다음에, 제3 층간 절연막(15)과 제1 질화 실리콘막(14)을 각각 조건을 변화시켜 포토리소그래피법에 의해 패터닝하여, 제1 동배선(13)의 일부를 노출하는 비아 홀(15a)을 형성한다.
또한, 제3 층간 절연막(15)의 패터닝시에는 에칭 가스로서 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용하고, 제1 질화 실리콘막(14)의 패터닝시에는 에칭 가스로서 CHF3과 Ar와 O2의 혼합 가스를 사용한다.
계속해서, 비아 홀(15a) 내면과 제3 층간 절연막(15)의 상면 위를 따라 막 두께 10nm의 제2 질화 탄탈막(16)과 막 두께 100nm의 제2 동막(17)을 스퍼터법에 의해 형성한다. 그리고, 제2 동막(17)과 제2 질화 탄탈막(16)을 CMP법에 의해 연속하여 연마함으로써, 이들을 비아 홀(15a) 내에만 남겨 제2 비아(18)로서 적용한다.
다음에, 도4a에 나타내는 바와 같이, 제2 비아(18)와 제3 층간 절연막(15) 상에 제2 질화 실리콘막(19)을 플라즈마 CVD법에 의해 약 50nm의 두께로 형성하고, 계속해서, SiO2로 되는 제4 층간 절연막(20)을 플라즈마 CVD법에 의해 500nm~1㎛의 두께로 형성한다. 또한 제4 층간 절연막(20) 상에 질화 실리콘으로 되는 반사 방지막(21)을 플라즈마 CVD법에 의해 약 50nm의 두께로 더 형성한다.
그 후에, 반사 방지막(21) 상에 레지스트(22)를 도포하고, 이것을 노광, 현상하여 배선 패턴용 창(22a)을 형성한다. 그 배선 패턴용 창(22a)은 제2 비아(18)의 위를 통과하는 위치에 형성되어 있다.
다음에, 도7에 나타내는 바와 같은 평행 평판형 RIE 장치(200)를 사용하여, 배선 패턴용 창(22a)을 통해서 반사 방지막(21)과 제4 층간 절연막(20)을 연속적으로 에칭하여 도4b에 나타내는 바와 같은 제2 배선용 홈(23)을 형성한다. 이 경우, 질화 실리콘으로 되는 반사 방지막(21)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2로 되는 제4 층간 절연막(20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다.
도7에 나타낸 평행 평판형 RIE 장치(200)는 그 챔버(201) 내에 기판(웨이퍼)(1)을 적치하는 하부 전극(203)과, 이 하부 전극(203)에 대향하는 상부 전극(202)을 갖고 있다. 상부 전극(202)은 샤워 기능을 갖고 있어, 가스 도입관(204)으로부터 도입된 가스를 기판(1)을 향해 방사하는 구조를 갖고 있다. 또, 챔버(201)에는 배기구(205) 가 설치되고, 이 배기구(205)에 접속되는 배기 펌프(도시 않음)에 의해 챔버(201) 내부가 소망하는 압력으로 감압되게 되어 있다. 또한 하부 전극(203)에는 예를 들면 13.56MHz의 고전압 전원(Rf)이 접속되어 있다.
상기한 반사 방지막(21)과 제4 층간 절연막(20)의 에칭용의 가스, 또는 기타의 가스는 가스 도입관(204)을 통해서 기판을 향해 방출되고, 이들 가스는 하부 전극(203)과 상부 전극(202) 사이에서 플라즈마화 된다.
이러한 반사 방지막(21)과 제4 층간 절연막(20)을 에칭하여 제2 배선용 홈(23)을 형성하는 공정에서는 반응 생성물(24)인 실리콘 화합물이 발생되어 레지스트(22)의 창(22a) 측벽에 부착한다.
다음에, 실리콘 기판(1)을 애싱 장치(도시 않음)로 옮기고, 그 애싱 장치내에서 O2(산소) 와 N2(질소)의 혼합 가스를 플라즈마화 하고, 이 플라즈마 가스에 의해 레지스트(21)를 애싱한다. 애싱 조건의 일례를 들면, O2의 가스 유량을 2000sccm, N2의 가스 유량을 200sccm으로 하고, 애싱 분위기의 가스 압력을 1.5Torr로 한다.
이 애싱용 가스에는 불소계 가스인 CF4가 포함되어 있지 않기 때문에, 제2 배선용 홈(23)으로부터 노출한 제2 질화 실리콘막(19)이 에칭되지 않아서, 그 하부의 동 제(銅製)의 비아(18)가 노출되어 산화되는 일은 없다.
그러나, 레지스트(22)의 애싱용 가스에는 불소가 포함되어 있지 않기 때문에, 애싱에서 레지스트(22)의 창(22a) 내면에 부착한 반응 생성물(24), 즉 실리콘 화합물이 에칭되지 않고 남아 버린다.
따라서, 레지스트(22)의 애싱 후에, 제2 배선용 홈(23)의 근방에는 도5a, 도8a~도8d에 나타내는 바와 같이, 반응 생성물(24)이 펜스 형상으로 잔존한다.
그래서, 실리콘 기판(1)을 RIE 장치로 옮기고, 도5b에 나타내는 바와 같이, Ar(아르곤)과 O2의 혼합 가스를 챔버(201) 내에서 플라즈마화하고, 이에 의하여 펜스 형상의 반응 생성물(24)을 제거한다. 그 제거 조건의 일례로서, Ar의 가스 유 량을100sccm, O2의 가스 유량을 10sccm으로 하고, 플라즈마 발생용 고주파 전력을 400W로 하는 동시에, 플라즈마 분위기의 압력을 50mTorr로 한다.
이 반응 생성물(24)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 제2 배선용 홈(23) 하부의 제2 질화 실리콘막(19)이 에칭되지 않아서, 동제의 비아(18)가 노출되어 산화되는 일이 없고, 제2 배선용 홈(23) 측벽이 에칭되어 요철이 생기는 일은 없다.
그 후에, 챔버(201) 내에 CHF3과 Ar와 O2의 혼합 가스를 도입하여, 도6a에 나타내는 바와 같이, 제2 배선용 홈(23) 하부에 존재하는 제2 질화 실리콘막(19)을 에칭하여 제거한다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어 제4 층간 절연막(20)이 노출된다. 이 경우, 반사 방지막(21) 상에 반응 생성물(24)이 남지 않기 때문에, 반응 생성물(24)에 의해 반사 방지막(21)의 에칭이 부분적으로 저지되는 일은 없다. 따라서, 도9(a),도9(b)에 나타내는 바와 같이, 반사 방지막(21)의 일부가 잔존하는 현상은 발생하지 않아서, 제4 층간 절연막(20) 상에 요철이 생기는 일도 없다.
또한, 제2 질화 실리콘막(19)의 에칭시간은 짧기 때문에, 제2 배선용 홈(23) 측벽에 요철이 발생되는 일은 없다. 또, 제2 질화 실리콘막(19)의 에칭에 의해 제2 비아(18)의 상면이 노출되지만, RIE 에칭의 스퍼터 효과에 의해 그 상면에 생긴 약간의 산화물은 제거된다.
그 후에, 실리콘 기판(1)을 RIE 장치(200)로부터 스퍼터 장치(도시 않음)로 옮기고, 그 스퍼터 장치내에서 제2 배선용 홈(23) 내면과 제4 층간 절연막(20)의 위를 따라 제3 질화 탄탈막(25)을 5nm의 두께로 형성하고, 계속해서, 제3 질화 탄탈막(25) 상에 동의 시드막(도시 않음)을 형성한다. 그리고, 실리콘 기판(1)을 스퍼터 장치로부터 꺼낸 후에, 전해 도금법에 의해 제3 질화 탄탈막(25) 상에 제3 동막(26)을 형성한다. 이들 금속막(25,26)을 형성하는 경우에는, 제4 층간 절연막(20) 상에는 반응 생성물(24)이 남지 않기 때문에, 이들 금속막(25,26)이 박리되기 어렵게 되어 있다.
다음에, 도6b에 나타내는 바와 같이, 제3 동막(26)과 제3 질화 탄탈막(25)을 CMP법에 의해 연마하여 제4 층간 절연막(20) 상에서 이들을 제거한다. 이에 따라서, 제2 배선용 홈(23) 상에 남은 제3 동막(26)과 제3 질화 탄탈막(25)에 의해 제2 동배선(27)이 구성되게 된다.
이상 같은 싱글 다마신법에 의한 비아(18)와 동배선(13,27)의 형성을 반복함으로써, 다층 구조의 동배선이 형성된다.
그런데, 레지스트(22)를 애싱하기 전에 레지스트(22)의 창(22a) 측벽에 부착한 반응 생성물(24)을 아르곤 스퍼터에 의해 제거하는 것도 고려되지만, 이 방법에 의한 반응 생성물(24)의 제거 효율은 지극히 낮다. 즉, 레지스트(22)를 마스크로 사용하여 제4 층간 절연막(20)을 RIE법으로 에칭한 후에는 레지스트(22)는 부로 대전되어 있기 때문에 아르곤 양이온이 실리콘 기판(1)의 주면에 수직인 방향으로 진행하기 쉽고, 경사 방향으로 진행하기 어렵게 되어, 창(22a) 측벽의 반응 생성물(24)이 제거되기 어렵게 된다. 이에 비하여, 레지스트(22)가 제거된 후에는 기판 주면에 대하여 아르곤 양이온을 경사지게 진행시키는 성분이 증가하여 펜스 형상의 반응 생성물(24)의 제거가 용이해진다.
또한, 펜스 형상의 반응 생성물(24)의 발생은 층간 절연막의 에칭 면적이 웨이퍼 전체의 면적의 수십%, 예를 들면 20~30%의 경우에 발생하기 쉽지만, 비아 홀 형성시와 같이 웨이퍼 전체의 면적의 수%의 에칭에서는 반응 생성물의 발생량은 적다.
또, 상기한 제1 동배선(13)의 형성시에, 펜스 형상의 반응 생성물의 제거에 대한 설명은 하지 않았지만, 제1 배선용 홈(10) 측벽에 요철이 생기거나 그 하부의 제1 층간 절연막(4b)의 에칭을 방지하려고 하는 경우에는 제1 배선용 홈(10)의 형성시에 사용한 레지스트의 애싱을 산소와 질소의 혼합 가스의 플라즈마에 의해 제거하고, 그 다음에 반응 생성물을 아르곤과 산소의 혼합 가스의 플라즈마에 의해 제거하도록 하여도 좋다.
(제2 실시예)
상기한 제1 실시예에서는 레지스트의 애싱과 반응 생성물의 제거를 다른 반응 가스를 사용하여 각각 했지만, 레지스트의 애싱과 반응 생성물의 일부 제거를 동시에 해도 좋고, 이러한 공정을 이하에 설명한다.
도10, 도11은 본 발명의 제2 실시예를 나타내는 반도체 장치의 배선의 형성 공정을 나타내는 단면도이고, 제1 실시예와 같은 부호는 같은 요소를 나타내고 있다. 또, 본 실시예에서는 제1 층간 절연막(4b) 하부보다도 하부의 구성 요소에 대해서는 설명이 생략되어 있지만, 제1 층간 절연막(4b)이 보호 절연막(4a), MOS 트 랜지스터(3) 및 실리콘 기판(1)을 덮고 있음은 제1 실시예와 같다.
먼저, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성하고, 제1 동배선(13)에 접속되는 제2 비아(18)를 제1 질화 실리콘막(14) 및 제3 층간 절연막(15) 중에 형성한 후에, 제2 비아(18) 및 제3 층간 절연막(15) 상에 제2 질화 실리콘막(19), 제4 층간 절연막(20) 및 반사 방지막(21)을 형성한다.
그 후에, 도10a에 나타내는 바와 같이, 반사 방지막(21) 상에 레지스트(22)를 도포하고, 이를 노광, 현상하여 배선 패턴용 창(22a)을 형성한다. 이 배선 패턴용 창(22a)은 제2 비아(18)의 위를 통과하는 위치에 형성된다.
다음에, 평행 평판형 RIE 장치(200)를 사용하여, 도10b에 나타내는 바와 같이, 배선 패턴용 창(22a)을 통해서 반사 방지막(21)과 제4 층간 절연막(20)을 연속적으로 에칭하여 제2 배선용 홈(23)을 형성한다. 이 경우, 질화 실리콘으로 되는 반사 방지막(21)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2로 되는 제4 층간 절연막(20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다. 이들 에칭 시에는 제1 실시예와 마찬가지로 반응 생성물(24)이 발생되어 레지스트(22)의 창(22a) 측벽에 부착한다. 이들 에칭 후에, O2와 CF4의 혼합 가스를 애싱 장치에서 플라즈마화하고, 이에 의하여 레지스트(22)를 애싱한다. 이 애싱용 가스에는 불소계 가스인 CF4가 포함되어 있지만, 이 CF4 농도를 일반적인 양보다도 적은 유량, 즉 5유량% 이하로 하면, 제2 배선용 홈(23) 하부의 제2 질화 실리콘막(19)의 막 두께의 에칭이 억제되어, 동제의 제2 비아(23)가 노출되지 않아 그 산화는 일어나지 않는다.
이러한 조건에서 레지스트(22)를 애싱하면, 도10c에 나타내는 바와 같이, 펜스 형상의 반응 생성물(24)이 약간 에칭되지만 완전하게는 제거되지 않고, 일부가 남게 된다.
다음에, 도11a에 나타내는 바와 같이, 플라즈마 발생 장치를 사용하여 Ar와 O2의 플라즈마에 의해 반응 생성물(24)의 나머지를 제거하고, 계속해서, 도11b에 나타내는 바와 같이, 제2 배선용 홈(23)으로부터 노출한 제2 질화 실리콘막(19)을 Ar와 O2와 CHF3의 혼합 가스를 사용하여 에칭하여 제2 비아(18)를 노출한다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어 제4 층간 절연막(20)이 노출된다.
그 후에, 제1 실시예와 같은 방법에 의해서, 도11c에 나타내는 바와 같이, 제2 배선용 홈(23) 내에 질화 탄탈막(25)과 동막(26)의 2층 구조로 되는 제2 배선(27)을 형성한다.
이상과 같은 본 실시예에서도, 제1 실시예와 마찬가지로 배선용 홈(23) 측벽이나 제4 층간 절연막(20)의 위에 요철이 생기는 일은 없다.
(제3 실시예)
제1, 제2 실시예에서는 싱글 머신법에 의해 비아와 동배선을 형성하는 방법에 대해서 설명했지만, 본 실시예에서는 듀얼 다마신법에 의해 비아와 동배선을 형 성하는 공정에 대해서 설명한다.
도12, 도13은 본 발명의 제3 실시예의 반도체 장치의 비아 및 배선을 형성하는 공정을 나타내는 단면도이다. 또한, 본 실시예에서는 제1 층간 절연막(4b)의 하부보다도 하부의 구성 요소에 대해서는 설명이 생략되어 있지만, 제1 층간 절연막(4b)이 보호 절연막(4a), MOS 트랜지스터(3) 및 실리콘 기판(1)을 덮고 있음은 제1 실시예와 같다.
먼저, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성한다.
다음에, 제1 동배선(13) 및 제2 층간 절연막(9) 상에, 제1 질화 실리콘막(14), 제3 층간 절연막(15), 제2 질화 실리콘막(19), 제4 층간 절연막(20) 및 반사 방지막(21)을 플라즈마 CVD법에 의해 차례로 형성한다. 제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막의 형성은 같은 CVD 장치에서 연속적으로 형성하여도 좋다. 또, 제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막의 형성 사이에는 비아 형성은 하지 않는다.
그 후에, 도12a에 나타내는 바와 같이, 포토리소그래피법을 사용하여, 반사 방지막(21)으로부터 제3 층간 절연막(15)까지 막의 일부를 에칭하여, 제1 동배선(13) 상에 위치하는 비아 홀(31)을 형성한다. 이들 막의 에칭 조건은 제1 실시예와 같이 설정한다.
또한 비아 홀(31) 내와 반사 방지막(21) 상에 유기물과 같은 보호 재료(32)를 도포하고, 이를 에칭백함으로써, 보호 재료(32)를 비아 홀(31)의 하부에만 잔존 시킨다.
다음에, 도12b에 나타내는 바와 같이, 반사 방지막(21) 상에 포토레지스트(33)를 도포하고, 이것을 노광, 현상하여 배선 형상을 갖는 배선 패턴용 창(33a)을 형성한다.
그 후에, 도7에 나타내는 바와 같은 평행 평판형 RIE 장치(200)를 사용하여, 배선 패턴용 창(33a)을 통해서 반사 방지막(21)과 제4 층간 절연막(20)을 연속적으로 에칭하여 도12c에 나타내는 바와 같은 제2 배선용 홈(34)을 형성한다. 이 경우, 질화 실리콘으로 되는 반사 방지막(21)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2로 되는 제4 층간 절연막(20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다.
이러한 반사 방지막(21)과 제4 층간 절연막(20)을 에칭하여 제2 배선용 홈(34)을 형성하는 동안에는 반응 생성물(35)인 실리콘 화합물이 발생되어 레지스트(33)의 창(33a) 측벽에 부착한다. 이 경우에, 제1 질화 실리콘막(14)은 보호 재료(32)에 의해 보호되어서 에칭되는 일은 없다.
다음에, O2와 N2의 혼합 가스를 애싱 장치에서 플라즈마화하고, 이 플라즈마 가스에 의해 레지스트(33)와 보호 재료(32)를 애싱한다. 이 애싱용 가스에는 불소계 가스가 포함되어 있지 않기 때문에, 제2 배선용 홈(34) 및 비아 홀(31)로부터 노출한 제2 질화 실리콘막(19)이 에칭되지 않아, 그 하부의 제1 동배선(13)이 노출되어 산화되는 일은 없다.
그러나, 레지스트(33) 및 보호재(32)의 애싱용 가스에는 불소가 포함되어 있지 않기 때문에, 애싱 시에 레지스트(33)의 창(33a) 내면에 부착한 반응 생성물(실리콘 화합물)(35)이 에칭되지 않고 남게 된다.
따라서, 레지스트(33) 및 보호재(32)의 애싱 후에는 제2 배선용 홈(34) 근방에 도13a에 나타내는 바와 같은 반응 생성물(35)이 펜스 형상으로 잔존한다. 그런데, 제1 질화 실리콘막(14)을 에칭하여 제1 동배선(13)을 노출시키기에 앞서서, 도13b에 나타내는 바와 같이, Ar와 O2의 혼합 가스를 플라즈마 발생 장치의 챔버내에 도입하여 플라즈마화하고, 여기서 펜스 형상의 반응 생성물(35)을 제거한다.
이 반응 생성물(35)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 제2 배선용 홈(34) 하부의 제1 질화 실리콘막(14)이 에칭되지 않아, 제1 동배선(13)이 노출되어 산화되는 일이 없고, 비아 홀(31)과 제2 배선용 홈(34) 측벽에 요철이 생기는 일은 없다.
이 후에, CHF3과 Ar와 O2의 혼합 가스를 사용하는 RIE법에 의해서, 도13c에 나타내는 바와 같이, 제2 배선용 홈(34) 및 비아 홀(31)의 하부에 존재하는 제1 및 제2 질화 실리콘막(14,19)을 에칭하여 제거한다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어 제4 층간 절연막(20)이 노출된다. 이 경우, 반사 방지막(21) 상에는 반응 생성물(24)이 잔존하지 않기 때문에, 반응 생성물(24)에 의해 반사 방지막(21)의 에칭이 저지되는 일은 없다.
그 후에, 제1 실시예와 같이 제2 배선용 홈(34) 및 비아 홀(31) 내면과 제4 층간 절연막(20)의 위를 따라 제3 질화 탄탈막(36)을 스퍼터법에 의해 5nm의 두께로 형성하고, 계속해서, 제3 질화 탄탈막(36) 상에 동의 시드막(도시 않음)을 형성한다. 또한 전해 도금법에 의해 제3 질화 탄탈막(36) 상에 제3 동막(37)을 형성한다. 이들 금속막(36,37)을 형성하는 경우에는 제4 층간 절연막(20) 상에는 반응 생성물이 잔존하지 않기 때문에, 이들 금속막(36,37)이 박리되기 어렵게 되어 있다.
다음에, 도13d에 나타내는 바와 같이, 제3 동막(37)과 제3 질화 탄탈막(36)을 CMP법에 의해 연마하여 제4 층간 절연막(20) 상으로부터 이들을 제거한다. 이에 따라서, 비아 홀(31) 중에 남은 제3 동막(37)과 제3 질화 탄탈막(36)에 의해 제2 비아(38)가 구성되며, 또, 제2 배선용 홈(34) 중에 남은 제3 동막(37)과 제3 질화 탄탈막(36)에 의해 제2 동배선(39)이 구성된다.
또한, 본 실시예에서는 제3 층간 절연막(15)과 제4 층간 절연막(20) 사이에 제2 질화 실리콘막(19)을 형성하고 있지만, 이를 생략해도 좋다. 제2 질화 실리콘막(19)을 생략하는 경우에는, 층간 절연막(15,20)을 에칭하여 제2 배선용 홈(34)을 형성하는 경우에, 그 제2 배선용 홈(34) 깊이는 에칭 시간의 제어에 의해 조정하게 된다.
(제4 실시예)
본 실시예에서는 제3 실시예와 다른 듀얼 다마신법에 의한 비아와 동배선의 형성 공정에 대해서 설명한다.
도14, 도15는 본 발명의 제4 실시예의 반도체 장치의 비아 및 배선을 형성하는 공정을 나타내는 단면도이다. 또한, 본 실시예에서는 제1 층간 절연막(4b)의 하부보다도 하부의 구성 요소에 대해서는 설명이 생략되어 있지만, 제1 층간 절연막(4b)이 보호 절연막(4a), MOS 트랜지스터(3) 및 실리콘 기판(1)을 덮고 있음은 제1 실시예와 같다.
먼저, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성한다.
다음에, 제1 동배선(13) 및 제2 층간 절연막(9) 상에, 제1 질화 실리콘막(14), 제3 층간 절연막(15), 제2 질화 실리콘막(19), 제4 층간 절연막(20) 및 반사 방지막(21)을 플라즈마 CVD법에 의해 차례로 형성한다. 제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막의 형성은 동일한 CVD 장치에서 연속적으로 형성하여도 좋다. 또, 제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막의 형성 동안에는 비아 형성은 행하지 않는다.
그 후에, 도14a에 나타내는 바와 같이, 포토리소그래피법을 사용하여, 반사 방지막(21) 및 제4 층간 절연막(20)의 일부를 에칭하여, 제1 동배선(13)의 위쪽에 위치하는 비아 형상의 개구(40)를 형성한다. 이들 막의 에칭 조건은 제1 실시예와 같이 설정한다.
다음에, 도14b에 나타내는 바와 같이, 반사 방지막(21) 상에 포토레지스트(41)를 도포하고, 이것을 노광, 현상하여 배선 형상을 갖는 배선 패턴용 창(41a)을 형성한다.
그 후에, 평행 평판형 RIE 장치(200)를 사용하여, 배선 패턴용 창(41a) 및 개구(40)를 통해서 반사 방지막(21)으로부터 제3 층간 절연막(15)까지의 복수의 막을 연속적으로 에칭하면, 도14c에 나타내는 바와 같이, 반사 방지막(21) 및 제4 층간 절연막(20)에는 제2 배선용 홈(43)이 형성되고, 동시에, 제2 질화 실리콘막(19) 및 제3 층간 절연막(15)에는 개구(41)와 같은 직경의 비아 홀(42)이 형성된다. 이 경우, 반사 방지막(21) 및 제2 질화 실리콘막(19)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2로 되는 제3 및 제4 층간 절연막(15,20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다. 이 조건에서는 제3 및 제4 층간 절연막(15,20)을 에칭할 때에는 제1 및 제2 질화 실리콘막(14,19)은 에칭 스톱층으로서 기능하므로, 제1 동배선(13)이 노출되는 일은 없다.
이러한 제2 배선용 홈(43)과 비아 홀(42)을 형성하는 동안에는 반응 생성물(44)인 실리콘 화합물이 발생되어 레지스트(41)의 창(41a) 측벽에 부착한다.
다음에, O2와 N2의 혼합 가스를 애싱 장치에서 플라즈마화하여, 이 플라즈마 가스에 의해 레지스트(41)를 애싱한다. 이 애싱용 가스에는 불소계 가스가 포함되어 있지 않기 때문에, 제2 배선용 홈(43) 및 비아 홀(42)로부터 노출한 제2 질화 실리콘막(19)이 에칭되지 않아, 그 하부의 제1 동배선(13)이 노출되어 산화되는 일은 없다.
그러나, 레지스트(41) 애싱용 가스에는 불소가 포함되어 있지 않기 때문에, 애싱시 레지스트(41)의 창(41a) 내면에 부착한 반응 생성물(실리콘 화합물)(44)이 에칭되지 않고 남게 된다.
따라서, 레지스트(41)의 애싱 후에는 제2 배선용 홈(43) 근방에 반응 생성물(44)이 도15a에 나타내는 바와 같이, 펜스 형상으로 잔존한다. 그런데, 실리콘 기판(1)을 RIE 장치(200)로 옮겨서, 도15b에 나타내는 바와 같이, Ar와 O2의 혼합 가스를 플라즈마화하고, 이에 의해 펜스 형상의 반응 생성물(44)을 제거한다.
이 반응 생성물(44)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 제2 배선용 홈(43) 하부의 제2 질화 실리콘막(19)이 에칭되지 않아, 제1 동배선(13)이 노출되어 산화되는 일은 없어서, 비아 홀(42)과 제2 배선용 홈(43) 측벽에 요철이 생기는 일은 없다.
이 후에, 이 챔버(201) 내에 도입하는 가스를 CHF3과 Ar와 O2의 혼합 가스로 하여, 도15c에 나타내는 바와 같이, 제2 배선용 홈(43) 및 비아 홀(42)의 하부에 존재하는 제1 및 제2 질화 실리콘막(14,19)을 에칭하여 제거한다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어서 제4 층간 절연막(20)이 노출된다. 이 경우, 반사 방지막(21) 상에는 반응 생성물(44)이 잔존하지 않기 때문에, 반응 생성물(44)에 의해 반사 방지막(21)의 에칭이 저지되는 일은 없다.
그 후에, 제1 실시예와 같이, 제2 배선용 홈(43) 및 비아 홀(42) 내면과 제4 층간 절연막(20)의 위를 따라 제3 질화 탄탈막(45)을 스퍼터법에 의해 5nm의 두께로 형성하고, 계속해서, 제3 질화 탄탈막(45) 상에 동의 시드막(도시 않음)을 형성한다. 또 전해 도금법에 의해 제3 질화 탄탈막(45) 상에 제3 동막(46)을 형성한다. 이들 금속막(45,46)을 형성하는 경우에는 제4 층간 절연막(20) 상에는 반응 생성물이 잔존하지 않기 때문에, 이들 금속막(45,46)은 박리되기 어렵게 되어 있다.
다음에, 도15d에 나타내는 바와 같이, 제3 동막(46)과 제3 질화 탄탈막(45)을 CMP법에 의해 연마하여 제4 층간 절연막(20) 상으로부터 이들을 제거한다. 이에 따라서, 비아 홀(42) 중에 남은 제3 동막(46)과 제3 질화 탄탈막(45)에 의해 제2 비아(47)가 구성되고, 또, 제2 배선용 홈(46) 중에 남은 제3 동막(46)과 제3 질화 탄탈막(45)에 의해 제2 동배선(48)이 구성된다.
(제5 실시예)
본 실시예에서는 제3, 제4 실시예와 다른 듀얼 다마신법에 의한 비아와 동배선의 형성 공정에 대해서 설명한다.
도16, 도17은 본 발명의 제5 실시예의 반도체 장치의 비아 및 배선을 형성하는 공정을 나타내는 단면도이다. 또, 본 실시예에서는 제1 층간 절연막(4b)의 하부보다도 하부의 구성 요소에 대해서는 설명이 생략되어 있지만, 제1 층간 절연막(4b)이 보호 절연막(4a), MOS 트랜지스터(3) 및 실리콘 기판(1)을 덮고 있음은 제1 실시예와 같다.
먼저, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성한다.
다음에, 도(16a)에 나타내는 바와 같이, 제1 동배선(13) 및 제2 층간 절연막(9) 상에, 제1 질화 실리콘막(14), 제3 층간 절연막(15), 제2 질화 실리콘막(19), 제4 층간 절연막(20) 및 반사 방지막(21)을 플라즈마 CVD법에 의해 차례로 형성한다.
제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막 형성은 동일한 CVD 장치에서 연속적으로 형성하여 좋다. 또, 제1 질화 실리콘막(14)으로부터 반사 방지막(21)까지의 막 형성 동안에는 비아의 형성은 행하지 않는다.
그 후에, 반사 방지막(21) 상에 포토레지스트(51)를 도포하고, 이것을 노광, 현상하여 배선 형상을 갖는 배선 패턴용 창(51a)을 형성한다.
그 후에, 평행 평판형 RIE 장치(200)를 사용하여, 배선 패턴용 창(51a)을 통해서 반사 방지막(21)과 제4 층간 절연막(20)을 연속적으로 에칭하여 도16b에 나타내는 바와 같은 제2 배선용 홈(52)을 형성한다. 이 경우, 질화 실리콘으로 되는 반사 방지막(21)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2되는 제4 층간 절연막(20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다.
제2 질화 실리콘막(19)은 제4 층간 절연막(20)을 에칭할 때의 에칭 스톱막으로서 기능한다. 그러나, 제2 질화 실리콘막(19)의 형성을 생략하는 경우에는 제4 층간 절연막(20)의 에칭 시간의 제어에 의해 제2 배선용 홈(52) 깊이가 조정된다.
이러한 제2 배선용 홈(52)을 형성한 후에, O2와 N2의 혼합 가스를 애싱 장치에서 플라즈마화하여, 이 플라즈마 가스에 의해 레지스트(51)를 애싱한다.
그러나, 레지스트(51)의 애싱용 가스에는 불소가 포함되어 있지 않기 때문에, 애싱시에 레지스트(51)의 창(51a) 내면에 부착한 반응 생성물(실리콘 화합물)(44)이 에칭되지 않고 잔존한다. 또, 제2 배선용 홈(52)으로부터 노출한 제2 질화 실리콘막(19)은 에칭되지 않는다.
따라서, 레지스트(51)의 애싱 후에는 제2 배선용 홈(52) 근방에 반응 생성물(53)이 도16c에 나타내는 바와 같이, 펜스 형상으로 잔존한다. 그래서, 제2 질화 실리콘막(19)을 에칭하기에 앞서서, 도16d에 나타내는 바와 같이, Ar와 O2의 혼합 가스를 플라즈마화하고, 이에 의해 펜스 형상의 반응 생성물(53)을 제거한다.
이 반응 생성물(53)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 제2 배선용 홈(52) 측벽에 요철이 생기는 일은 없다.
이 후에, 도17a에 나타내는 바와 같이, 반사 방지막(21)과 제2 배선용 홈(52) 중에 포토레지스트(54)를 도포한 후에, 이것을 노광, 현상하여 제1 동배선(13)과 제2 배선용 홈(52)이 겹치는 영역의 일부에 비아 형성용의 창(54a)을 형성한다.
다음에, 실리콘 기판(1)을 RIE 장치(200)로 옮기고, 이 챔버(201) 내에서 CHF3과 Ar와 O2의 혼합 가스를 사용하여, 도17b에 나타내는 바와 같이, 창(54a)의 하부에 존재하는 제2 질화 실리콘막(19)을 에칭하고, 또한 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용하여 제3 층간 절연막(15)을 더 에칭하여 비아 홀(55)을 형성한다. 이 비아 홀(55)의 형성 공정에서는 제3 층간 절연막의 에칭량이 적기 때문에, 레지스트(54)의 창(54a) 측벽에 부착하는 실리콘 화합물의 양이 적어서 펜스 형상으로 남기 어려운 상황이 되어 있다.
제3 층간 절연막(15)의 에칭 조건에 의하면, 제1 질화 실리콘막(14)의 에칭 레이트가 늦기 때문에, 제1 질화 실리콘막(14)은 에칭 스톱층으로서의 기능을 갖는다.
계속해서, 플라즈마화한 O2와 N2의 혼합 가스를 사용하여 레지스트(54)를 애싱한다. 이 애싱용 가스에는 불소계 가스가 포함되어 있지 않기 때문에, 제2 배선용 홈(52)으로부터 노출한 제2 질화 실리콘막(19)은 에칭되지 않는다. 이 애싱시에는 레지스트(54)에 부착한 실리콘 화합물은 동시에 제거되므로, 반응 생성물이 제2 질화 실리콘막(19) 상에서 펜스 형상으로 잔존하는 일은 없다.
다음에, CHF3과 Ar와 O2의 혼합 가스를 사용하여, 도17c에 나타내는 바와 같이, 제2 배선용 홈(52)의 하부에 존재하는 제2 질화 실리콘막(19)과, 비아 홀(55)의 하부에 존재하는 제1 질화 실리콘막(14)을 RIE법에 의해 에칭하고, 이에 따라 제1 동배선(13)의 일부가 노출된다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어 제4 층간 절연막(20)이 노출된다.
그 후에, 도17d에 나타내는 바와 같이, 제4 실시예와 같은 방법에 의해서, 비아 홀(55) 중에 제2 비아(47)를 형성하고, 또, 제2 배선용 홈(52) 중에 제2 동배선(48)을 형성한다.
(제6 실시예)
본 실시예에서는 상기 실시예와 다른 듀얼 다마신법에 의한 비아와 동배선의 형성 공정에 대해서 설명한다.
도18, 도19는 본 발명의 제6 실시예의 반도체 장치의 비아 및 배선을 형성하는 공정을 나타내는 단면도이다. 또한, 본 실시예에서는 제1 층간 절연막(4b)의 하부보다도 하부의 구성 요소에 대해서는 설명이 생략되어 있지만, 제1 층간 절연막(4b)이 보호 절연막(4a), MOS 트랜지스터(3) 및 실리콘 기판(1)을 덮고 있음은 제1 실시예와 같다.
먼저, 도(18a)에 나타내는 바와 같이, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성한다.
다음에, 제1 동배선(13) 및 제2 층간 절연막(9) 상에, 제1 질화 실리콘막(14), 제3 층간 절연막(15) 및 제2 질화 실리콘막(19)을 플라즈마 CVD법에 의해 차례로 형성한다.
그 후에, 제2 질화 실리콘막(19)을 포토리소그래피법에 의해 패터닝하여 제1 동배선(13)의 위쪽에 비아 형상의 개구(19a)를 형성한다. 그 후에, 개구(19a) 내와 제2 질화 실리콘막(19) 상에, 제4 층간 절연막(20)과 반사 방지막(21)을 플라즈마 CVD법에 의해 차례로 형성한다.
계속해서, 반사 방지막(21) 상에 포토레지스트(61)를 도포하고, 이것을 노광, 현상하여 배선 형상을 갖는 배선 패턴용 창(61a)을 형성한다.
다음에, 평행 평판형 RIE 장치(200)를 사용하여, 배선 패턴용 창(61a)을 통해서 반사 방지막(21)을 에칭한 후에, 제4 층간 절연막(20)을 에칭하고, 또한 개구(19a) 하부의 제3 층간 절연막(15)을 연속적으로 더 에칭하면, 도18b에 나타내 는 바와 같이, 반사 방지막(21) 및 제4 층간 절연막(20)에는 제2 배선용 홈(62)이 형성되고, 동시에, 제2 질화 실리콘막(19) 및 제3 층간 절연막(15)에는 개구(19a)와 같은 직경의 비아 홀(63)이 형성된다.
이 경우, 반사 방지막(21) 및 제2 질화 실리콘막(19)의 에칭 가스로서 예를 들면 CHF3과 Ar와 O2의 혼합 가스를 사용하고, 또, SiO2로 되는 제3 및 제4 층간 절연막(15,20)의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용한다. 이 에칭 조건에서는 제3 및 제4 층간 절연막(15,20)을 에칭할 때에는 제1 및 제2 질화 실리콘막(14,19)은 에칭 스톱층으로서 기능하므로, 제1 동배선(13)이 노출되는 일은 없다.
제2 배선용 홈(62)과 비아 홀(63)을 형성하는 동안에는 반응 생성물(64)인 실리콘 화합물이 발생하여 레지스트(61)의 창(61a) 측벽에 부착한다.
다음에, 플라즈마 발생 장치에서 O2와 N2의 혼합 가스를 플라즈마화하여, 이 플라즈마 가스에 의해 레지스트(61)를 애싱한다. 이 애싱용 가스에는 불소계 가스가 포함되어 있지 않기 때문에, 제2 배선용 홈(62) 및 비아 홀(63)로부터 노출한 제2 질화실리코막(19)이 에칭되지 않아, 그 하부의 제1 동배선(13)이 노출되어 산화되는 일은 없다.
그러나, 레지스트(61)의 애싱용 가스에는 불소가 포함되어 있지 않기 때문에, 애싱시 레지스트(61)의 창(61a) 내면에 부착한 반응 생성물(실리콘 화합물)(64)이 에칭되지 않고 잔존되고 만다.
따라서, 레지스트(61)의 애싱 후에는 도18c에 나타내는 바와 같이, 제2 배선용 홈(62)의 근방에 반응 생성물(64)이 펜스 형상으로 잔존한다. 그래서, 제2 질화 실리콘막(19)을 에칭하여 제1 동배선(13)을 노출시키기에 앞서서, 도19a에 나타내는 바와 같이, Ar와 O2의 혼합 가스를 플라즈마화하고, 이에 의해 펜스 형상의 반응 생성물(64)을 제거한다.
이 반응 생성물(64)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 비아 홀(63) 하부의 제2 질화 실리콘막(19)이 에칭되지 않아, 제1 동배선(13)이 노출되어 산화되는 일이 없어서, 비아 홀(63)과 제2 배선용 홈(62) 측벽에 요철이 생기는 일은 없다.
이 후에, CHF3과 Ar와 O2의 혼합 가스의 플라즈마를 사용하여, 도19b에 나타내는 바와 같이, 제2 배선용 홈(62) 및 비아 홀(63)의 하부에 존재하는 제1 및 제2 질화리콘막(14,19)을 에칭하여 제거한다. 이 때, 질화 실리콘으로 되는 반사 방지막(21)도 동시에 에칭되어서 제4 층간 절연막(20)이 노출된다. 이 경우, 반사 방지막(21) 상에는 반응 생성물(64)이 잔존하지 않기 때문에, 반응 생성물(64)에 의해 반사 방지막(21)의 에칭이 저지되는 일은 없다.
그 후에, 도19c에 나타내는 바와 같이, 제4 실시예와 같은 방법에 의해서, 비아홀(55) 중에 제2 비아(47)를 형성하고, 또, 제2 배선용 홈(52) 중에 제2 동배선(48)을 형성한다.
(제7 실시예)
상기한 실시예에서는 층간 절연막으로서 SiO2를 사용했지만, PSG, SiOF, SOG, 기타의 실리콘 화합물을 사용하여도 좋다.
그래서 다음에, 층간 절연막으로서 SiOF와 같은 불소 함유 실리콘 산화막과 SiO2막의 다층 구조를 사용하여, 그 층간 절연막에 배선용 홈을 형성할 때에 발생하는 펜스 형상의 반응 생성물의 제거에 대해서 설명한다.
도20은 본 발명의 제7 실시예의 반도체 장치의 비아 및 배선을 형성하는 공정을 나타내는 단면도이다.
먼저, 제1 실시예와 같이 제1 층간 절연막(4b) 내에 제1 비아(8)를 형성하고, 제2 층간 절연막(9) 내에 제1 동배선(13)을 형성한다. 그 다음에, 제1 동배선(13) 및 제2 층간 절연막(9) 상에, 제1 질화 실리콘막(14)을 플라즈마 CVD법에 의해 형성한다.
그 후에, 도20a에 나타내는 바와 같이, SiOF으로 되는 제3 층간 절연막(15a), SiO2로 되는 제4 층간 절연막(15b), 제2 질화 실리콘막(19), SiOF으로 되는 제5 층간 절연막(20a), SiO2로 되는 제6 층간 절연막(20b), 질화 실리콘으로 되는 반사 방지막(21)을 플라즈마 CVD법에 의해 차례로 형성한다. 또한 반사 방지막(21), 제5 및 제6 층간 절연막(20a,20b)을 포토리소그래피법에 의해 더 패터닝하여, 제1 동배선(13)에 겹치는 부분에 비아 형성용 개구(70)를 형성한다.
또, SiOF 또는 SiO2로 되는 층간 절연막의 에칭은 C4F8과 Ar와 O2와 CO의 혼 합 가스를 사용하고, 질화 실리콘막은 CHF3과 Ar와 O2의 혼합 가스를 사용한다.
다음에, 반사 방지막(21) 상에 포토레지스트(71)를 도포하고, 이것을 노광, 현상하여 개구(70)의 위를 통과하는 배선 패턴용 창(71a)을 형성한다.
그리고, 배선 패턴용 창(71a) 및 개구(70)를 통해서 반사 방지막(21)으로부터 제3 층간 절연막(15a)까지의 복수의 막을 연속적으로 에칭하면, 반사 방지막(21), 제5 및 제6 층간 절연막(20a,20b)에는 제2 배선용 홈(73)이 형성되고, 동시에, 제2 질화 실리콘막(19), 제3 및 제4 층간 절연막(15a,15b)에는 개구(70)와 같은 직경의 비아 홀(72)이 형성된다.
이 경우, SiOF와 SiO2로 되는 층간 절연막의 에칭 가스로서 예를 들면 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용하면, 제1 및 제2 질화 실리콘막(14,19)은 에칭 스톱층으로서 기능하므로, 제1 동배선(13)이 노출되는 일은 없다.
이러한 제2 배선용 홈(73)과 비아 홀(72)을 형성하는 동안에는 반응 생성물(74)인 실리콘 화합물이 발생되어 레지스트(71)의 창(71a) 측벽에 부착한다.
다음에, O2와 N2의 혼합 가스를 애싱 장치에서 플라즈마화하여, 이 플라즈마 가스에 의해 레지스트(71)를 애싱한다. 이 애싱용 가스에는 불소계 가스가 포함되어 있지 않기 때문에, 제2 배선용 홈(73) 및 비아 홀(72)로부터 노출한 제2 질화 실리콘막(19)이 에칭되지 않아서, 그 하부의 제1 동배선(13)이 노출되어 산화되는 일은 없다.
그러나, 레지스트(71)의 애싱용 가스에는 불소가 포함되어 있지 않기 때문 에, 애싱시 레지스트(71)의 창(71a) 내면에 부착한 반응 생성물(실리콘 화합물)(74)이 에칭되지 않고 잔존되고 만다.
따라서, 레지스트(71)의 애싱 후에는 제2 배선용 홈(73)의 근방에 반응 생성물(74)이 도20b에 나타내는 바와 같이, 펜스 형상으로 잔존한다. 그래서, 도20c에 나타내는 바와 같이, 제2 질화 실리콘막(19)을 에칭하여 제1 동배선(13)을 노출시키기에 앞서서, Ar와 O2의 혼합 가스를 플라즈마화하고, 이에 의해 펜스 형상의 반응 생성물(74)을 제거한다.
이 반응 생성물(74)을 제거할 때에는 불소계의 가스를 사용하지 않기 때문에, 제2 배선용 홈(73) 하부의 제2 질화 실리콘막(19)이 에칭되지 않아, 제1 동배선(13)이 노출되어 산화되는 일은 없어, 비아 홀(72)과 제2 배선용 홈(73)의 내측에 노출하는 다층 구조의 절연막에 요철이 생기는 일은 없다.
이 후에, CHF3과 Ar와 O2의 혼합 가스를 사용하여 제2 배선홈(73) 및 비아 홀(72)의 하부에 존재하는 제1 및 제2 질화 실리콘막(14,19)을 에칭하여 제거하는 동시에, 반사 방지막(21)을 제거한다.
그 후에, 제6 실시예와 같이 제2 배선용 홈(73) 및 비아 홀(72) 중에 질화 탄탈막과 동막을 매립하고, 제2 배선용 홈(73) 내에는 제2 동배선을 형성하여, 비아 홀(72) 중에는 비아를 형성하게 된다.
(기타 실시예)
상기한 반응 생성물의 제거에 사용하는 가스는 아르곤(Ar)의 혼합 가스에 한 정되지 않으며, 아르곤, 크립톤(Kr), 크세논(Xe), 기타의 불활성 가스의 단체 또는 적어도 1종류 포함하는 불활성 가스가, 혹은 이러한 불활성 가스와 할로겐 이외의 가스의 혼합 가스를 사용하여도 좋다. 이 할로겐 이외의 가스로는 상기 실시예에서 나타낸 바와 같은 산소(O2)에 한정하는 것이 아니라, 이것 이외에, 산소, 질소(N2), 헬륨(He), 네온(Ne) 중 적어도 1종류를 선택하여도 좋다.
또, 상기한 실시예에서는 층간 절연막의 구성 재료로서 SiO2, PSG, SOG, FSG(SiOF) 등을 들 수 있고, 이 에칭 가스로서 C4F8과 Ar와 O2와 CO의 혼합 가스를 사용하고 있지만, C4F8 대신에 C5F8을 사용하여도 좋고, 또, CO을 생략해도 좋다. 또, 질화 실리콘막의 에칭 가스로서, CHF3과 Ar와 O2의 혼합 가스를 사용하고 있지만, Ar 대신에 다른 불활성 가스를 사용하여도 좋다.
또한 상기한 실시예에서는 배선용 홈이나 비아 중에 매립되는 금속 재료로서 동을 사용하고 있지만, 텅스텐, 알루미늄, 기타 금속을 사용하여도 좋다.
(부기)
(1) 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막상에 레지스트를 도포하는 공정과, 상기 레지스트에 배선 패턴용 창을 형성하는 공정과, 상기 창을 통해서 상기 절연막을 에칭하여 배선용 홈을 형성하는 공정과, 상기 레지스트를 상기 절연막 상으로부터 제거하는 공정과, 불활성 가스를 사용한 플라즈마 분위기에 상기 절연막을 노출하여 상기 절연막 상에 존재하는 반응 생성물을 제거하는 공 정과, 상기 배선용 홈 중에 금속막을 매립하는 공정을 갖는 반도체 장치의 제조 방법.
(2) 상기 절연막의 에칭시에는 에칭 가스로서 할로겐 가스를 포함하는 것을 특징으로 하는 (1) 기재의 반도체 장치의 제조 방법.
(3) 상기 레지스트의 제거와 상기 반응 생성물의 제거를 같은 장소에서 행하는 것을 특징으로 하는 (1) 기재의 반도체 장치의 제조 방법.
(4) 반도체 기판의 위쪽에 제1 절연막을 통하여 제1 배선을 형성하는 공정과, 상기 제1 배선을 덮는 제1 에칭 스토퍼막과 제2 절연막과 제3 절연막을 형성하는 공정과, 상기 제1 배선 상에 일부가 겹치는 배선 패턴용 창을 갖는 레지스트를 상기 제3 절연막 상에 형성하는 공정과, 상기 레지스트를 마스크로 사용하여 상기 제3 절연막을 에칭하여 상기 제3 절연막에 제2 배선용 홈을 형성하는 공정과, 상기 제2 절연막을 에칭하여 비아 홀을 형성하는 공정과, 상기 비아 홀의 형성 전 또는 형성 후에, 상기 레지스트를 제거하는 공정과, 불활성 가스와 할로겐 이외의 가스의 혼합 가스 또는 불활성 가스 단체를 사용한 플라즈마 분위기에 상기 제3 절연막을 노출하여 상기 제3 절연막 상에 존재하는 반응 생성물을 제거하는 공정과, 상기 비아 홀 하부의 상기 제1 에칭 스토퍼막을 제거하는 공정과, 상기 비아 홀과 상기 배선용 홈의 내부에 금속막을 매립하여 비아와 제2 배선을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
(5) 상기 레지스트를 형성하기에 앞서서, 상기 제3 절연막, 상기 제2 에칭 스토퍼막 및 상기 제2 절연막의 일부를 에칭함으로써, 상기 제1 배선 상에 상기 비아 홀을 형성하는 공정과, 상기 비아 홀 중에 보호 재료를 매립하는 공정을 갖는 동시에, 상기 제2 배선용 홈을 형성한 후에, 상기 보호 재료을 제거하는 공정을 갖는 것을 특징으로 하는 (4) 기재의 반도체 장치의 제조 방법.
(6) 상기 레지스트를 형성하기에 앞서서, 상기 제3 절연막의 일부를 에칭함으로써 상기 제1 배선의 위쪽에 비아 홀 형성용 개구를 형성하는 공정을 갖는 것을 특징으로 하는 (4) 기재의 반도체 장치의 제조 방법.
(7) 상기 비아 홀은 상기 제3 절연막에 상기 배선용 홈을 형성하고, 상기 레지스터를 제거한 후에, 상기 제2 절연막의 일부를 에칭함으로써 형성하는 것을 특징으로 하는 (4) 기재의 반도체 장치의 제조 방법.
(8) 상기 할로겐 이외의 가스는 질소, 산소, 헬륨, 네온 중 적어도 1종류인 것을 특징으로 하는 (4) 기재의 반도체 장치의 제조 방법.
(9) 상기 제1~제3 절연막은 실리콘 화합물인 것을 특징으로 하는 (4) 기재의 반도체 장치의 제조 방법.
이상 서술한 바와 같이 본 발명에 의하면, 레지스트를 마스크로 사용하여 절연막을 에칭함으로써 배선용 홈을 형성하고, 레지스트를 제거한 후에, 이 절연막의 에칭에 의해 생긴 반응 생성물을 할로겐 이외의 가스의 플라즈마에 의해 제거하도록 하였으므로, 반응 생성물을 제거할 때에, 할로겐 가스에 의한 배선용 홈의 내면이나 비아 홀의 내면이 에칭되는 것을 방지할 수 있고, 이들 내면에 요철이 발생되는 것을 억제할 수 있다. 또한 절연막 하부에 형성된 에칭 스토퍼막이 할로겐에 의해 에칭되는 것이 방지되므로, 에칭 스토퍼막의 하부에 존재하는 비아 또는 배선의 산화를 방지할 수 있다.

Claims (5)

  1. 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
    상기 절연막 상에 레지스트를 도포하는 공정과,
    상기 레지스트에 다마신 구조를 제조하기 위한 배선 패턴용 창을 형성하는 공정과,
    상기 배선 패턴용 창을 통해서 상기 절연막을 에칭함으로써 다마신 구조를 제조하기 위한 배선용 홈을 형성하고, 이로써 반응 생성물이 상기 배선 패턴용 창의 내면에 형성되는 공정과,
    상기 절연막의 상면으로부터 상기 레지스트를 제거하고, 이때에 상기 반응 생성물이 상기 배선 패턴용 창의 내면에 남게 되는 공정과,
    아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)의 군으로부터 선택된 불활성 가스를 사용한 할로겐을 함유하지 않은 플라즈마 분위기에 상기 절연막을 노출시킴으로써, 레지스트를 제거한 후에 상기 절연막 상에 존재하는 상기 반응 생성물을 제거하는 공정과,
    상기 배선용 홈에 금속막을 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 분위기는 상기 불활성 가스와 상기 할로겐 이외의 가스와의 혼합 가스의 플라즈마 분위기 또는 상기 불활성 가스 단체의 플라즈마 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은 각각의 에칭 특성이 서로 다른 2 개 이상의 층으로 구성된 막을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막은 실리콘 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판의 위쪽에 제1 절연막을 통하여 제1 배선을 형성하는 공정과,
    상기 제1 배선을 덮는 에칭 스토퍼막과 제2 절연막과 제3 절연막을 형성하는 공정과,
    상기 제3 절연막 상에, 상기 제1 배선 상에 위치하는 영역에 일부가 겹치는 다마신 구조를 형성하기 위한 배선 패턴용 창을 갖는 레지스트를 형성하는 공정과,
    상기 레지스트를 마스크로 사용하여 상기 제3 절연막을 에칭함으로써 상기 제3 절연막에 다마신 구조를 제조하기 위한 배선용 홈을 형성하고, 이로써 반응 생성물이 상기 배선 패턴용 창의 내면에 형성되는 공정과,
    상기 레지스트를 제거하고, 이때 상기 반응 생성물이 상기 배선 패턴용 창의 내면에 남게 되는 공정과,
    아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)의 군으로부터 선택된 불활성 가스를 사용한 할로겐을 함유하지 않은 플라즈마 분위기에 상기 절연막을 노출시킴으로써, 상기 레지스트를 제거한 후에 상기 제 3 절연막 상에 존재하는 상기 반응 생성물을 제거하는 공정과,
    상기 제2 절연막을 에칭함으로써 비아 홀을 형성하는 공정과,
    상기 비아 홀 아래의 상기 에칭 스토퍼막을 제거하는 공정과,
    상기 배선용 홈과 상기 비아 홀에 금속막을 매립함으로써, 비아와 제2 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353205A (ja) * 2000-08-28 2002-12-06 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるウェハ処理装置並びに半導体装置
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
US7172960B2 (en) * 2000-12-27 2007-02-06 Intel Corporation Multi-layer film stack for extinction of substrate reflections during patterning
JP2002319617A (ja) * 2001-04-24 2002-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3780189B2 (ja) * 2001-09-25 2006-05-31 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2003273212A (ja) 2002-03-14 2003-09-26 Fujitsu Ltd 積層構造体およびその製造方法
US7687917B2 (en) 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP4250006B2 (ja) 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2005277375A (ja) * 2004-02-27 2005-10-06 Nec Electronics Corp 半導体装置の製造方法
US9245797B2 (en) * 2013-08-19 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Opening fill process and structure formed thereby
JP6960839B2 (ja) * 2017-12-13 2021-11-05 東京エレクトロン株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183058A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置の製造方法
US5429710A (en) * 1993-02-25 1995-07-04 Sony Corporation Dry etching method
JPH0922896A (ja) * 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
US5637534A (en) * 1992-12-25 1997-06-10 Kawasaki Steel Corporation Method of manufacturing semiconductor device having multilevel interconnection structure
KR970072147A (ko) * 1996-04-29 1997-11-07 김주용 반도체 소자의 세정 방법
KR19980057054A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치의 비아홀 형성 방법
KR19980077599A (ko) * 1997-04-21 1998-11-16 윤종용 비아 콘택홀의 에싱 방법
KR20000013986A (ko) * 1998-08-07 2000-03-06 이성우 섬유기계용 도전성 고무롤러의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3139781B2 (ja) * 1991-08-07 2001-03-05 沖電気工業株式会社 半導体装置およびその製造方法
US5310626A (en) * 1993-03-01 1994-05-10 Motorola, Inc. Method for forming a patterned layer using dielectric materials as a light-sensitive material
JPH06333924A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体装置の製造方法
US5814156A (en) * 1993-09-08 1998-09-29 Uvtech Systems Inc. Photoreactive surface cleaning
US5811022A (en) * 1994-11-15 1998-09-22 Mattson Technology, Inc. Inductive plasma reactor
US5667630A (en) * 1995-04-28 1997-09-16 Vanguard International Semiconductor Corporation Low charge-up reactive ion metal etch process
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US5849367A (en) * 1996-12-11 1998-12-15 Texas Instruments Incorporated Elemental titanium-free liner and fabrication process for inter-metal connections
US5977041A (en) * 1997-09-23 1999-11-02 Olin Microelectronic Chemicals Aqueous rinsing composition
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
US5849639A (en) * 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
US5986344A (en) * 1998-04-14 1999-11-16 Advanced Micro Devices, Inc. Anti-reflective coating layer for semiconductor device
US6207583B1 (en) * 1998-09-04 2001-03-27 Alliedsignal Inc. Photoresist ashing process for organic and inorganic polymer dielectric materials
US6169036B1 (en) * 1999-03-25 2001-01-02 Lucent Technologies Inc. Method for cleaning via openings in integrated circuit manufacturing

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183058A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置の製造方法
US5637534A (en) * 1992-12-25 1997-06-10 Kawasaki Steel Corporation Method of manufacturing semiconductor device having multilevel interconnection structure
US5429710A (en) * 1993-02-25 1995-07-04 Sony Corporation Dry etching method
JPH0922896A (ja) * 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
KR970072147A (ko) * 1996-04-29 1997-11-07 김주용 반도체 소자의 세정 방법
KR19980057054A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치의 비아홀 형성 방법
KR19980077599A (ko) * 1997-04-21 1998-11-16 윤종용 비아 콘택홀의 에싱 방법
KR20000013986A (ko) * 1998-08-07 2000-03-06 이성우 섬유기계용 도전성 고무롤러의 제조방법

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1020000013986 - 597513
1020000013986 - 597514
1020000013986 - 597515

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Publication number Publication date
KR20010014608A (ko) 2001-02-26
JP2001036066A (ja) 2001-02-09
TW441122B (en) 2001-06-16
JP4108228B2 (ja) 2008-06-25
US6627554B1 (en) 2003-09-30

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