JP2570997B2 - 半導体装置の多層配線構造及び半導体装置の製造方法 - Google Patents
半導体装置の多層配線構造及び半導体装置の製造方法Info
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- JP2570997B2 JP2570997B2 JP5300449A JP30044993A JP2570997B2 JP 2570997 B2 JP2570997 B2 JP 2570997B2 JP 5300449 A JP5300449 A JP 5300449A JP 30044993 A JP30044993 A JP 30044993A JP 2570997 B2 JP2570997 B2 JP 2570997B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の多層配線
構造及び半導体装置の製造方法に関し、特に、銅配線層
を含む配線パターン間に形成される層間絶縁膜にフッ素
含有酸化シリコン膜を用いた半導体装置の多層配線構造
及びかかる半導体装置の製造方法に関する。
構造及び半導体装置の製造方法に関し、特に、銅配線層
を含む配線パターン間に形成される層間絶縁膜にフッ素
含有酸化シリコン膜を用いた半導体装置の多層配線構造
及びかかる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、銅配線層を含む配線パターンが多
層に形成された多層配線構造で採用される層間絶縁膜の
形成法として、電子サイクロトロン共鳴によるプラズマ
を利用した化学気相成長法を用いて２００°Ｃ以下の温
度で酸化シリコン膜を形成する方法が知られている(第
１の従来例、例えば、特許出願公開平１−２４８６２５
号公報参照）。また、同様に、電子サイクロトロン共鳴
によるプラズマを利用した化学気相成長法又はＲＦスパ
ッタ法により窒化シリコン膜を形成する方法も知られて
いる(第２の従来例、例えば、特許出願公開平１−１０
６４３５号公報参照）。
層に形成された多層配線構造で採用される層間絶縁膜の
形成法として、電子サイクロトロン共鳴によるプラズマ
を利用した化学気相成長法を用いて２００°Ｃ以下の温
度で酸化シリコン膜を形成する方法が知られている(第
１の従来例、例えば、特許出願公開平１−２４８６２５
号公報参照）。また、同様に、電子サイクロトロン共鳴
によるプラズマを利用した化学気相成長法又はＲＦスパ
ッタ法により窒化シリコン膜を形成する方法も知られて
いる(第２の従来例、例えば、特許出願公開平１−１０
６４３５号公報参照）。
【０００３】図７（ａ）〜（ｃ）は、前記第１の従来例
の方法を示す工程順の半導体装置の断面図である。ま
ず、シリコン基板１上に、酸化シリコン膜２を熱酸化法
により厚さ０．５μmに形成した後、マグネトロンスパ
ッタ法によって厚さ０．８μmの銅膜６を形成すること
で、図７（ａ）に示す構造を得る。次いで、銅膜６をパ
ターニングして同図（ｂ）に示すように配線パターン６
を形成する。続いて、同図（ｃ）に示すように、電子サ
イクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ法により、
シランガス及び酸素ガスを用いて基板温度を約１００°
Ｃとして厚さ０．８μmの酸化シリコン膜２１を形成す
る。
の方法を示す工程順の半導体装置の断面図である。ま
ず、シリコン基板１上に、酸化シリコン膜２を熱酸化法
により厚さ０．５μmに形成した後、マグネトロンスパ
ッタ法によって厚さ０．８μmの銅膜６を形成すること
で、図７（ａ）に示す構造を得る。次いで、銅膜６をパ
ターニングして同図（ｂ）に示すように配線パターン６
を形成する。続いて、同図（ｃ）に示すように、電子サ
イクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ法により、
シランガス及び酸素ガスを用いて基板温度を約１００°
Ｃとして厚さ０．８μmの酸化シリコン膜２１を形成す
る。
【０００４】図８（ａ）〜（ｄ）は、前記第２の従来例
を図７と同様に示す断面図である。シリコン基板１上に
酸化シリコン膜２を形成し、この酸化シリコン膜２に形
成されたコンタクトホール３を含む酸化シリコン膜２の
全面に、コンタクト膜を成す厚さ０．０５μmのチタン
膜４、パリアメタル膜を成す厚さ０．１μmの窒化チタ
ン膜５、配線膜を成す厚さ０．７μmの銅膜６を順次形
成することで、図８（ａ）に示す構造を得る。次いで、
リンガラス膜７を形成しイオンミリングによって銅膜６
をパターニングし、引続き、ドライエッチングによっ
て、窒化チタン膜５及びチタン膜４をエッチングするこ
とで、同図（ｂ）に示す構造を得る。
を図７と同様に示す断面図である。シリコン基板１上に
酸化シリコン膜２を形成し、この酸化シリコン膜２に形
成されたコンタクトホール３を含む酸化シリコン膜２の
全面に、コンタクト膜を成す厚さ０．０５μmのチタン
膜４、パリアメタル膜を成す厚さ０．１μmの窒化チタ
ン膜５、配線膜を成す厚さ０．７μmの銅膜６を順次形
成することで、図８（ａ）に示す構造を得る。次いで、
リンガラス膜７を形成しイオンミリングによって銅膜６
をパターニングし、引続き、ドライエッチングによっ
て、窒化チタン膜５及びチタン膜４をエッチングするこ
とで、同図（ｂ）に示す構造を得る。
【０００５】続いて、リンガラス膜７を除去した後に、
スパッタ法により、又は、希硝酸による前処理で、リン
ガラス膜７のマスクを形成する際に酸化した銅表面（酸
化銅膜６ａ）をエッチングにより除去することで、同図
（ｃ）に示す構造を得る。次に、電子サイクロトロン共
鳴（ＥＣＲ）を利用したＣＶＤ装置で、基板温度を約１
５０°Ｃ以下として、厚さ０．５μmの窒化シリコン膜
３１を形成する。これにより、同図（ｄ）に示す構造を
得る。
スパッタ法により、又は、希硝酸による前処理で、リン
ガラス膜７のマスクを形成する際に酸化した銅表面（酸
化銅膜６ａ）をエッチングにより除去することで、同図
（ｃ）に示す構造を得る。次に、電子サイクロトロン共
鳴（ＥＣＲ）を利用したＣＶＤ装置で、基板温度を約１
５０°Ｃ以下として、厚さ０．５μmの窒化シリコン膜
３１を形成する。これにより、同図（ｄ）に示す構造を
得る。
【０００６】
【発明が解決しようとする課題】上述した従来の銅配線
層を含む配線パターンが２層以上の多層に形成された、
半導体装置の多層配線構造では、層間絶縁膜について以
下のような問題があった。
層を含む配線パターンが２層以上の多層に形成された、
半導体装置の多層配線構造では、層間絶縁膜について以
下のような問題があった。
【０００７】まず、第１の従来例である電子サイクロト
ロン共鳴を利用するＣＶＤ法では、層間絶縁膜にパーテ
ィクルの発生が多いことなどから、パターン配線を多層
に形成した際に上層の配線パターンに断線や短絡が生
じ、半導体装置の歩留りや信頼性が著しく低下するとい
う問題がある。また、配線幅が０．８μm以下の極めて
微細な多層配線を形成する場合には、層間絶縁膜の形成
に際して温度が１００゜Ｃと高いので銅表面が酸化し、
この酸化により生じた酸化銅は、スルーホール部の接続
抵抗を増加させ、且つこれを除去するのが困難という問
題もある。
ロン共鳴を利用するＣＶＤ法では、層間絶縁膜にパーテ
ィクルの発生が多いことなどから、パターン配線を多層
に形成した際に上層の配線パターンに断線や短絡が生
じ、半導体装置の歩留りや信頼性が著しく低下するとい
う問題がある。また、配線幅が０．８μm以下の極めて
微細な多層配線を形成する場合には、層間絶縁膜の形成
に際して温度が１００゜Ｃと高いので銅表面が酸化し、
この酸化により生じた酸化銅は、スルーホール部の接続
抵抗を増加させ、且つこれを除去するのが困難という問
題もある。
【０００８】次に、第２の従来例では層間絶縁膜に窒化
シリコン膜を用いており、窒化シリコン膜は比誘電率が
約７（１ＭＨｚ）と高いことから、配線の寄生容量が増
加して信号処理速度が低下するという問題がある。な
お、酸化シリコンではこの比誘電率は約４（１ＭＨｚ）
である。
シリコン膜を用いており、窒化シリコン膜は比誘電率が
約７（１ＭＨｚ）と高いことから、配線の寄生容量が増
加して信号処理速度が低下するという問題がある。な
お、酸化シリコンではこの比誘電率は約４（１ＭＨｚ）
である。
【０００９】上記に鑑み、本発明の目的は、銅配線層を
含む配線パターンが多層に形成された半導体装置の多層
配線構造を改良し、もって、銅配線層の酸化を防止して
その接続抵抗の増大を抑えた高速作動の半導体装置の多
層配線構造を提供し、また、かかる半導体装置の製造方
法を提供することである。
含む配線パターンが多層に形成された半導体装置の多層
配線構造を改良し、もって、銅配線層の酸化を防止して
その接続抵抗の増大を抑えた高速作動の半導体装置の多
層配線構造を提供し、また、かかる半導体装置の製造方
法を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の多
層配線構造は、半導体基板の一主面上に絶縁膜を介して
形成され少なくとも銅配線層を含む第１の配線パターン
と、該第１の配線パターン上に形成されたフッ素含有酸
化シリコン膜と、該フッ素含有酸化シリコン膜上に形成
され少なくとも銅配線層を含む第２の配線パターンとを
備えることを特徴とする。
層配線構造は、半導体基板の一主面上に絶縁膜を介して
形成され少なくとも銅配線層を含む第１の配線パターン
と、該第１の配線パターン上に形成されたフッ素含有酸
化シリコン膜と、該フッ素含有酸化シリコン膜上に形成
され少なくとも銅配線層を含む第２の配線パターンとを
備えることを特徴とする。
【００１１】ここで、本発明の半導体装置の多層配線構
造における第１及び第２の配線パターンの少なくとも一
方は、銅配線層の下面、側面、及び上面の全てに又は少
なくとも１面に、チタン含有タングステン膜、窒化チタ
ン膜、チタン膜、及び、タンタル膜の少なくとも１つを
備える構成が好ましい。
造における第１及び第２の配線パターンの少なくとも一
方は、銅配線層の下面、側面、及び上面の全てに又は少
なくとも１面に、チタン含有タングステン膜、窒化チタ
ン膜、チタン膜、及び、タンタル膜の少なくとも１つを
備える構成が好ましい。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板の一主面上に形成された絶縁膜上に、少なく
とも銅配線層を含む第１の配線パターンを形成する第１
工程と、前記第１の配線パターン上にフッ素含有酸化シ
リコン膜を成形する第２工程と、前記フッ素含有シリコ
ン膜上に、少なくとも銅配線層を含む第２の配線パター
ンを形成する第３工程とを有することを特徴とする。
半導体基板の一主面上に形成された絶縁膜上に、少なく
とも銅配線層を含む第１の配線パターンを形成する第１
工程と、前記第１の配線パターン上にフッ素含有酸化シ
リコン膜を成形する第２工程と、前記フッ素含有シリコ
ン膜上に、少なくとも銅配線層を含む第２の配線パター
ンを形成する第３工程とを有することを特徴とする。
【００１３】ここで、上記第１工程がフォトレジスト膜
を利用するパターニング工程を含み、上記第２工程が、
前記フォトレジスト膜を残した状態で第１のフッ素含有
酸化シリコン膜を前記第１のパターン配線の配線空隙の
みに選択的に形成する工程と、前記フォトレジスト膜を
除去して全面に第２のフッ素含有酸化シリコン膜を形成
する工程とを含む構成が好ましい。
を利用するパターニング工程を含み、上記第２工程が、
前記フォトレジスト膜を残した状態で第１のフッ素含有
酸化シリコン膜を前記第１のパターン配線の配線空隙の
みに選択的に形成する工程と、前記フォトレジスト膜を
除去して全面に第２のフッ素含有酸化シリコン膜を形成
する工程とを含む構成が好ましい。
【００１４】また、前記第１工程及び第３工程が夫々、
化学気相成長法、スパッタ法、及び、メッキ法の何れか
で行なわれることが好ましい。
化学気相成長法、スパッタ法、及び、メッキ法の何れか
で行なわれることが好ましい。
【００１５】更に、前記第２工程が、化学式ＦnＳｉ
（ＯＲ）4-nで表わされるアルコキシフルオロシランガ
ス（Ｒはアルキル基を示し、ｎは１、２、３から選ばれ
る数）と酸化性ガスとを用いる化学気相成長法、アルコ
キシフルオロシランをスピンオングラス膜に拡散せしめ
る方法、過飽和のケイフッ化水素酸水溶液を用いる液相
成長法の何れかで行なわれることもまた好ましい態様で
ある。
（ＯＲ）4-nで表わされるアルコキシフルオロシランガ
ス（Ｒはアルキル基を示し、ｎは１、２、３から選ばれ
る数）と酸化性ガスとを用いる化学気相成長法、アルコ
キシフルオロシランをスピンオングラス膜に拡散せしめ
る方法、過飽和のケイフッ化水素酸水溶液を用いる液相
成長法の何れかで行なわれることもまた好ましい態様で
ある。
【００１６】
【作用】本発明の半導体装置の多層配線構造及び本発明
の方法で製造される半導体装置では、銅配線層を含む配
線パターン間の絶縁膜にフッ素含有酸化シリコン膜を採
用したことにより、フッ素含有酸化シリコン膜は酸化シ
リコン膜及び窒化シリコン膜よりも低い温度で形成でき
るので、銅配線層を含む微細配線パターンに生ずる酸化
を防止することができ、スルーホール等における接続抵
抗の増加を抑えることが出来る。
の方法で製造される半導体装置では、銅配線層を含む配
線パターン間の絶縁膜にフッ素含有酸化シリコン膜を採
用したことにより、フッ素含有酸化シリコン膜は酸化シ
リコン膜及び窒化シリコン膜よりも低い温度で形成でき
るので、銅配線層を含む微細配線パターンに生ずる酸化
を防止することができ、スルーホール等における接続抵
抗の増加を抑えることが出来る。
【００１７】また、フッ素含有酸化シリコン膜は、比誘
電率が約３．７（１ＭＨｚ）であり、この比誘電率は、
酸化シリコン膜及び窒化シリコン膜の比誘電率よりも低
いので、配線に生ずる寄生容量を小さくすることが出来
る。
電率が約３．７（１ＭＨｚ）であり、この比誘電率は、
酸化シリコン膜及び窒化シリコン膜の比誘電率よりも低
いので、配線に生ずる寄生容量を小さくすることが出来
る。
【００１８】
【実施例】図面を参照して本発明を更に説明する。図１
（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、本発明の第
１の実施例の半導体装置の製造方法を示すもので、本発
明の実施例の半導体装置の多層配線構造をその各製造工
程段階毎の断面図として示している。なお、この実施例
では、多層配線構造として最も簡単な２層配線構造を例
示している。まず、シリコン基板１上に、厚さ約０．５
μmの酸化シリコン膜２を形成し、その上に、配線膜を
成す厚さ約０．０５μmの第１のチタン膜４、厚さ約
０．１μmの第１の窒化チタン膜５、及び、厚さ約０．
８μmの第１の銅膜６を、夫々スパッタ法により順次に
形成して、図１（ａ）に示す構造を得る。
（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、本発明の第
１の実施例の半導体装置の製造方法を示すもので、本発
明の実施例の半導体装置の多層配線構造をその各製造工
程段階毎の断面図として示している。なお、この実施例
では、多層配線構造として最も簡単な２層配線構造を例
示している。まず、シリコン基板１上に、厚さ約０．５
μmの酸化シリコン膜２を形成し、その上に、配線膜を
成す厚さ約０．０５μmの第１のチタン膜４、厚さ約
０．１μmの第１の窒化チタン膜５、及び、厚さ約０．
８μmの第１の銅膜６を、夫々スパッタ法により順次に
形成して、図１（ａ）に示す構造を得る。
【００１９】次に、図１（ｂ）に示すように、公知のフ
ォトリソグラフィー技術を用いて前記配線膜をパターニ
ングして、銅配線層を含む第１の配線パターンを形成す
る。続いて、同図（ｃ）に示すように、厚さ約０．５μ
mの第１のフッ素含有酸化シリコン膜１１を形成する。
次に、シラノール溶液を塗布した後、トリエトキシフル
オロシラン〔化学式、ＦＳｉ（ＯＣ2Ｈ5）3〕の蒸気を
拡散せしめ、厚さ約０．３ μm のフッ素含有スピンオ
ングラス膜１２を形成し、続いて厚さ約０．４μmの第
２のフッ素含有酸化シリコン膜１３を形成することで、
図２（ｄ）に示す構造を得る。
ォトリソグラフィー技術を用いて前記配線膜をパターニ
ングして、銅配線層を含む第１の配線パターンを形成す
る。続いて、同図（ｃ）に示すように、厚さ約０．５μ
mの第１のフッ素含有酸化シリコン膜１１を形成する。
次に、シラノール溶液を塗布した後、トリエトキシフル
オロシラン〔化学式、ＦＳｉ（ＯＣ2Ｈ5）3〕の蒸気を
拡散せしめ、厚さ約０．３ μm のフッ素含有スピンオ
ングラス膜１２を形成し、続いて厚さ約０．４μmの第
２のフッ素含有酸化シリコン膜１３を形成することで、
図２（ｄ）に示す構造を得る。
【００２０】次に、図２（ｅ）に示すように、公知のフ
ォトリソグラフィー技術を用いて所定の位置にスルーホ
ール１４を形成する。引続き、厚さ約０．０５μm の第
２のチタン膜１５、厚さ約０．１μmの第２の窒化チタ
ン膜１６、厚さ約０．８μmの第２の銅膜１７から成る
第２の配線パターンを、第１の配線パターンと同様に形
成することで、同図（ｆ）に示す構造を得る。
ォトリソグラフィー技術を用いて所定の位置にスルーホ
ール１４を形成する。引続き、厚さ約０．０５μm の第
２のチタン膜１５、厚さ約０．１μmの第２の窒化チタ
ン膜１６、厚さ約０．８μmの第２の銅膜１７から成る
第２の配線パターンを、第１の配線パターンと同様に形
成することで、同図（ｆ）に示す構造を得る。
【００２１】上記第１の実施例の半導体装置の製造方法
を実施して半導体装置の２層配線構造を得た。第１及び
第２のフッ素含有酸化シリコン膜１１、１３は、夫々、
トリエトキシフルオロシランガス〔ＦＳｉ（ＯＣ2Ｈ5）
3〕と酸素ガス（酸化性ガス）とを用いるプラズマ化学
気相成長法によって形成した。ここで、トリエトキシフ
ルオロシランは、常温では液体であることからこれを気
化させる必要がある。
を実施して半導体装置の２層配線構造を得た。第１及び
第２のフッ素含有酸化シリコン膜１１、１３は、夫々、
トリエトキシフルオロシランガス〔ＦＳｉ（ＯＣ2Ｈ5）
3〕と酸素ガス（酸化性ガス）とを用いるプラズマ化学
気相成長法によって形成した。ここで、トリエトキシフ
ルオロシランは、常温では液体であることからこれを気
化させる必要がある。
【００２２】このため、まず、液体流量コントローラに
よってトリエトキシフルオロシランの流量を０．５sccm
に制御しつつ、１５０°Ｃに保持した気化装置内で気化
させた。発生したトリエトキシフルオロシランの蒸気
を、流量を３００sccmとした窒素ガスキャリアにより反
応室内に導入し、また、酸素ガスをその流量を１５０sc
cmに制御して反応室内に導入した。ここで、反応室内の
圧力を１０Torrに保ち、高周波（１３、５６ＭＨｚ ）
電力を５００Ｗ、基板温度を５０°Ｃとした。
よってトリエトキシフルオロシランの流量を０．５sccm
に制御しつつ、１５０°Ｃに保持した気化装置内で気化
させた。発生したトリエトキシフルオロシランの蒸気
を、流量を３００sccmとした窒素ガスキャリアにより反
応室内に導入し、また、酸素ガスをその流量を１５０sc
cmに制御して反応室内に導入した。ここで、反応室内の
圧力を１０Torrに保ち、高周波（１３、５６ＭＨｚ ）
電力を５００Ｗ、基板温度を５０°Ｃとした。
【００２３】フッ素含有酸化シリコン膜の堆積速度は、
約０．４μｍ／分であった。フッ素含有酸化シリコン膜
の形成方法は、例えば、特開平３−００６３１２号公
報、特開平３−１３６４２６号公報、及び、特開平３−
３１９５４９号公報に記載されており、フッ素の触媒作
用を利用して低温で良質な膜が形成できる。
約０．４μｍ／分であった。フッ素含有酸化シリコン膜
の形成方法は、例えば、特開平３−００６３１２号公
報、特開平３−１３６４２６号公報、及び、特開平３−
３１９５４９号公報に記載されており、フッ素の触媒作
用を利用して低温で良質な膜が形成できる。
【００２４】フッ素含有スピンオングラス膜の形成は以
下のように行なった。まず、シラノール〔Ｓｉ（ＯＨ）
４〕を主成分とするエチルアルコール溶液（固形分濃度
約８重量％）を４０００回転／分の回転速度でスピンコ
ートした後、１００゜Ｃの温度に保たれたホットプレー
ト上で６０秒間ベークを行い、スピンオングラス膜を形
成し、次いで、反応室内の圧力を７６０Ｔｏｒｒとし、
気化装置によって気化させたトリエトキシフルオロシラ
ン（液体）を、このスピンオングラス膜内へ拡散処理に
より導入した。ここで、基板温度は２５°Ｃとし、処理
時間を６０分間とした。フッ素含有スピンオングラス膜
の形成方法は、例えば、特開平３−２３４２３８号公
報、特開平３−２４２２３９号公報、特開平３−２５０
７８１号公報、及び特開平５−００２２６３号公報に記
載されており、室温付近の温度で良質なスピンオングラ
ス膜が形成できる。
下のように行なった。まず、シラノール〔Ｓｉ（ＯＨ）
４〕を主成分とするエチルアルコール溶液（固形分濃度
約８重量％）を４０００回転／分の回転速度でスピンコ
ートした後、１００゜Ｃの温度に保たれたホットプレー
ト上で６０秒間ベークを行い、スピンオングラス膜を形
成し、次いで、反応室内の圧力を７６０Ｔｏｒｒとし、
気化装置によって気化させたトリエトキシフルオロシラ
ン（液体）を、このスピンオングラス膜内へ拡散処理に
より導入した。ここで、基板温度は２５°Ｃとし、処理
時間を６０分間とした。フッ素含有スピンオングラス膜
の形成方法は、例えば、特開平３−２３４２３８号公
報、特開平３−２４２２３９号公報、特開平３−２５０
７８１号公報、及び特開平５−００２２６３号公報に記
載されており、室温付近の温度で良質なスピンオングラ
ス膜が形成できる。
【００２５】上記のように形成した２層配線構造では、
層間絶縁膜が約５０°Ｃ以下の温度で形成できるため、
銅配線層表面の酸化が防止できる。この効果を確認する
ために、スルーホールの接続抵抗を測定した。１０，０
００個の直列接続パターンを用いて測定した直径０．８
μｍのスルーホール部における接続抵抗は、スルーホー
ル１個当たり約１５０ｍΩと、従来の層間絶縁膜を用い
たときの接続抵抗（２００ｍΩ）に比べて充分に低い値
が得られた。また、１００チップの測定から、製造歩留
りについて、約９８％と充分に高く実用上充分な数値が
得られた。さらに、層間絶縁膜表面の平坦度も良好であ
り、このため、第２の配線パターンにおける断線や短絡
は見られなかった。なお、層間絶縁膜にフッ素を含有せ
しめたことにより、得られた絶縁膜の比誘電率が３．７
（１ＭＨｚ）となり、従来の酸化シリコン膜の比誘電率
（４．０〜４．２）に比して約１０％小さな値が得られ
た。
層間絶縁膜が約５０°Ｃ以下の温度で形成できるため、
銅配線層表面の酸化が防止できる。この効果を確認する
ために、スルーホールの接続抵抗を測定した。１０，０
００個の直列接続パターンを用いて測定した直径０．８
μｍのスルーホール部における接続抵抗は、スルーホー
ル１個当たり約１５０ｍΩと、従来の層間絶縁膜を用い
たときの接続抵抗（２００ｍΩ）に比べて充分に低い値
が得られた。また、１００チップの測定から、製造歩留
りについて、約９８％と充分に高く実用上充分な数値が
得られた。さらに、層間絶縁膜表面の平坦度も良好であ
り、このため、第２の配線パターンにおける断線や短絡
は見られなかった。なお、層間絶縁膜にフッ素を含有せ
しめたことにより、得られた絶縁膜の比誘電率が３．７
（１ＭＨｚ）となり、従来の酸化シリコン膜の比誘電率
（４．０〜４．２）に比して約１０％小さな値が得られ
た。
【００２６】次に、本発明の第２の実施例の半導体装置
の多層配線構造について図面を参照して説明する。この
第２の実施例では、銅配線表面の酸化をさらによく防止
するために、銅配線の表面全体を窒化チタン膜、チタン
含有タングステン膜で保護する構成を採用している。
の多層配線構造について図面を参照して説明する。この
第２の実施例では、銅配線表面の酸化をさらによく防止
するために、銅配線の表面全体を窒化チタン膜、チタン
含有タングステン膜で保護する構成を採用している。
【００２７】図３（ａ）〜（ｃ）及び図４（ｄ）、
（ｅ）は夫々、本発明の実施例の半導体装置の製造方法
を順次に示す、半導体装置の２層配線構造の断面図であ
る。まず、シリコン基板１上に、厚さ約０．５μmの酸
化シリコン膜２を形成し、このシリコン膜２の上に配線
膜を成す、厚さ約０．０５μm の第１のチタン膜４、厚
さ約０．１μmの第１の窒化チタン膜５、厚さ約０．８
μmの第１の銅膜６及び厚さ約０．２μmの第１のチタン
含有タングステン膜８を、夫々スパッタ法によって順次
に形成する。この配線膜全体をパターニングして銅配線
層を含む第１の配線パターンを形成して、図３（ａ）に
示す構造を得る。
（ｅ）は夫々、本発明の実施例の半導体装置の製造方法
を順次に示す、半導体装置の２層配線構造の断面図であ
る。まず、シリコン基板１上に、厚さ約０．５μmの酸
化シリコン膜２を形成し、このシリコン膜２の上に配線
膜を成す、厚さ約０．０５μm の第１のチタン膜４、厚
さ約０．１μmの第１の窒化チタン膜５、厚さ約０．８
μmの第１の銅膜６及び厚さ約０．２μmの第１のチタン
含有タングステン膜８を、夫々スパッタ法によって順次
に形成する。この配線膜全体をパターニングして銅配線
層を含む第１の配線パターンを形成して、図３（ａ）に
示す構造を得る。
【００２８】次に、図３（ｂ）に示すように、全面に厚
さ約０．２μｍの第２のチタン含有タングステン膜１０
をスパッタ法によって形成した後に、これをＣＦ ４ガス
とＯ２ガスとを用いる反応性イオンエッチングによって
エッチバックし、同図（Ｃ）に示した第１のサイドウォ
ール１０ａを形成する。続いて、厚さ約０．５μｍの第
１のフッ素含有酸化シリコン膜１１、厚さ約０．３μｍ
のフッ素含有スピンオングラス膜１２、厚さ約０．４μ
ｍの第２のフッ素含有酸化シリコン膜１３から成る第１
の配線パターンを第１の実施例での条件と同じ条件で形
成する。これにより、同図（Ｃ）に示す構造を得る。
さ約０．２μｍの第２のチタン含有タングステン膜１０
をスパッタ法によって形成した後に、これをＣＦ ４ガス
とＯ２ガスとを用いる反応性イオンエッチングによって
エッチバックし、同図（Ｃ）に示した第１のサイドウォ
ール１０ａを形成する。続いて、厚さ約０．５μｍの第
１のフッ素含有酸化シリコン膜１１、厚さ約０．３μｍ
のフッ素含有スピンオングラス膜１２、厚さ約０．４μ
ｍの第２のフッ素含有酸化シリコン膜１３から成る第１
の配線パターンを第１の実施例での条件と同じ条件で形
成する。これにより、同図（Ｃ）に示す構造を得る。
【００２９】続いて、図４（ｄ）に示すように所定の位
置にスルーホール１４を形成する。次いで、厚さ約０．
０５μm の第２のチタン膜１５、厚さ約０．１μmの第
２の窒化チタン膜１６、厚さ約０．８μm の第２の銅膜
１７、厚さ約０．２μmの第３のチタン含有タングステ
ン膜１８から成る第２の配線パターンを形成した後に、
厚さ約０．２μmのチタン含有タングステン膜からなる
第２のサイドウオール１９ａを形成することで、同図
（ｅ）に示す構造を得る。
置にスルーホール１４を形成する。次いで、厚さ約０．
０５μm の第２のチタン膜１５、厚さ約０．１μmの第
２の窒化チタン膜１６、厚さ約０．８μm の第２の銅膜
１７、厚さ約０．２μmの第３のチタン含有タングステ
ン膜１８から成る第２の配線パターンを形成した後に、
厚さ約０．２μmのチタン含有タングステン膜からなる
第２のサイドウオール１９ａを形成することで、同図
（ｅ）に示す構造を得る。
【００３０】上記第２の実施例の製造方法を実施して得
られた２層銅配線構造においては、第１の実施例で述べ
たと同等な結果が得られた。なお、銅膜上にチタン含有
タングステン膜を形成したことから、スルーホールの接
続抵抗は、直径０．８μｍのスルーホールの場合で約１
８ｍΩと、第１の実施例におけるスルーホールより高い
値であったが、実用上差し支えない抵抗値が得られた。
られた２層銅配線構造においては、第１の実施例で述べ
たと同等な結果が得られた。なお、銅膜上にチタン含有
タングステン膜を形成したことから、スルーホールの接
続抵抗は、直径０．８μｍのスルーホールの場合で約１
８ｍΩと、第１の実施例におけるスルーホールより高い
値であったが、実用上差し支えない抵抗値が得られた。
【００３１】次に、第３の実施例の半導体装置の製造方
法について同様に図面を参照して説明する。図５（ａ）
〜（ｃ）及び図６（ｄ）、（ｅ）は夫々、この半導体装
置の製造方法を実施した工程段階を順次に示す断面図で
ある。まず、シリコン基板１上に、厚さ約０．５μmの
酸化シリコン膜２を形成し、その上に、厚さ約０．０５
μm の第１のチタン膜４、厚さ約０．１μmの第１の窒
化チタン膜５、厚さ約０．８μmの第１の銅膜６をスパ
ッタ法によって順次に形成した後に、この配線膜から、
フォトレジスト膜９をマスクとしたフォトリソグラフィ
技術によって第１の配線パターンを形成することで図５
（ａ）に示す構造を得た。
法について同様に図面を参照して説明する。図５（ａ）
〜（ｃ）及び図６（ｄ）、（ｅ）は夫々、この半導体装
置の製造方法を実施した工程段階を順次に示す断面図で
ある。まず、シリコン基板１上に、厚さ約０．５μmの
酸化シリコン膜２を形成し、その上に、厚さ約０．０５
μm の第１のチタン膜４、厚さ約０．１μmの第１の窒
化チタン膜５、厚さ約０．８μmの第１の銅膜６をスパ
ッタ法によって順次に形成した後に、この配線膜から、
フォトレジスト膜９をマスクとしたフォトリソグラフィ
技術によって第１の配線パターンを形成することで図５
（ａ）に示す構造を得た。
【００３２】次に、同図（ｂ）に示すように、フォトレ
ジスト膜９をそのまま残した状態で３５°Ｃの温度で過
飽和状態のケイフッ化水素酸水溶液を用いた液相成長法
によって、パターン配線の各配線６間の隙間に厚さ約
０．９μｍのフッ素含有酸化シリコン膜１１を選択的に
形成した。過飽和状態のケイフッ化水素酸水溶液を用い
る液相成長法によりフッ素含有酸化シリコン膜を形成す
る方法は、特開平１−１５８５８９号公報、特開平１−
２３６５４４号公報及び特開平１−３１５７８４号公報
に記載されている。この方法は、フッ素の触媒作用によ
って低温において良質な膜形成を可能とする。
ジスト膜９をそのまま残した状態で３５°Ｃの温度で過
飽和状態のケイフッ化水素酸水溶液を用いた液相成長法
によって、パターン配線の各配線６間の隙間に厚さ約
０．９μｍのフッ素含有酸化シリコン膜１１を選択的に
形成した。過飽和状態のケイフッ化水素酸水溶液を用い
る液相成長法によりフッ素含有酸化シリコン膜を形成す
る方法は、特開平１−１５８５８９号公報、特開平１−
２３６５４４号公報及び特開平１−３１５７８４号公報
に記載されている。この方法は、フッ素の触媒作用によ
って低温において良質な膜形成を可能とする。
【００３３】次に、図５（Ｃ）に示すように、フォトレ
ジスト膜９を有機溶剤などで除去した後に、厚さ０．８
μｍの第２のフッ素含有酸化シリコン膜１３を全面に形
成した。ここで、第２のフッ素含有酸化シリコン膜１３
は、トリエトキシフルオロシラン〔ＦＳｉ（ＯＣ
２ Ｈ ５ ） ３ 〕ガスと酸素ガス（酸化性ガス）とを用いる
プラズマ化学気相成長法によって、実施例１及び２と同
条件で形成した。
ジスト膜９を有機溶剤などで除去した後に、厚さ０．８
μｍの第２のフッ素含有酸化シリコン膜１３を全面に形
成した。ここで、第２のフッ素含有酸化シリコン膜１３
は、トリエトキシフルオロシラン〔ＦＳｉ（ＯＣ
２ Ｈ ５ ） ３ 〕ガスと酸素ガス（酸化性ガス）とを用いる
プラズマ化学気相成長法によって、実施例１及び２と同
条件で形成した。
【００３４】次に、図６（ｄ） に示すように所定の位
置にスルーホール１４を形成した後に、厚さ約０．０５
μm の第２のチタン膜１５、厚さ約０．１μmの第２の
窒化チタン膜１６、厚さ約０．８μmの第２の銅膜１７
から成る第２の配線パターンを、第１の配線パターンの
形成と同様な工程で、所定の位置に形成した。
置にスルーホール１４を形成した後に、厚さ約０．０５
μm の第２のチタン膜１５、厚さ約０．１μmの第２の
窒化チタン膜１６、厚さ約０．８μmの第２の銅膜１７
から成る第２の配線パターンを、第１の配線パターンの
形成と同様な工程で、所定の位置に形成した。
【００３５】上記第３の実施例の方法で製造された半導
体装置の２層配線構造においては、第１のフッ素含有酸
化シリコン膜を選択的に配線間隙のみに形成したことに
より、層間絶縁膜において良好な平坦度が得られた。こ
の実施例で得られた半導体装置についての特性評価を行
ったところ、実施例１と同様に良好な結果が得られた。
体装置の２層配線構造においては、第１のフッ素含有酸
化シリコン膜を選択的に配線間隙のみに形成したことに
より、層間絶縁膜において良好な平坦度が得られた。こ
の実施例で得られた半導体装置についての特性評価を行
ったところ、実施例１と同様に良好な結果が得られた。
【００３６】なお、上記実施例１〜実施例３の半導体装
置で銅配線の下層に形成している窒化チタン膜と、実施
例２の半導体装置で銅配線の上層及び側壁に形成してい
るチタン含有タングステン膜とは、何れも、チタン含有
タングステン膜、窒化チタン膜、チタン膜、タンタル膜
のうちから少なくとも１つを選択することでよい。ま
た、実施例１〜実施例３における製造方法では、いずれ
も、銅膜の形成にスパッタ法を用いたが、この他に化学
気相成長法或いはメッキ法などを採用してもよい。
置で銅配線の下層に形成している窒化チタン膜と、実施
例２の半導体装置で銅配線の上層及び側壁に形成してい
るチタン含有タングステン膜とは、何れも、チタン含有
タングステン膜、窒化チタン膜、チタン膜、タンタル膜
のうちから少なくとも１つを選択することでよい。ま
た、実施例１〜実施例３における製造方法では、いずれ
も、銅膜の形成にスパッタ法を用いたが、この他に化学
気相成長法或いはメッキ法などを採用してもよい。
【００３７】また、上記実施例１〜実施例３の製造方法
における層間絶縁膜の形成法としては、アルコキシフル
オロシラン〔化学式Ｆ ｎ Ｓｉ（ＯＲ） ４−ｎ 、Ｒ：アル
キル基、ｎ：１、２、３〕ガスと酸化性ガスとを用いる
化学気相成長法、アルコキシフルオロシランをスピンオ
ングラス膜内に拡散する方法、過飽和のケイフッ化水素
酸水溶液を用いる液相成長法の何れを用いても、また、
これらを組み合わせてもよい。
における層間絶縁膜の形成法としては、アルコキシフル
オロシラン〔化学式Ｆ ｎ Ｓｉ（ＯＲ） ４−ｎ 、Ｒ：アル
キル基、ｎ：１、２、３〕ガスと酸化性ガスとを用いる
化学気相成長法、アルコキシフルオロシランをスピンオ
ングラス膜内に拡散する方法、過飽和のケイフッ化水素
酸水溶液を用いる液相成長法の何れを用いても、また、
これらを組み合わせてもよい。
【００３８】更に、各実施例では、多層配線構造の例と
して２層配線構造を挙げたが、３層以上の多層銅配線構
造も同様に上記方法により製造できる。層間絶縁膜の平
坦化方法としては、エッチバック法や機械化学的研磨法
を併用することも可能である。
して２層配線構造を挙げたが、３層以上の多層銅配線構
造も同様に上記方法により製造できる。層間絶縁膜の平
坦化方法としては、エッチバック法や機械化学的研磨法
を併用することも可能である。
【００３９】上記実施例では、層間絶縁膜の形成温度を
５０°Ｃ以下にまで低減できるため、層間絶縁膜下層の
配線パターンの銅配線層表面の酸化が防止できる。従っ
て、スルーホールの接続抵抗の低減が可能となり、高い
製造歩留りを実現できる。また、フッ素含有スピンオン
グラス膜、或いは、液相成長によるフッ素含有酸化シリ
コン膜の選択成長法を用いることによって、層間絶縁膜
の平坦化が可能となり、層間絶縁膜上層の配線パターン
の断線や短絡を防止できる。このため、多層配線構造の
信頼性の向上が可能となる。
５０°Ｃ以下にまで低減できるため、層間絶縁膜下層の
配線パターンの銅配線層表面の酸化が防止できる。従っ
て、スルーホールの接続抵抗の低減が可能となり、高い
製造歩留りを実現できる。また、フッ素含有スピンオン
グラス膜、或いは、液相成長によるフッ素含有酸化シリ
コン膜の選択成長法を用いることによって、層間絶縁膜
の平坦化が可能となり、層間絶縁膜上層の配線パターン
の断線や短絡を防止できる。このため、多層配線構造の
信頼性の向上が可能となる。
【００４０】また、酸化シリコン膜、あるいはスピンオ
ングラス膜中にフッ素を含有していることから、これら
の比誘電率を３．７に低減できるため、配線の寄生容量
が低下して信号処理速度の高速化も可能になる。
ングラス膜中にフッ素を含有していることから、これら
の比誘電率を３．７に低減できるため、配線の寄生容量
が低下して信号処理速度の高速化も可能になる。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置の多層配線構造及び本発明の製造方法で得られた半導
体装置では、フッ素含有酸化シリコン膜を、銅配線層を
含む配線パターン間の層間絶縁膜として採用することに
より、銅配線層に生ずる酸化を防止してその接続抵抗の
増大を抑え、また、比誘電率を減少させたことにより、
信号処理速度を向上させることが出来るので、信頼性及
び歩留りが高く高速作動が可能な半導体装置を提供でき
たという顕著な効果を奏する。
置の多層配線構造及び本発明の製造方法で得られた半導
体装置では、フッ素含有酸化シリコン膜を、銅配線層を
含む配線パターン間の層間絶縁膜として採用することに
より、銅配線層に生ずる酸化を防止してその接続抵抗の
増大を抑え、また、比誘電率を減少させたことにより、
信号処理速度を向上させることが出来るので、信頼性及
び歩留りが高く高速作動が可能な半導体装置を提供でき
たという顕著な効果を奏する。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施例の半
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
【図２】（ｄ）〜（ｆ）は、本発明の第１の半導体装置
の実施例の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
の実施例の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施例の半
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
【図４】（ｄ）及び（ｅ）は、本発明の第２の実施例の
半導体装置の多層配線構造を製造する工程段階部分を順
次に示す半導体装置の断面図。
半導体装置の多層配線構造を製造する工程段階部分を順
次に示す半導体装置の断面図。
【図５】（ａ）〜（ｃ）は、本発明の第３の実施例の半
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
導体装置の多層配線構造を製造する工程段階部分を順次
に示す半導体装置の断面図。
【図６】（ｄ）及び（ｅ）は、本発明の第３の実施例の
半導体装置の多層配線構造を製造する工程段階部分を順
次に示す半導体装置の断面図。
半導体装置の多層配線構造を製造する工程段階部分を順
次に示す半導体装置の断面図。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法における工程段階を順次に示す半導体装置の断面図。
法における工程段階を順次に示す半導体装置の断面図。
【図８】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法における工程段階を順次に示す半導体装置の断面図。
法における工程段階を順次に示す半導体装置の断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３ コンタクトホール ４ 第１のチタン膜 ５ 第１の窒化チタン膜 ６ 銅膜、銅配線層 ６ａ 酸化銅膜 ７ リンガラス ８ 第１のチタン含有タングステン膜 ９ フォトレジスト膜 １０ 第２のチタン含有タングステン膜 １０ａ 第１のサイドウォール １１ 第１のフッ素含有酸化シリコン膜 １２ フッ素含有スピンオングラス膜 １３ 第２のフッ素含有酸化シリコン膜 １４ スルーホール １５ 第２のチタン膜 １６ 第２の窒化チタン膜 １７ 第２の銅膜 １８ 第３のチタン含有タングステン膜 １９ａ 第２のサイドウォール
Claims (8)
- 【請求項１】 半導体基板の一主面上に絶縁膜を介して
形成され少なくとも銅配線層を含む第１の配線パターン
と、該第１の配線パターン上に形成されたフッ素含有酸
化シリコン膜と、該フッ素含有酸化シリコン膜上に形成
され少なくとも銅配線層を含む第２の配線パターンとを
備えることを特徴とする半導体装置の多層配線構造。 - 【請求項２】 前記第１及び第２の配線パターンの少な
くとも一方が、チタン含有タングステン膜、窒化チタン
膜、チタン膜及びタンタル膜の少なくとも１つを前記銅
配線層の下面に備えることを特徴とする請求項１に記載
の半導体装置の多層配線構造。 - 【請求項３】 前記第１及び第２の配線パターンの少な
くとも一方が、チタン含有タングステン膜、窒化チタン
膜、チタン膜及びタンタル膜の少なくとも１つを前記銅
配線層の上面に備えることを特徴とする請求項１又は２
に記載の半導体装置の多層配線構造。 - 【請求項４】 前記第１及び第２の配線パターンの少な
くとも一方が、チタン含有タングステン膜、窒化チタン
膜、チタン膜及びタンタル膜の少なくとも１つを前記銅
配線層の側面に備えることを特徴とする請求項１乃至３
の一に記載の半導体装置の多層配線構造。 - 【請求項５】 半導体基板の一主面上に形成された絶縁
膜上に、少なくとも銅配線層を含む第１の配線パターン
を形成する第１工程と、前記第１の配線パターン上にフ
ッ素含有酸化シリコン膜を成形する第２工程と、前記フ
ッ素含有シリコン膜上に、少なくとも銅配線層を含む第
２の配線パターンを形成する第３工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１工程がフォトレジスト膜を利用
するパターニング工程を含み、前記第２工程が、前記フ
ォトレジスト膜を残した状態で第１のフッ素含有酸化シ
リコン膜を前記第１のパターン配線の配線空隙のみに選
択的に形成する工程と、前記フォトレジスト膜を除去し
て全面に第２のフッ素含有酸化シリコン膜を形成する工
程とを含むことを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項７】 前記第１工程及び第３工程が夫々、化学
気相成長法、スパッタ法、及び、メッキ法の少なくとも
１つで行なわれる工程を含むことを特徴とする請求項５
又は６に記載の半導体装置の製造方法。 - 【請求項８】 前記第２工程が、化学式ＦnＳｉ（Ｏ
Ｒ）4-nで表わされるアルコキシフルオロシランガス
（但し、Ｒはアルキル基を示し、ｎは１、２、３から選
ばれる数である）と酸化性ガスとを用いる化学気相成長
法、前記アルコキシフルオロシランガスをスピンオング
ラス膜に拡散せしめる方法、過飽和のケイフッ化水素酸
水溶液を用いる液相成長法の少なくとも１つが採用され
る工程を含むことを特徴とする請求項５乃至７の一に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300449A JP2570997B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の多層配線構造及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300449A JP2570997B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の多層配線構造及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176612A JPH07176612A (ja) | 1995-07-14 |
| JP2570997B2 true JP2570997B2 (ja) | 1997-01-16 |
Family
ID=17884936
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300449A Expired - Fee Related JP2570997B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の多層配線構造及び半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2570997B2 (ja) |
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|---|---|---|---|---|
| US5877087A (en) | 1995-11-21 | 1999-03-02 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| JPH10199881A (ja) * | 1997-01-13 | 1998-07-31 | Nec Corp | 半導体装置の製造方法 |
| US6139697A (en) * | 1997-01-31 | 2000-10-31 | Applied Materials, Inc. | Low temperature integrated via and trench fill process and apparatus |
| US6605531B1 (en) | 1997-11-26 | 2003-08-12 | Applied Materials, Inc. | Hole-filling technique using CVD aluminum and PVD aluminum integration |
| JP3523509B2 (ja) * | 1998-11-27 | 2004-04-26 | シャープ株式会社 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160035A (ja) * | 1987-12-16 | 1989-06-22 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH04239750A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | フッ素含有シリコン酸化膜の形成方法 |
| JPH05226480A (ja) * | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-11-30 JP JP5300449A patent/JP2570997B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160035A (ja) * | 1987-12-16 | 1989-06-22 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH04239750A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | フッ素含有シリコン酸化膜の形成方法 |
| JPH05226480A (ja) * | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JPH07176612A (ja) | 1995-07-14 |
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