JP2002313908A - 微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置 - Google Patents
微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置Info
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Abstract
(57)【要約】
【課題】 開口率の異なる基板を、同一の条件で、加工
形状の変動を抑えつつエッチングを行い微細パターンを
形成する。 【解決手段】 基板に層間絶縁膜を形成する工程と、前
記層間絶縁膜に複数のホールをエッチングにより形成す
る工程とを含む微細パターンの形成方法において、前記
微細パターンの開口率を、ダミーホールを含ませること
により調整するようにして行う。
形状の変動を抑えつつエッチングを行い微細パターンを
形成する。 【解決手段】 基板に層間絶縁膜を形成する工程と、前
記層間絶縁膜に複数のホールをエッチングにより形成す
る工程とを含む微細パターンの形成方法において、前記
微細パターンの開口率を、ダミーホールを含ませること
により調整するようにして行う。
Description
【０００１】
【発明の属する技術分野】この発明は、微細パターンの
形成方法及びこれを用いた半導体装置の製造方法並びに
半導体装置に関する。また、具体的な適用としては、半
導体装置の製造方法において、エッチングの際、基板間
での開口率の差によって生じる加工形状の不均一を抑え
る半導体装置の製造方法に関するものである。
形成方法及びこれを用いた半導体装置の製造方法並びに
半導体装置に関する。また、具体的な適用としては、半
導体装置の製造方法において、エッチングの際、基板間
での開口率の差によって生じる加工形状の不均一を抑え
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図５は、半導体装置であるＤＲＡＭメモ
リの構造を示す断面模式図である。図５を参照して、従
来の技術の一例として、半導体装置の１つであるＤＲＡ
Ｍメモリの製造方法を説明する。
リの構造を示す断面模式図である。図５を参照して、従
来の技術の一例として、半導体装置の１つであるＤＲＡ
Ｍメモリの製造方法を説明する。
【０００３】図５に示すように、シリコン基板１には、
絶縁膜による分離領域２が形成され、更にその上に信頼
性を有する薄い絶縁膜３が形成される。また、絶縁膜３
の上には、配線パターン４が形成される。この配線パタ
ーン４は、それぞれポリシリコン４Ａ及びタングステン
シリサイド４Ｂからなる導電体層と、更にその上に積層
された絶縁膜４Ｃ及び４Ｄを含んで構成される。また、
配線パターン４の側壁には、導電体層であるポリシリコ
ン膜４Ａとタングステンシリサイド４Ｂを保護するため
の絶縁膜６が形成される。
絶縁膜による分離領域２が形成され、更にその上に信頼
性を有する薄い絶縁膜３が形成される。また、絶縁膜３
の上には、配線パターン４が形成される。この配線パタ
ーン４は、それぞれポリシリコン４Ａ及びタングステン
シリサイド４Ｂからなる導電体層と、更にその上に積層
された絶縁膜４Ｃ及び４Ｄを含んで構成される。また、
配線パターン４の側壁には、導電体層であるポリシリコ
ン膜４Ａとタングステンシリサイド４Ｂを保護するため
の絶縁膜６が形成される。
【０００４】配線パターン４の上層には、必要に応じ
て、窒化膜あるいは酸化膜からなる層間絶縁膜１３Ａ〜
１３Ｈが成膜される。また、これらの層間絶縁膜１３Ａ
〜１３Ｈを成膜する間、例えば露光処理工程、エッチン
グによるホールの形成、そのホールへの導電体物質の埋
め込み、平坦化等の処理が繰り返し行われる。これによ
って、メタル配線８や、下部電極としての蓄積電極（ス
トレージノード）１１、上部電極（プレート電極）１
２、ストレージノード１１をつなぐポリシリコンプラグ
７及び１０及び導電体プラグ２０が形成される。このよ
うに、多層にわたる配線層を繰り返し形成して、ＤＲＡ
Ｍメモリが構成される。
て、窒化膜あるいは酸化膜からなる層間絶縁膜１３Ａ〜
１３Ｈが成膜される。また、これらの層間絶縁膜１３Ａ
〜１３Ｈを成膜する間、例えば露光処理工程、エッチン
グによるホールの形成、そのホールへの導電体物質の埋
め込み、平坦化等の処理が繰り返し行われる。これによ
って、メタル配線８や、下部電極としての蓄積電極（ス
トレージノード）１１、上部電極（プレート電極）１
２、ストレージノード１１をつなぐポリシリコンプラグ
７及び１０及び導電体プラグ２０が形成される。このよ
うに、多層にわたる配線層を繰り返し形成して、ＤＲＡ
Ｍメモリが構成される。
【０００５】図６を参照して、配線パターン４とメタル
配線８を接続する導電体プラグ２０や、ポリシリコンプ
ラグ７とメタル配線８を接続する導電体プラグ２０を形
成する場合について説明する。この場合、まず、配線パ
ターン４やポリシリコンプラグ７、あるいは、層間絶縁
膜１３Ａ〜１３Ｃは、エッチングや成膜等の工程の繰り
返しにより、基板上に形成される。
配線８を接続する導電体プラグ２０や、ポリシリコンプ
ラグ７とメタル配線８を接続する導電体プラグ２０を形
成する場合について説明する。この場合、まず、配線パ
ターン４やポリシリコンプラグ７、あるいは、層間絶縁
膜１３Ａ〜１３Ｃは、エッチングや成膜等の工程の繰り
返しにより、基板上に形成される。
【０００６】この基板に対して、フォトレジストを塗布
する。その後、縮小投影露光、現像処理を行い、マスク
パターンを転写し、基板上にレジストパターンを形成す
る。このレジストパターンをマスクとして、エッチング
処理を行い、これによって、配線パターン４あるいはポ
リシリコンプラグ７に達するホール２０Ａを形成する。
このホールに適当な導電体を充填して導電体プラグ２０
が完成する。このようにエッチングを行い、ホールを形
成する処理は、半導体装置が完成するまでの間に繰り返
し行われることとなる。
する。その後、縮小投影露光、現像処理を行い、マスク
パターンを転写し、基板上にレジストパターンを形成す
る。このレジストパターンをマスクとして、エッチング
処理を行い、これによって、配線パターン４あるいはポ
リシリコンプラグ７に達するホール２０Ａを形成する。
このホールに適当な導電体を充填して導電体プラグ２０
が完成する。このようにエッチングを行い、ホールを形
成する処理は、半導体装置が完成するまでの間に繰り返
し行われることとなる。
【０００７】ところで、近年、半導体装置に対する高速
化かつ大容量化の要求は大きい。そのため、装置自体の
回路パターンの微細化が進められている。また同時に、
情報処理の多様化により、半導体メモリとロジックＬＳ
Ｉを組み合わせたシステムＬＳＩの開発も進められてい
る。例えば、半導体メモリのひとつであるＤＲＡＭと、
ロジックＬＳＩを組み合わせたものはｅＤＲＡＭと呼ば
れ、高速に大容量の画像処理ができる等の特徴がある。
化かつ大容量化の要求は大きい。そのため、装置自体の
回路パターンの微細化が進められている。また同時に、
情報処理の多様化により、半導体メモリとロジックＬＳ
Ｉを組み合わせたシステムＬＳＩの開発も進められてい
る。例えば、半導体メモリのひとつであるＤＲＡＭと、
ロジックＬＳＩを組み合わせたものはｅＤＲＡＭと呼ば
れ、高速に大容量の画像処理ができる等の特徴がある。
【０００８】
【発明が解決しようとする課題】しかし、このようなシ
ステムＬＳＩの場合、その用途も多種になってきてい
る。このため、要求される多種の用途に対応し、システ
ムＬＳＩにおけるＤＲＡＭのようなメモリ部分とロジッ
クＬＳＩの部分の割合が異なってきている。即ち、極端
に例えれば、１チップ上のほとんどがメモリであった
り、あるいは、１チップのほとんどがロジックＬＳＩで
あったりする等、その用途によって、ＤＲＡＭとロジッ
クＬＳＩの搭載される割合が異なってきている。従っ
て、品種の異なる基板間では、１ショット露光で処理さ
れる１チップの寸法が同じであっても、それぞれ用途に
応じて要求されるチップ全体のパターンが異なるため、
ホールの開口率が異なることとなる場合が多い。
ステムＬＳＩの場合、その用途も多種になってきてい
る。このため、要求される多種の用途に対応し、システ
ムＬＳＩにおけるＤＲＡＭのようなメモリ部分とロジッ
クＬＳＩの部分の割合が異なってきている。即ち、極端
に例えれば、１チップ上のほとんどがメモリであった
り、あるいは、１チップのほとんどがロジックＬＳＩで
あったりする等、その用途によって、ＤＲＡＭとロジッ
クＬＳＩの搭載される割合が異なってきている。従っ
て、品種の異なる基板間では、１ショット露光で処理さ
れる１チップの寸法が同じであっても、それぞれ用途に
応じて要求されるチップ全体のパターンが異なるため、
ホールの開口率が異なることとなる場合が多い。
【０００９】このホールの開口率の差は、特にエッチン
グによるホール形成において、同一条件でエッチングを
行った場合、形成されたホールの加工形状に変動を与え
ることとなり、また、その加工マージンにも影響を与え
ることがある。このような加工形状や加工マージンに与
える影響は、パターンの微細化が進むにあたって、重要
な問題となる。
グによるホール形成において、同一条件でエッチングを
行った場合、形成されたホールの加工形状に変動を与え
ることとなり、また、その加工マージンにも影響を与え
ることがある。このような加工形状や加工マージンに与
える影響は、パターンの微細化が進むにあたって、重要
な問題となる。
【００１０】また、加工形状の変動を避けるために、品
種の異なる基板によってエッチングの条件をそろえてい
くのでは、品種の多様化がいっそう進むにつれて、ます
ます処理速度の低下という問題が発生する。
種の異なる基板によってエッチングの条件をそろえてい
くのでは、品種の多様化がいっそう進むにつれて、ます
ます処理速度の低下という問題が発生する。
【００１１】従って、この発明は、このような問題を解
決し、処理速度の低下を抑え、かつ、ホールの加工形状
の変動や、加工マージンの低下を抑えて、異なる開口率
の基板を同じエッチング条件で処理できるようにするこ
とを目的として提案するものである。
決し、処理速度の低下を抑え、かつ、ホールの加工形状
の変動や、加工マージンの低下を抑えて、異なる開口率
の基板を同じエッチング条件で処理できるようにするこ
とを目的として提案するものである。
【００１２】なお、ここで、開口率は、厳密には、ウエ
ハ単位で考える。即ち、開口率とは、ウエハ面積に対す
るホールの総面積を言う。ホールを開口するためのエッ
チング処理は、ウエハ単位で行われるのが通常だからで
ある。しかし、1枚のウエハには複数のチップがあり、こ
のチップには同じパターンをショットする。従って、通
常、開口率は、1チップ毎のホール開口率で代用され
る。
ハ単位で考える。即ち、開口率とは、ウエハ面積に対す
るホールの総面積を言う。ホールを開口するためのエッ
チング処理は、ウエハ単位で行われるのが通常だからで
ある。しかし、1枚のウエハには複数のチップがあり、こ
のチップには同じパターンをショットする。従って、通
常、開口率は、1チップ毎のホール開口率で代用され
る。
【００１３】また、ここで、開口率を一定あるいは一定
範囲内にするとは、同一処理装置でパターンの異なるウ
エハを続けて処理する場合に、それぞれのウエハを比較
して、開口率を一定あるいは一定範囲内にするというこ
とを言っている。
範囲内にするとは、同一処理装置でパターンの異なるウ
エハを続けて処理する場合に、それぞれのウエハを比較
して、開口率を一定あるいは一定範囲内にするというこ
とを言っている。
【００１４】
【課題を解決するための手段】この発明は、品種の異な
る基板をエッチング処理する際に、各基板間で開口率を
調整することにより、加工形状の均一性を担保し、か
つ、同一の処理装置で連続して、品種の異なる基板を処
理できるようにしたものである。
る基板をエッチング処理する際に、各基板間で開口率を
調整することにより、加工形状の均一性を担保し、か
つ、同一の処理装置で連続して、品種の異なる基板を処
理できるようにしたものである。
【００１５】即ち、この発明に係る微細パターンの形成
方法は、基板に層間絶縁膜を形成する工程と、前記層間
絶縁膜に複数のホールをエッチングにより形成する工程
とを含む微細パターンの形成方法において、前記基板に
対する前記ホールの開口率を調整するようにして行うも
のである。
方法は、基板に層間絶縁膜を形成する工程と、前記層間
絶縁膜に複数のホールをエッチングにより形成する工程
とを含む微細パターンの形成方法において、前記基板に
対する前記ホールの開口率を調整するようにして行うも
のである。
【００１６】また、この発明に係る微細パターンの形成
方法は、前記開口率の調整は、前記複数のホールに必要
なパターンを構成しないダミーホールを含ませることに
より行うものである。
方法は、前記開口率の調整は、前記複数のホールに必要
なパターンを構成しないダミーホールを含ませることに
より行うものである。
【００１７】また、この発明に係る微細パターンの形成
方法は、前記ダミーホールは、対比される複数の基板間
で、前記開口率を一定範囲に保つように含ませるもので
ある。
方法は、前記ダミーホールは、対比される複数の基板間
で、前記開口率を一定範囲に保つように含ませるもので
ある。
【００１８】また、この発明に係る微細パターンの形成
方法は、ダミーホールは、対比される複数の基板間で、
前記開口率の変動を５０％の範囲内に抑えるものであ
る。
方法は、ダミーホールは、対比される複数の基板間で、
前記開口率の変動を５０％の範囲内に抑えるものであ
る。
【００１９】次に、この発明に係る半導体装置の製造方
法は、基板の表面に配線パターンを形成する工程と、前
記配線パターン上に層間絶縁膜を成膜する工程と、前記
層間絶縁膜を貫通して、配線パターンに達するホールを
形成する工程を含む半導体装置の製造方法において、前
記ホールを形成する工程は、請求項１から４のいずれか
に記載の微細パターンの形成方法を用いるものである。
法は、基板の表面に配線パターンを形成する工程と、前
記配線パターン上に層間絶縁膜を成膜する工程と、前記
層間絶縁膜を貫通して、配線パターンに達するホールを
形成する工程を含む半導体装置の製造方法において、前
記ホールを形成する工程は、請求項１から４のいずれか
に記載の微細パターンの形成方法を用いるものである。
【００２０】また、この発明に係る半導体装置の製造方
法は、基板に配線パターンを形成する工程と、前記配線
パターン上に層間絶縁膜を成膜する工程と、前記層間絶
縁膜を貫通し、配線パターンに達するホールを、請求項
２から４のいずれかに記載の微細パターンの形成方法を
用いて形成する工程を含む半導体装置の製造方法におい
て、前記ダミーホールは、実回路上問題が生じない部分
を選択して含ませるものである。
法は、基板に配線パターンを形成する工程と、前記配線
パターン上に層間絶縁膜を成膜する工程と、前記層間絶
縁膜を貫通し、配線パターンに達するホールを、請求項
２から４のいずれかに記載の微細パターンの形成方法を
用いて形成する工程を含む半導体装置の製造方法におい
て、前記ダミーホールは、実回路上問題が生じない部分
を選択して含ませるものである。
【００２１】また、この発明に係る半導体装置の製造方
法は、前記配線パターンを形成する工程において、前記
配線パターンの形成のために必要とされ、実際の配線パ
ターンを構成しないダミーパターンが配置され、前記ダ
ミーホールは、前記ダミーパターンを利用して、前記ダ
ミーパターン上に形成するものである。
法は、前記配線パターンを形成する工程において、前記
配線パターンの形成のために必要とされ、実際の配線パ
ターンを構成しないダミーパターンが配置され、前記ダ
ミーホールは、前記ダミーパターンを利用して、前記ダ
ミーパターン上に形成するものである。
【００２２】また、この発明に係る半導体装置の製造方
法は、前記配線パターンを形成する工程において、前記
配線パターンを形成すると共に、実際の配線パターン形
成のためには必要とされないダミーパターンを、前記ダ
ミーホール形成のために配置し、前記ダミーホールは、
前記ダミーパターンの上に形成するものである。
法は、前記配線パターンを形成する工程において、前記
配線パターンを形成すると共に、実際の配線パターン形
成のためには必要とされないダミーパターンを、前記ダ
ミーホール形成のために配置し、前記ダミーホールは、
前記ダミーパターンの上に形成するものである。
【００２３】また、この発明に係る半導体装置の製造方
法は、実回路パターンの構成上必要なホールの配置が、
実回路上欠陥となりやすい特定パターンとならないよう
に、前記ダミーホールを配置するものである。
法は、実回路パターンの構成上必要なホールの配置が、
実回路上欠陥となりやすい特定パターンとならないよう
に、前記ダミーホールを配置するものである。
【００２４】次に、この発明に係る半導体装置は、請求
項６から９に記載の半導体装置の製造方法を用いて製造
されたものである。
項６から９に記載の半導体装置の製造方法を用いて製造
されたものである。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。なお、各図において、同一
または相当する部分には同一符号を付してその説明を簡
略化ないし省略する。
施の形態について説明する。なお、各図において、同一
または相当する部分には同一符号を付してその説明を簡
略化ないし省略する。
【００２６】実施の形態１．図１は、この発明の実施の
形態１により製造された半導体装置を示す断面図であ
る。図１において、１は、半導体基板を、２は、絶縁膜
で形成された分離領域を、３は、信頼性を有する薄い絶
縁膜を示す。また、絶縁膜３の上には、導電性のあるポ
リシリコン膜４Ａ及びタングステンシリサイド膜４Ｂ、
更にその上に酸化膜あるいは窒化膜からなる絶縁膜４Ｃ
及び４Ｄが積層されている。ポリシリコン膜４Ａ、タン
グステンシリサイド４Ｂ、絶縁膜４Ｃ及び４Ｄを含み、
配線パターン４は構成されている。
形態１により製造された半導体装置を示す断面図であ
る。図１において、１は、半導体基板を、２は、絶縁膜
で形成された分離領域を、３は、信頼性を有する薄い絶
縁膜を示す。また、絶縁膜３の上には、導電性のあるポ
リシリコン膜４Ａ及びタングステンシリサイド膜４Ｂ、
更にその上に酸化膜あるいは窒化膜からなる絶縁膜４Ｃ
及び４Ｄが積層されている。ポリシリコン膜４Ａ、タン
グステンシリサイド４Ｂ、絶縁膜４Ｃ及び４Ｄを含み、
配線パターン４は構成されている。
【００２７】１３Ａ〜１３Ｃは、酸化膜あるいは窒化膜
からなる層間絶縁膜である。これらの層間絶縁膜１３Ａ
〜１３Ｃの間には、上記の配線パターン４の他に、必要
に応じて、例えばポリシリコンプラグ７等が形成されて
いる。層間絶縁膜１３Ａ〜１３Ｃは、このように多層に
形成された金属配線を絶縁する役割を果たす。
からなる層間絶縁膜である。これらの層間絶縁膜１３Ａ
〜１３Ｃの間には、上記の配線パターン４の他に、必要
に応じて、例えばポリシリコンプラグ７等が形成されて
いる。層間絶縁膜１３Ａ〜１３Ｃは、このように多層に
形成された金属配線を絶縁する役割を果たす。
【００２８】８は、層間絶縁膜１３Ｃの上に形成された
メタル配線を示す。また、２０Ａは、層間絶縁膜１３Ａ
〜１３Ｃの間に形成されたホール、２０は、このホール
２０Ａに導電体物質を充填した導電体プラグを示す。メ
タル配線８は、層間絶縁膜１３Ａあるいは１３Ｂの間で
絶縁されている配線パターン４あるいはポリシリコンプ
ラグ７に、導電体プラグ２０を通じて接続されている。
なお、上述した範囲においてはすでに知られた技術であ
り、この発明の範囲内において、このような構成に限る
ものではない。
メタル配線を示す。また、２０Ａは、層間絶縁膜１３Ａ
〜１３Ｃの間に形成されたホール、２０は、このホール
２０Ａに導電体物質を充填した導電体プラグを示す。メ
タル配線８は、層間絶縁膜１３Ａあるいは１３Ｂの間で
絶縁されている配線パターン４あるいはポリシリコンプ
ラグ７に、導電体プラグ２０を通じて接続されている。
なお、上述した範囲においてはすでに知られた技術であ
り、この発明の範囲内において、このような構成に限る
ものではない。
【００２９】２１Ａは、層間絶縁膜１３Ａ〜１３Ｃの間
に形成されたダミーホール、２１は、このダミーホール
２１Ａに導電体物質を充填したダミープラグを示す。ダ
ミープラグ２１の上部は、メタル配線８が形成されてい
るが、ダミープラグ２１の下部は、基板１の実回路上問
題を生じない部分１４に達している。ダミーホール２１
Ａの数は、通常の導電体プラグ２０が形成されるための
ホール２０Ａの開口率を考慮して、この開口率を調整す
るようにして決定される。従って、例えば、ＤＲＡＭと
ロジックＬＳＩの搭載される割合の異なる多種の品種等
についても、開口率をほぼ一定になるよう調整すること
ができる。
に形成されたダミーホール、２１は、このダミーホール
２１Ａに導電体物質を充填したダミープラグを示す。ダ
ミープラグ２１の上部は、メタル配線８が形成されてい
るが、ダミープラグ２１の下部は、基板１の実回路上問
題を生じない部分１４に達している。ダミーホール２１
Ａの数は、通常の導電体プラグ２０が形成されるための
ホール２０Ａの開口率を考慮して、この開口率を調整す
るようにして決定される。従って、例えば、ＤＲＡＭと
ロジックＬＳＩの搭載される割合の異なる多種の品種等
についても、開口率をほぼ一定になるよう調整すること
ができる。
【００３０】次に、この層間絶縁膜１３Ａ〜１３Ｃに、
配線パターン４あるいは、ポリシリコンプラグ７に達す
るホール２０Ａ及びダミーホール２１Ａを、開口率を調
整して形成する工程について説明する。
配線パターン４あるいは、ポリシリコンプラグ７に達す
るホール２０Ａ及びダミーホール２１Ａを、開口率を調
整して形成する工程について説明する。
【００３１】まず、配線パターン４や、ポリシリコンプ
ラグ７が形成された層間絶縁膜１３Ａ〜１３Ｃの最上層
１３Ｃの上に、フォトレジストを塗布して、レジスト薄
膜を形成する。次に、縮小投影露光及び現像処理を行
い、このレジスト薄膜に、マスクパターンを転写する。
これによって、層間絶縁膜１３Ｃの上にはレジストパタ
ーンが形成される。このとき、マスクパターンは、品種
の異なる基板との間で、開口率をそろえるため、実回路
上は必要のないダミーホールのパターン像をも含み、こ
れによって、開口率は、品種の異なる基板との間で、ほ
ぼ一定の状態にしてある。従って、層間絶縁膜１３Ｃの
上に形成されたレジストパターンも、開口率がほぼ一定
となるよう調整されたものとなる。
ラグ７が形成された層間絶縁膜１３Ａ〜１３Ｃの最上層
１３Ｃの上に、フォトレジストを塗布して、レジスト薄
膜を形成する。次に、縮小投影露光及び現像処理を行
い、このレジスト薄膜に、マスクパターンを転写する。
これによって、層間絶縁膜１３Ｃの上にはレジストパタ
ーンが形成される。このとき、マスクパターンは、品種
の異なる基板との間で、開口率をそろえるため、実回路
上は必要のないダミーホールのパターン像をも含み、こ
れによって、開口率は、品種の異なる基板との間で、ほ
ぼ一定の状態にしてある。従って、層間絶縁膜１３Ｃの
上に形成されたレジストパターンも、開口率がほぼ一定
となるよう調整されたものとなる。
【００３２】次に、このレジストパターンをマスクとし
てエッチングを行う。このエッチングによって必要に応
じて層間絶縁膜１３Ａ〜１３Ｃを貫通し、配線パターン
４や、ポリシリコンプラグ７に達するホール２０Ａある
いは基板１上の実回路上問題を生じない部分１４に達す
るダミーホール２１Ａが形成される。このホール２０Ａ
及びダミーホール２１Ａに導電体物質が充填され、導電
体プラグ２０及びダミープラグ２１が形成される。さら
に、導電体プラグ２０あるいはダミープラグ２１の上部
には、必要に応じて、メタル配線８が形成される。以上
のようにして、開口率を調整して、微細パターンを形成
することができる。
てエッチングを行う。このエッチングによって必要に応
じて層間絶縁膜１３Ａ〜１３Ｃを貫通し、配線パターン
４や、ポリシリコンプラグ７に達するホール２０Ａある
いは基板１上の実回路上問題を生じない部分１４に達す
るダミーホール２１Ａが形成される。このホール２０Ａ
及びダミーホール２１Ａに導電体物質が充填され、導電
体プラグ２０及びダミープラグ２１が形成される。さら
に、導電体プラグ２０あるいはダミープラグ２１の上部
には、必要に応じて、メタル配線８が形成される。以上
のようにして、開口率を調整して、微細パターンを形成
することができる。
【００３３】尚、この実施の形態１では、レジスト膜を
塗布してフォトマスクパターンを転写する投影露光によ
りレジストパターンを形成して、エッチング処理を行う
方法を例にとって説明した。しかし、これに限るもので
はなく、例えば、電子線による露光法等を用いてレジス
トパターンを形成して、これをマスクにしてエッチング
を行うようなもの等、この発明の範囲内で他の方法によ
るものであってもよい。また、ダミーホール２１Ａに
は、処理を円滑に進めるため、ホール２０Ａと同じ導電
物質を充填した。しかし、これに限るものではなく、絶
縁物質を充填するもの等、この発明の範囲内で他の物質
を充填するものであってもよい。
塗布してフォトマスクパターンを転写する投影露光によ
りレジストパターンを形成して、エッチング処理を行う
方法を例にとって説明した。しかし、これに限るもので
はなく、例えば、電子線による露光法等を用いてレジス
トパターンを形成して、これをマスクにしてエッチング
を行うようなもの等、この発明の範囲内で他の方法によ
るものであってもよい。また、ダミーホール２１Ａに
は、処理を円滑に進めるため、ホール２０Ａと同じ導電
物質を充填した。しかし、これに限るものではなく、絶
縁物質を充填するもの等、この発明の範囲内で他の物質
を充填するものであってもよい。
【００３４】また、この実施の形態１では、各基板間の
開口率をほぼ一定になるように調整したが、これに限る
ものではない。しかし、開口率の差によって生じる基板
間の加工形状のばらつきを許容範囲値以下に抑えること
を考えれば、各基板間での開口率の変動は５０％程度に
抑えることが望ましい。
開口率をほぼ一定になるように調整したが、これに限る
ものではない。しかし、開口率の差によって生じる基板
間の加工形状のばらつきを許容範囲値以下に抑えること
を考えれば、各基板間での開口率の変動は５０％程度に
抑えることが望ましい。
【００３５】この方法によれば、一の処理装置で、異な
る品種の基板に異なるパターンでホールを開口すると
き、ダミーホールを用いて、異なる品種の基板間の開口
率を調整して一定にすることができる。従って、同一の
処理条件で処理しても、ホールの形成時における加工形
状の変動を抑えることができる。これについて図２を用
いて説明する。
る品種の基板に異なるパターンでホールを開口すると
き、ダミーホールを用いて、異なる品種の基板間の開口
率を調整して一定にすることができる。従って、同一の
処理条件で処理しても、ホールの形成時における加工形
状の変動を抑えることができる。これについて図２を用
いて説明する。
【００３６】図２は、実験的に、異なる開口率の基板に
ついてエッチングを行う場合を示す模式図である。図２
において、３０は露光処理を行うチップ、３１は、露光
処理を行わないチップを示す。また、図２（ａ）は、す
べてのチップを露光処理した場合、図２（ｂ）は、５０
％のチップを露光処理した場合、図２（ｃ）は、１０％
のチップのみを露光処理した場合を示す。即ち、ここで
は同じマスクパターンを用いて、１枚の基板の中に、露
光処理を行うチップ３０と行わないチップ３１を設ける
ことにより、ホールの開口率を変化させている。このよ
うにして、サンプルを作成して、エッチング処理を行っ
た後、加工形状を確認する。その結果、ホールの開口率
の違いによって、ホールの寸法に差が生じ、加工形状が
異なっていた。
ついてエッチングを行う場合を示す模式図である。図２
において、３０は露光処理を行うチップ、３１は、露光
処理を行わないチップを示す。また、図２（ａ）は、す
べてのチップを露光処理した場合、図２（ｂ）は、５０
％のチップを露光処理した場合、図２（ｃ）は、１０％
のチップのみを露光処理した場合を示す。即ち、ここで
は同じマスクパターンを用いて、１枚の基板の中に、露
光処理を行うチップ３０と行わないチップ３１を設ける
ことにより、ホールの開口率を変化させている。このよ
うにして、サンプルを作成して、エッチング処理を行っ
た後、加工形状を確認する。その結果、ホールの開口率
の違いによって、ホールの寸法に差が生じ、加工形状が
異なっていた。
【００３７】従って、通常、開口率が異なる基板をエッ
チングする場合には、その開口率に合わせてエッチング
の条件を変える必要がある。しかし、この実施の形態１
では、ダミーホール２１Ａを設けることにより、各基板
間の開口率を一定に保っている。従って、一の処理装置
で、異なる品種の基板に異なるパターンでホールを開口
する場合でも、加工形状の均一性を担保しながら、か
つ、各基板に対応してエッチング条件を整える必要な
く、同じ条件で円滑に処理することができる。
チングする場合には、その開口率に合わせてエッチング
の条件を変える必要がある。しかし、この実施の形態１
では、ダミーホール２１Ａを設けることにより、各基板
間の開口率を一定に保っている。従って、一の処理装置
で、異なる品種の基板に異なるパターンでホールを開口
する場合でも、加工形状の均一性を担保しながら、か
つ、各基板に対応してエッチング条件を整える必要な
く、同じ条件で円滑に処理することができる。
【００３８】なお、以上は、メタル配線８と下層の配線
パターン４あるいはポリシリコンプラグ７とを接続する
場合のホールの形成を例にとって説明したが、これに限
るものではなく、この発明の範囲内で他のエッチングに
も用いられるものである。
パターン４あるいはポリシリコンプラグ７とを接続する
場合のホールの形成を例にとって説明したが、これに限
るものではなく、この発明の範囲内で他のエッチングに
も用いられるものである。
【００３９】実施の形態２．図３は、この発明の実施の
形態２による半導体装置の製造工程を説明するための断
面図である。図３において、５は、実回路を構成しな
い、下層のダミーパターンを示す。このダミーパターン
５は、ＣＭＰ法による平坦化プロセスを用いる場合に、
いわゆるディッシングの発生を抑制する等の理由で配線
パターン４形成の際に配置される。従って、ダミーパタ
ーン５は実際の回路としては機能しない。
形態２による半導体装置の製造工程を説明するための断
面図である。図３において、５は、実回路を構成しな
い、下層のダミーパターンを示す。このダミーパターン
５は、ＣＭＰ法による平坦化プロセスを用いる場合に、
いわゆるディッシングの発生を抑制する等の理由で配線
パターン４形成の際に配置される。従って、ダミーパタ
ーン５は実際の回路としては機能しない。
【００４０】図３に示すように、この実施の形態２で
は、ダミーホール２１Ａは、このダミーパターン５に達
するように形成されている。しかし、ダミーパターン５
は、実際の回路としては機能しないものであるから、ダ
ミープラグ２１が、その上部に形成されても、実際の回
路には影響を与えないようになっている。その他の部分
は実施の形態１と同様であるから、説明を省略する。
は、ダミーホール２１Ａは、このダミーパターン５に達
するように形成されている。しかし、ダミーパターン５
は、実際の回路としては機能しないものであるから、ダ
ミープラグ２１が、その上部に形成されても、実際の回
路には影響を与えないようになっている。その他の部分
は実施の形態１と同様であるから、説明を省略する。
【００４１】このように実施の形態２では、実際の回路
には影響を与えずにダミーホール２１Ａを設けることに
より、品種の異なる各基板間の開口率を一定に保ってい
る。従って、一の処理装置で、異なる品種の基板に異な
るパターンでホールを開口する場合でも、加工形状の均
一性、実回路の信頼性を担保しながら、同時に、各基板
に対応してエッチング条件を整える必要なく、同じ条件
で円滑に処理することができる。
には影響を与えずにダミーホール２１Ａを設けることに
より、品種の異なる各基板間の開口率を一定に保ってい
る。従って、一の処理装置で、異なる品種の基板に異な
るパターンでホールを開口する場合でも、加工形状の均
一性、実回路の信頼性を担保しながら、同時に、各基板
に対応してエッチング条件を整える必要なく、同じ条件
で円滑に処理することができる。
【００４２】なお、この実施の形態２では、配線パター
ン形成時に配置されるダミーパターン５の上にダミーホ
ール２１が形成されるように調整した。しかし、これに
限るものではなく、配線パターン４の形成時、あるい
は、それとは別に、ダミーホール２１Ａを設けるため
に、これに合わせて、別にダミーパターンを形成するも
のであってもよい。
ン形成時に配置されるダミーパターン５の上にダミーホ
ール２１が形成されるように調整した。しかし、これに
限るものではなく、配線パターン４の形成時、あるい
は、それとは別に、ダミーホール２１Ａを設けるため
に、これに合わせて、別にダミーパターンを形成するも
のであってもよい。
【００４３】実施の形態３図４は、この発明の実施の形
態３による半導体装置の製造工程を説明するための上面
模式図である。図４（ａ）は、回路上の欠陥となる特定
パターンを形成する場合のホールの配置を示し、図４
（ｂ）は、特定パターンとならない場合のホールの配置
を示す図である。また、図４において、２０Ａは、導電
体プラグを形成するためのホール、２１Ａは、ダミーホ
ールを示す。
態３による半導体装置の製造工程を説明するための上面
模式図である。図４（ａ）は、回路上の欠陥となる特定
パターンを形成する場合のホールの配置を示し、図４
（ｂ）は、特定パターンとならない場合のホールの配置
を示す図である。また、図４において、２０Ａは、導電
体プラグを形成するためのホール、２１Ａは、ダミーホ
ールを示す。
【００４４】ホール２０Ａが、図４（ａ）に示すように
一直線上に配列されると、その配列は、特定パターンと
なり、回路の欠陥になりやすいことが解っている。従っ
て、この実施の形態３においては、図４（ｂ）に示すよ
うに、実回路上必要なホール２０Ａの周辺に、開口率を
調整するためのダミーホール２１Ａを配置する。
一直線上に配列されると、その配列は、特定パターンと
なり、回路の欠陥になりやすいことが解っている。従っ
て、この実施の形態３においては、図４（ｂ）に示すよ
うに、実回路上必要なホール２０Ａの周辺に、開口率を
調整するためのダミーホール２１Ａを配置する。
【００４５】これようにすれば、実回路上必要なホール
２０Ａの配置が特定パターンになるような場合に、これ
を避けることができ、回路上の欠陥となることを避ける
ことができる。
２０Ａの配置が特定パターンになるような場合に、これ
を避けることができ、回路上の欠陥となることを避ける
ことができる。
【００４６】また、逆に、ダミーホール２１Ａの配置
が、回路の欠陥になりやすい特定パターンとならないよ
うに、ダミーホールの位置を選択して配置することもで
きる。その他の部分は実施の形態１あるいは２と同様で
あるから説明を省略する。
が、回路の欠陥になりやすい特定パターンとならないよ
うに、ダミーホールの位置を選択して配置することもで
きる。その他の部分は実施の形態１あるいは２と同様で
あるから説明を省略する。
【００４７】このように実施の形態３では、ダミーホー
ル２１Ａを有効に配置することにより、開口率を調整し
ながら、実際の回路上必要なホール２０Ａの配列が、回
路上欠陥となりやすい特定パターンとなることを防止す
ることができる。
ル２１Ａを有効に配置することにより、開口率を調整し
ながら、実際の回路上必要なホール２０Ａの配列が、回
路上欠陥となりやすい特定パターンとなることを防止す
ることができる。
【００４８】
【発明の効果】以上述べたように、この発明では、ダミ
ーホールを用いて、品種の異なる各基板間の開口率を一
定範囲に調整することができる。従って、一の処理装置
で、各基板に異なる品種に対応して異なるパターンでホ
ールを開口する場合でも、加工形状の均一性、実回路の
信頼性を担保しながら、同時に、各基板に対応してエッ
チング条件を整える必要なく、同じ条件で円滑に処理す
ることができる。
ーホールを用いて、品種の異なる各基板間の開口率を一
定範囲に調整することができる。従って、一の処理装置
で、各基板に異なる品種に対応して異なるパターンでホ
ールを開口する場合でも、加工形状の均一性、実回路の
信頼性を担保しながら、同時に、各基板に対応してエッ
チング条件を整える必要なく、同じ条件で円滑に処理す
ることができる。
【００４９】また、この発明は、品種の異なる基板間の
開口率を一定に保つことができるため、それぞれの処理
の際、それぞれの品種のパターンにあわせたエッチング
条件に変更する必要がない。従って、同一の処理装置か
つ同一のエッチング条件で続けて処理することができる
ため、円滑に処理を進めることができる。
開口率を一定に保つことができるため、それぞれの処理
の際、それぞれの品種のパターンにあわせたエッチング
条件に変更する必要がない。従って、同一の処理装置か
つ同一のエッチング条件で続けて処理することができる
ため、円滑に処理を進めることができる。
【００５０】また、この発明によれば、ダミーホール
は、ホールが実際の回路上必要な特定パターンとなるの
を防止するように形成されるので、ダミーホールがない
場合より安定した形状を得る事ができる。
は、ホールが実際の回路上必要な特定パターンとなるの
を防止するように形成されるので、ダミーホールがない
場合より安定した形状を得る事ができる。
【図１】 この発明の実施の形態１により製造された半
導体装置を示す断面図である。
導体装置を示す断面図である。
【図２】 異なる開口率の基板についてエッチングを行
った場合を示す図である。
った場合を示す図である。
【図３】 この発明の実施の形態２による半導体装置の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図４】 この発明の実施の形態３による半導体装置の
製造工程を説明するための上面模式図である。
製造工程を説明するための上面模式図である。
【図５】 従来のＤＲＡＭメモリの構造を示す断面模式
図である。
図である。
【図６】 従来のＤＲＡＭメモリの構造を示す断面模式
図である。
図である。
１ 基板、 ２ 分離領域、 ３ 絶縁膜、 ４ 配線
パターン、 ４Ａ ポリシリコン膜、 ４Ｂ タングス
テンシリサイド膜、 ４Ｃ 絶縁膜、 ４Ｄ絶縁膜、
５ ダミーパターン、 ６ 絶縁膜、 ７ ポリシリコ
ンプラグ、８ メタル配線、 ９ 絶縁膜、 １０ ポ
リシリコンプラグ、 １１ 蓄積電極、 １２ 上部配
線、 １３Ａ〜１３Ｈ 層間絶縁膜、 １４ 実回路上
問題を生じない部分、 ２０ 導電体プラグ、 ２０Ａ
ホール、 ２１ ダミープラグ、 ２１Ａ ダミーホ
ール、 ３０ 露光するチップ、 ３１ 露光しないチ
ップ。
パターン、 ４Ａ ポリシリコン膜、 ４Ｂ タングス
テンシリサイド膜、 ４Ｃ 絶縁膜、 ４Ｄ絶縁膜、
５ ダミーパターン、 ６ 絶縁膜、 ７ ポリシリコ
ンプラグ、８ メタル配線、 ９ 絶縁膜、 １０ ポ
リシリコンプラグ、 １１ 蓄積電極、 １２ 上部配
線、 １３Ａ〜１３Ｈ 層間絶縁膜、 １４ 実回路上
問題を生じない部分、 ２０ 導電体プラグ、 ２０Ａ
ホール、 ２１ ダミープラグ、 ２１Ａ ダミーホ
ール、 ３０ 露光するチップ、 ３１ 露光しないチ
ップ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 JJ04 KK01 KK04 KK28 MM07 QQ01 QQ37 RR04 RR06 VV01 5F064 BB02 BB14 CC10 EE15 EE32 EE36 EE60
Claims (10)
- 【請求項１】 基板に層間絶縁膜を形成する工程と、 前記層間絶縁膜に複数のホールをエッチングにより形成
する工程とを含む微細パターンの形成方法において、 前記基板に対する前記ホールの開口率を調整するように
して行うことを特徴とする微細パターンの形成方法。 - 【請求項２】 前記開口率の調整は、前記複数のホール
に必要なパターンを構成しないダミーホールを含ませる
ことにより行うことを特徴とする請求項１に記載の微細
パターンの形成方法。 - 【請求項３】 前記ダミーホールは、対比される複数の
基板間で、前記開口率を一定範囲に保つように含ませる
ことを特徴とする請求項２に記載の微細パターン形成方
法。 - 【請求項４】 前記ダミーホールは、対比される複数の
基板間で、前記開口率の変動を５０％の範囲内に抑える
ことを特徴とする請求項２に記載の微細パターン形成方
法。 - 【請求項５】 基板の表面に配線パターンを形成する工
程と、 前記配線パターン上に層間絶縁膜を成膜する工程と、 前記層間絶縁膜を貫通して、配線パターンに達するホー
ルを形成する工程を含む半導体装置の製造方法におい
て、 前記ホールを形成する工程は、請求項１から４のいずれ
かに記載の微細パターンの形成方法を用いることを特徴
とする半導体装置の製造方法。 - 【請求項６】 基板に配線パターンを形成する工程と、 前記配線パターン上に層間絶縁膜を成膜する工程と、 前記層間絶縁膜を貫通し、配線パターンに達するホール
を、請求項２から４のいずれかに記載の微細パターンの
形成方法を用いて形成する工程を含む半導体装置の製造
方法において、 前記ダミーホールは、実回路上問題が生じない部分を選
択して含ませることを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記配線パターンを形成する工程におい
て、前記配線パターンの形成のために必要とされ、実際
の配線パターンを構成しないダミーパターンが配置さ
れ、 前記ダミーホールは、前記ダミーパターンを利用して、
前記ダミーパターン上に形成することを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項８】 前記配線パターンを形成する工程におい
て、 前記配線パターンを形成すると共に、実際の配線パター
ン形成のためには必要とされないダミーパターンを、前
記ダミーホール形成のために配置し、 前記ダミーホールは、前記ダミーパターンの上に形成す
ることを特徴とする請求項６に記載の半導体装置の製造
方法。 - 【請求項９】 実回路パターンの構成上必要なホールの
配置が、実回路上欠陥となりやすい特定パターンとなら
ないように、前記ダミーホールを配置することを特徴と
する請求項６に記載の半導体装置の製造方法。 - 【請求項１０】 請求項６から９に記載の半導体装置の
製造方法を用いて製造されたことを特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113902A JP2002313908A (ja) | 2001-04-12 | 2001-04-12 | 微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置 |
| US09/974,833 US20020151131A1 (en) | 2001-04-12 | 2001-10-12 | Method of forming minute pattern and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113902A JP2002313908A (ja) | 2001-04-12 | 2001-04-12 | 微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313908A true JP2002313908A (ja) | 2002-10-25 |
Family
ID=18965062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001113902A Withdrawn JP2002313908A (ja) | 2001-04-12 | 2001-04-12 | 微細パターンの形成方法及び半導体装置の製造方法並びに半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020151131A1 (ja) |
| JP (1) | JP2002313908A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124157A (ja) * | 2008-12-19 | 2009-06-04 | Renesas Technology Corp | 配線構造の製造方法 |
| US7605085B2 (en) | 2003-08-12 | 2009-10-20 | Renesas Technology Corp. | Method of manufacturing interconnecting structure with vias |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003163214A (ja) * | 2001-11-26 | 2003-06-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100877096B1 (ko) * | 2006-12-29 | 2009-01-09 | 주식회사 하이닉스반도체 | 더미 패턴을 갖는 반도체 소자 및 그 형성방법 |
-
2001
- 2001-04-12 JP JP2001113902A patent/JP2002313908A/ja not_active Withdrawn
- 2001-10-12 US US09/974,833 patent/US20020151131A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7605085B2 (en) | 2003-08-12 | 2009-10-20 | Renesas Technology Corp. | Method of manufacturing interconnecting structure with vias |
| JP2009124157A (ja) * | 2008-12-19 | 2009-06-04 | Renesas Technology Corp | 配線構造の製造方法 |
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| Publication number | Publication date |
|---|---|
| US20020151131A1 (en) | 2002-10-17 |
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|---|---|---|---|
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