KR20000002422A - 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성방법 - Google Patents

화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성방법 Download PDF

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Abstract

본 발명은 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법에 관한 것으로서, 특히 그 방법은 웨이퍼의 테스트 패턴 영역에 세분화된 소패턴들로 이루어진 하나의 테스트 패턴을 형성하며 메모리 셀 및 주변 회로 영역 사이의 공백 영역에 세분화된 소패턴들로 이루어진 더미 패턴을 형성하며, 고밀도 플라즈마 방식을 이용하여 웨이퍼의 패턴들 전면에 절연막을 증착하며, 테스트 및 더미 패턴들의 토포로지를 위해 화학적기계적연마 공정으로 절연막을 평탄화한다. 따라서, 본 발명에 의하면, 테스트 패턴의 디자인을 소패턴들로 이루어진 하나의 패턴으로 변경하며 주변 영역과 메모리 셀 영역의 공백 부분에 소패턴들로 이루어진 더미 패턴을 형성하므로서 셀과 주변 회로 영역, 또는 주변 회로들 사이의 배선을 층간 절연하는 막의 국부적 토포로지를 억제시킬 뿐만 아니라 갭 필에 요구되는 막 두께와 화학적기계적연마 공정시 타겟 설정 및 공정을 용이하게 한다.

Description

화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 소자 영역의 단차로 인한 층간 절연막의 토포로지를 감소시키고자 실시하는 화학적기계적연마(Chemical Mechanical Polishing) 공정의 안정화 및 신뢰성을 높일 수 있는 반도체 장치의 패턴 형성 방법에 관한 것이다.
반도체 제조 공정에서는 반도체 소자의 고집적화에 따른 디자인 룰의 감소로 배선과 배선, 패턴과 패턴 사이를 절연 물질로 채우는데 어려움이 따르게 된다.
최근에는 이러한 갭 필(gap fill)의 목적을 위해 고밀도 플라즈마 방식으로 산화막을 채워 넣는다. 하지만, 이 산화막은 갭 필 능력이 뛰어난 반면에 하부 구조물들의 단차에 따른 토포로지(topology)가 심하여 후속 공정에서 플로우가 가능한 즉, 평탄화가 높은 절연물질을 사용해야 한다.
도 1은 통상적인 종래 기술에 의한 고집적 반도체 장치의 화학적기계적연마 공정을 설명하기 위한 수직 단면도로서, 이를 참조하면 반도체 장치의 방법은 다음과 같다.
실리콘 기판(도시하지 않음) 상부에 소자 공정을 실시하여 반도체 소자(도시하지 않음), 예를 들면 메모리 셀 트랜지스터 및 주변 회로를 형성한다. 그 다음 반도체 소자를 층간 절연하기 위한 하부의 층간 절연막(10)을 형성한다. 이어서 금속 배선 공정을 실시하여 하부의 반도체 소자들과 연결되도록 메모리 셀 블록 내 워드 라인 스트랩핑(Strapping) 등의 코어 영역(C)과 메모리 셀 영역(B)에 배선(22,24)을 형성하며, 이와 동시에 주변 회로 영역(A)에 테스트 패턴(20)을 형성한다. 그리고, 배선(22,24) 및 테스트 패턴(20)이 형성된 기판 전면에 층간 절연을 하고자 상부의 층간 절연막(30)으로서 산화막을 증착한다.
한편, 기판의 셀 영역 이외의 공백 영역에는 일반적으로 회로가 필요하지 않는 관계로 공백으로 개방된다. 그러나, 이 공백 영역을 주변 회로 영역(A)이라 정의할 경우 이 영역에 위와 같이 테스트 패턴(20)을 형성하며 상기 테스트 패턴(20)은 배선과는 다르게 일반적으로 일정 면적(수십㎛∼ 수백㎛)을 가지는 하나의 패턴으로 구성된다.
이때, 주변 회로 영역(A)에 형성되는 테스트 패턴(20)과 메모리 셀 영역(B) 및 코어 영역(C)에 형성되는 배선들(22,24), 소자들의 단차가 있게 된다. 이에 따라 층간 절연으로 사용되는 산화막(30)은 토포로지가 형성되며, 갭 필의 조건을 향상시키기 위해 고밀도 플라즈마 방식으로 증착된다. 이 경우 실제 갭 필이 이루어질 코어 영역(C)의 배선(24)에 비해 주변 회로 영역(A)의 테스트 패턴(20) 상부에 산화막(30)이 더 두껍게 증착된다. 이러한 불균일하게 증착된 산화막(30)은 후속 공정시 화학적기계적연마 공정을 실시하는데 타겟 설정의 어려움을 야기시킨다.
또한, 기판의 주변 회로 영역(A)에 존재하는 테스트 패턴(20)을 타겟으로 삼아 화학적기계적연마 공정을 진행할 경우에는 필요보다 많은 산화막(30)을 증착시킨 후에 다시 원하는 높이로 산화막을 제거하는 불필요한 공정이 소요되는 문제점이 있었다.
도 2는 하부의 패턴 굴곡에 따른 요철 구조의 절연막과 이후 화학적기계적연마 공정을 거친 절연막의 형태를 도시한 도면이다. 여기서, Cw는 층간 절연막의 상단부 및 하단부가 연마된 두께를 나타내며, Cs는 층간 절연막의 상단부와 하단부의 차이인 스텝 높이를 나타낸다.
이를 참조하면, 상부의 층간 절연막(30)은 화학적기계적연마 공정을 통해서 절연막의 상단부만이 아닌 하단부도 동시에 연마되기 때문에 공정이 종료된 후에 스텝 높이(Cs)에 따라 평탄화가 결정된다. 그러므로 이 층간 절연막 위에 후속 공정을 진행할 경우에는 추가적으로 화학적기계적연마 공정을 실시하여 웨이퍼상의 국부적 토포로지를 줄여야만 하였다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 주변 회로 영역에 형성되는 테스트 패턴의 디자인을 변경하므로서 셀과 주변 회로 영역, 또는 주변 회로들 사이의 배선을 층간 절연하는 막의 국부적 토포로지를 억제시키고 갭 필에 요구되는 막 두께와 화학적기계적연마 공정시 타겟 설정 및 공정을 용이하게 할 수 있는 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법을 제공하는데 있다.
도 1은 통상적인 종래 기술에 의한 고집적 반도체 장치의 화학적기계적연마 공정을 설명하기 위한 수직 단면도이며,
도 2는 하부의 패턴 굴곡에 따른 요철 구조의 절연막과 이후 화학적기계적연마 공정을 거친 절연막의 형태를 도시한 도면이며,
도 3은 본 발명에 따른 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법을 설명하기 위한 수직 단면도이며,
도 4는 본 발명에 사용된 테스트 패턴의 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 하부 층간 절연막
20' : 테스트 패턴
22, 24: 배선
30': 상부 층간 절연막
A : 주변 회로 영역
B : 메모리 셀 영역
C : 코어 영역
상기 목적을 달성하기 위하여 본 발명은 웨이퍼의 테스트 패턴 영역에 세분화된 소패턴들로 이루어진 하나의 테스트 패턴을 형성하며 메모리 셀 및 주변 회로 영역 사이의 공백 영역에 세분화된 소패턴들로 이루어진 더미 패턴을 형성하는 단계와, 고밀도 플라즈마 방식을 이용하여 웨이퍼의 패턴들 전면에 절연막을 증착하는 단계와, 테스트 및 더미 패턴들의 토포로지를 위해 화학적기계적연마 공정으로 절연막을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 화학적기계적연마를 위한 반도체 장치의 패턴 형성 방법에 있어서, 절연막의 두께는 테스트 패턴 및 더미 패턴을 이루는 소패턴들의 크기 및 개수, 소패턴들 사이의 갭 크기에 따라 조정하도록 한다.
본 발명에 의하면, 주변 회로 영역에 형성되는 테스트 패턴의 디자인을 소패턴들로 이루어진 하나의 패턴으로 변경하므로서 셀과 주변 회로 영역, 또는 주변 회로들 사이의 배선을 층간 절연하는 막의 국부적 토포로지를 억제시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법을 설명하기 위한 수직 단면도이다.
우선, 도 3에 나타난 바와 같이 종래 기술과 동일하게 실리콘 기판(도시하지 않음) 상부에 소자 공정을 실시하여 메모리 셀 트랜지스터 및 주변 회로(도시하지 않음)를 형성한다. 그 다음 반도체 소자를 층간 절연하기 위한 하부의 층간 절연막(10)을 형성한다. 이어서 금속 배선 공정을 실시하여 하부의 반도체 소자들과 연결되도록 코어 영역(C)과 메모리 셀 영역(B)에 배선(22,24)을 형성하며, 이와 동시에 주변 회로 영역(A)에 세분화된 소패턴들로 이루어진 하나의 테스트 패턴(20')을 형성한다. 이때, 현재는 공백 상태로 존재하는 메모리 셀 및 주변 회로 영역(B,C) 사이의 공백 영역에 식각시 마이크로 로딩에 의한 효과 등을 고려하여 세분화된 소패턴들로 이루어진 더미 패턴(도시하지 않음)을 추가적으로 형성한다. 이 더미 패턴의 형성으로 이후 층간 절연막의 표면 굴곡은 심해질 수 있으나 소패턴들 사이로 산화막의 갭 필이 일어나 전체적인 토포로지는 감소하는 영향을 끼친다.
이어서, 고밀도 플라즈마 방식을 이용하여 웨이퍼의 패턴들 전면에 절연막 (30')으로서 산화막을 증착한다. 이때, 산화막(30')의 두께는 테스트 패턴(20') 및 더미 패턴을 이루는 소패턴들의 크기 및 개수, 소패턴들 사이의 갭 크기에 따라 조정한다. 그리고, 테스트 패턴(20')과 더미 패턴들의 토포로지를 위해 화학적기계적연마 공정으로 산화막(30')을 평탄화한다.
도 4는 본 발명에 사용된 테스트 패턴의 평면도로서, 본 발명의 패턴은 기존의 패턴 크기를 동일한 크기의 소패턴으로 나누어 형성한다. 그러므로, 이를 이용하여 화학적기계적연마 공정을 실시할 경우 층간 절연막의 국부적인 토포로지에는 영향을 크게 미치지 않지만 웨이퍼 전체의 토포로지에는 영향을 크게 미친다.
따라서, 본 발명은 화학적기계적연마 공정시 타겟 설정을 쉽게 지정할 수 있으며 평탄화를 안정되게 유지할 수 있다.
상기한 바와 같이 본 발명은 주변 회로 영역에 형성되는 테스트 패턴의 디자인을 소패턴들로 이루어진 하나의 패턴으로 변경하며 주변 영역과 메모리 셀 영역의 공백 부분에 소패턴들로 이루어진 더미 패턴을 형성하므로서 셀과 주변 회로 영역, 또는 주변 회로들 사이의 배선을 층간 절연하는 막의 국부적 토포로지를 억제시킬 뿐만 아니라 갭 필에 요구되는 막 두께와 화학적기계적연마 공정시 타겟 설정 및 공정을 용이하게 할 수 있는 효과가 있다.

Claims (2)

  1. 웨이퍼의 테스트 패턴 영역에 세분화된 소패턴들로 이루어진 하나의 테스트 패턴을 형성하며 메모리 셀 및 주변 회로 영역 사이의 공백 영역에 세분화된 소패턴들로 이루어진 더미 패턴을 형성하는 단계;
    고밀도 플라즈마 방식을 이용하여 상기 웨이퍼의 패턴들 전면에 절연막을 증착하는 단계; 및
    상기 테스트 및 더미 패턴들의 토포로지를 위해 화학적기계적연마 공정으로 상기 절연막을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법.
  2. 제1항에 있어서, 상기 절연막의 두께는 테스트 패턴 및 더미 패턴을 이루는 소패턴들의 크기 및 개수, 소패턴들 사이의 갭 크기에 따라 조정하는 것을 특징으로 하는 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100744265B1 (ko) * 2005-12-28 2007-07-30 동부일렉트로닉스 주식회사 금속 배선 및 층간 절연막 제조 방법

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