JPH06326065A - 半導体デバイスおよび製造方法 - Google Patents
半導体デバイスおよび製造方法Info
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- JPH06326065A JPH06326065A JP6076400A JP7640094A JPH06326065A JP H06326065 A JPH06326065 A JP H06326065A JP 6076400 A JP6076400 A JP 6076400A JP 7640094 A JP7640094 A JP 7640094A JP H06326065 A JPH06326065 A JP H06326065A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000005498 polishing Methods 0.000 claims abstract description 214
- 239000000463 material Substances 0.000 claims abstract description 106
- 239000003989 dielectric material Substances 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims description 235
- 238000000034 method Methods 0.000 claims description 111
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 235000012239 silicon dioxide Nutrition 0.000 claims description 26
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 23
- 239000005360 phosphosilicate glass Substances 0.000 claims description 21
- 239000010937 tungsten Substances 0.000 claims description 21
- 229910052721 tungsten Inorganic materials 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 11
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- 238000007517 polishing process Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000007779 soft material Substances 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- DZKDPOPGYFUOGI-UHFFFAOYSA-N tungsten dioxide Inorganic materials O=[W]=O DZKDPOPGYFUOGI-UHFFFAOYSA-N 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000011176 pooling Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Abstract
(57)【要約】
【目的】 半導体構造物の形状の上の表面を平坦化す
る方法を提供する。 【構成】 半導体構造物の形状の上に、硬いポリッシ
ング物質と軟らかいポリッシング物質とを交互に重ねた
層を形成し、その後、上記の交互に重ねられた層をポリ
ッシングして、形状の上に平坦な表面を作成する。この
方法は、交互に層状に配置された硬いポリッシング物質
と軟らかいポリッシング物質のポリッシングの速さの特
徴を利用することにより、平坦化のプロセスを向上す
る。
る方法を提供する。 【構成】 半導体構造物の形状の上に、硬いポリッシ
ング物質と軟らかいポリッシング物質とを交互に重ねた
層を形成し、その後、上記の交互に重ねられた層をポリ
ッシングして、形状の上に平坦な表面を作成する。この
方法は、交互に層状に配置された硬いポリッシング物質
と軟らかいポリッシング物質のポリッシングの速さの特
徴を利用することにより、平坦化のプロセスを向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体の平坦化と構造、
具体的には、ポリッシュ・ストップを使って平坦な表面
を作成する方法に関する。硬いポリッシング物質と軟ら
かいポリッシング物質を交互に重ねた層を使い、それぞ
れのポリッシングの速さの特徴を利用して交互の層の平
坦化を制御し向上する。
具体的には、ポリッシュ・ストップを使って平坦な表面
を作成する方法に関する。硬いポリッシング物質と軟ら
かいポリッシング物質を交互に重ねた層を使い、それぞ
れのポリッシングの速さの特徴を利用して交互の層の平
坦化を制御し向上する。
【０００２】
【従来の技術】集積回路は一般的に、半導体基板に作成
された各種のデバイスをつなぐ金属化された相互接続を
持っている。典型的には、アルミニウムまたはその他の
金属が付着され、パターン付けされ、シリコン基板の表
面に沿って相互接続経路が形成される。殆どのプロセス
では、この第１の金属層の上に誘電性即ち絶縁性の層が
付着され、次に、この誘電層を貫いてバイア開口がエッ
チングされ、さらに第２の金属層が付着される。第２の
金属層が誘電層を覆い、バイア開口を充填し、第１の金
属層に達する電気接触が作成される。誘電層の目的は第
１金属層と第２金属層の相互接続の間の絶縁体として機
能することである。
された各種のデバイスをつなぐ金属化された相互接続を
持っている。典型的には、アルミニウムまたはその他の
金属が付着され、パターン付けされ、シリコン基板の表
面に沿って相互接続経路が形成される。殆どのプロセス
では、この第１の金属層の上に誘電性即ち絶縁性の層が
付着され、次に、この誘電層を貫いてバイア開口がエッ
チングされ、さらに第２の金属層が付着される。第２の
金属層が誘電層を覆い、バイア開口を充填し、第１の金
属層に達する電気接触が作成される。誘電層の目的は第
１金属層と第２金属層の相互接続の間の絶縁体として機
能することである。
【０００３】多くの場合、金属層の間の誘電層は二酸化
ケイ素を化学蒸着（CVD）させたものである。この二酸
化ケイ素の層は第１金属接続の形状に沿って覆うので、
二酸化ケイ素層の表面はその下にある金属配線の高さに
対応して、連続した非平坦な段差を持つ形状をしてい
る。
ケイ素を化学蒸着（CVD）させたものである。この二酸
化ケイ素の層は第１金属接続の形状に沿って覆うので、
二酸化ケイ素層の表面はその下にある金属配線の高さに
対応して、連続した非平坦な段差を持つ形状をしてい
る。
【０００４】誘電層の上表面のこれらの段差は形状とし
て好ましくない点を持っている。第１に、非平坦の誘電
性表面は後工程で行うフォトリソグラフイ・プロセスで
の光学上の解像を妨げ、高解像度の線を描くのが非常に
困難になる。第２に、誘電層を覆う第２の金属層が段差
を被覆しなければならず、段差が大きければ、第２金属
層に開回路ができる危険を生ずる。
て好ましくない点を持っている。第１に、非平坦の誘電
性表面は後工程で行うフォトリソグラフイ・プロセスで
の光学上の解像を妨げ、高解像度の線を描くのが非常に
困難になる。第２に、誘電層を覆う第２の金属層が段差
を被覆しなければならず、段差が大きければ、第２金属
層に開回路ができる危険を生ずる。
【０００５】
【発明が解決しようとする課題】この問題を解決するた
めに、層間誘電層の上表面をよりよく平坦化するための
各種の技術の開発されてきた。化学的／機械的ポリッシ
ングと称する１つの手法は、研磨ポリッシングで誘電層
の上表面に突き出た段差を除去するものである。この方
法は、研磨化合物即ちスラリーと称する研磨物質でコー
ティングされたパッドで覆われたテーブルの上に、シリ
コン基板の表面を下に向けて載せ、基板とテーブルをそ
れぞれ反対向きに回転させて突起部分を除去し、誘電層
の上表面が平坦になるまでプロセスを続ける方法であ
る。
めに、層間誘電層の上表面をよりよく平坦化するための
各種の技術の開発されてきた。化学的／機械的ポリッシ
ングと称する１つの手法は、研磨ポリッシングで誘電層
の上表面に突き出た段差を除去するものである。この方
法は、研磨化合物即ちスラリーと称する研磨物質でコー
ティングされたパッドで覆われたテーブルの上に、シリ
コン基板の表面を下に向けて載せ、基板とテーブルをそ
れぞれ反対向きに回転させて突起部分を除去し、誘電層
の上表面が平坦になるまでプロセスを続ける方法であ
る。
【０００６】ポリッシングの速さ即ちポリッシング・レ
ートは形状とサイズに強く関連しているので、ポリッシ
ングだけで平坦化する方法には限界がある。ポリッシン
グにどんなパッドを使っても、狭くて低いエリアは広く
て低いエリアよりポリッシングが遅く、広くて低いエリ
アは広くて高いエリアより遅く、広くて高いエリアは狭
くて高いエリアよりも遅い。低いエリアとは半導体構造
物の低くなった部分であり、高いエリアとは半導体構造
物の高くなった部分のことである。高い部分は金属配線
のあるところに形成され、何もないシリコン基板表面は
低いままである。広くて高いエリアは金属化したアレー
・パターンの密度の高いところで、狭くて高いエリアは
金属化した配線が粗いところである。最終的に平坦化さ
れた表面を達成するのは、いくつかの異なるポリッシン
グ・レートと、上述の形状（広いか狭いか、高いか低い
か）の最初の厚さとの間のバランスによって決まる。
ートは形状とサイズに強く関連しているので、ポリッシ
ングだけで平坦化する方法には限界がある。ポリッシン
グにどんなパッドを使っても、狭くて低いエリアは広く
て低いエリアよりポリッシングが遅く、広くて低いエリ
アは広くて高いエリアより遅く、広くて高いエリアは狭
くて高いエリアよりも遅い。低いエリアとは半導体構造
物の低くなった部分であり、高いエリアとは半導体構造
物の高くなった部分のことである。高い部分は金属配線
のあるところに形成され、何もないシリコン基板表面は
低いままである。広くて高いエリアは金属化したアレー
・パターンの密度の高いところで、狭くて高いエリアは
金属化した配線が粗いところである。最終的に平坦化さ
れた表面を達成するのは、いくつかの異なるポリッシン
グ・レートと、上述の形状（広いか狭いか、高いか低い
か）の最初の厚さとの間のバランスによって決まる。
【０００７】最後の工程で平坦化を行う従来のプロセス
は、誘電層を単純にポリッシングするか、またはポリッ
シング用の硬い頂層を加えることによって行う。表１は
酸化物をポリッシングするモデルの１例の結果を示す。
このデータは特定のプロセスと特定のパッドの条件の下
でのものである。全て酸化物をポリッシングする場合に
は、非均一形状のポリッシングと、形状とサイズによる
ポリッシング・レートの違いの間の釣り合いが必要にな
る。低くても、より広いところはより狭いところより平
坦化がずっと遅い。0.1mmの低い形状を持つ段差の高さ
が1390Åに減るとすると、低い形状の0.1mmと0.5mmの段
差の高さは、20,000Åの物質は除去され、1000Åを超え
たものになるが、非均一形状の典型的なポリッシングゆ
えに2300Åの形状上の変量が残る。明らかに、この酸化
物ポリッシングの単純なプロセスは、0.1mm以上の低い
エリアを持つ形状を平坦化するには有効な方法ではな
い。
は、誘電層を単純にポリッシングするか、またはポリッ
シング用の硬い頂層を加えることによって行う。表１は
酸化物をポリッシングするモデルの１例の結果を示す。
このデータは特定のプロセスと特定のパッドの条件の下
でのものである。全て酸化物をポリッシングする場合に
は、非均一形状のポリッシングと、形状とサイズによる
ポリッシング・レートの違いの間の釣り合いが必要にな
る。低くても、より広いところはより狭いところより平
坦化がずっと遅い。0.1mmの低い形状を持つ段差の高さ
が1390Åに減るとすると、低い形状の0.1mmと0.5mmの段
差の高さは、20,000Åの物質は除去され、1000Åを超え
たものになるが、非均一形状の典型的なポリッシングゆ
えに2300Åの形状上の変量が残る。明らかに、この酸化
物ポリッシングの単純なプロセスは、0.1mm以上の低い
エリアを持つ形状を平坦化するには有効な方法ではな
い。
【０００８】
【表１】 ------------------------------------------------------------------------ 酸化物の単純なポリッシングのモデルの結果（Subaー500パッドを使用） 段差の高さ[=A](4) 低いエリアの距離[=mm] ポリッシング量(1) 0.1 0.5 1.5 ３ーシグマ(2) 低い範囲(3) 1000 7329 7571 7753 120 424 3000 6153 6783 7284 360 1131 6000 4732 5751 6632 720 1900 10000 3334 4615 5852 1200 2518 15000 2153 3505 5006 1800 2853 20000 1390 2662 4282 2400 2892 40000 241 886 2292 4800 2051 75000 11 129 767 9000 756 注(1)高いエリアからポリッシングおよび／または除去された物質の量。 (2)期待変量における１２％の３シグマのポリッシング均一性。 (3)低いエリアの段差高1.5mmから0.1mmの変量。 (4)上記の低いエリアの寸法と除去される量に関して、モデルから計算した段差 の高さ。 ------------------------------------------------------------------------ ポリッシングされた物質の上に硬い上層を載せる方法に
対して、この酸化物ポリッシングの方法は改良点が多
い。しかし、このプロセスではこれらのエリアにポリッ
シュ・ストップがないので、広い金属配線の上部にポリ
ッシングによるへっこみ（dishing）（以下ディッシン
グ）が出来るのを制御できない。従ってこのプロセスで
は、上述の形状・サイズによるポリッシングの遅速の結
果、および、ポリッシングした結果の非均一形状の約25
00Åを除去するために、より多くポリッシング（以下オ
ーバ・ポリッシング）することができない。
対して、この酸化物ポリッシングの方法は改良点が多
い。しかし、このプロセスではこれらのエリアにポリッ
シュ・ストップがないので、広い金属配線の上部にポリ
ッシングによるへっこみ（dishing）（以下ディッシン
グ）が出来るのを制御できない。従ってこのプロセスで
は、上述の形状・サイズによるポリッシングの遅速の結
果、および、ポリッシングした結果の非均一形状の約25
00Åを除去するために、より多くポリッシング（以下オ
ーバ・ポリッシング）することができない。
【０００９】さらに、ポリッシングによる単純な平坦化
プロセスでは、チップの半分にパターン付けされていな
い広いエリアがあり、残り半分には高密度のパターンが
あるような、金属化された多様な密度に対応できない。
層から層に非平坦部分が集積して、タングステンの溜ま
り（tungsten puddling）の問題や、長い接続点やバイ
アのオーバ・エッチングに関わる問題を起こすので、こ
のような用途には単純な酸化物ポリッシングによる平坦
化プロセスは使用できない。この結果、フォトリソグラ
フイ、段差上への薄層の付着、バイアのエッチング等が
難しくなる。従って、上記の問題を克服し平坦な表面を
得る方法が必要になる。
プロセスでは、チップの半分にパターン付けされていな
い広いエリアがあり、残り半分には高密度のパターンが
あるような、金属化された多様な密度に対応できない。
層から層に非平坦部分が集積して、タングステンの溜ま
り（tungsten puddling）の問題や、長い接続点やバイ
アのオーバ・エッチングに関わる問題を起こすので、こ
のような用途には単純な酸化物ポリッシングによる平坦
化プロセスは使用できない。この結果、フォトリソグラ
フイ、段差上への薄層の付着、バイアのエッチング等が
難しくなる。従って、上記の問題を克服し平坦な表面を
得る方法が必要になる。
【００１０】
【課題を解決するための手段】本発明により、上記の必
要を満たし、従来技術の問題を解決することができる。
本発明は半導体構造物の諸形状の上に実質的に平坦な表
面を作成する方法である。諸形状には金属配線や溝即ち
トレンチのように高い部分と低い部分がある。半導体構
造物の形状の上に硬いポリッシング物質の層と軟らかい
ポリッシング物質の層が交互に形成される。これらの交
互の層をポリッシングして平坦な表面を作成する。この
ポリッシングは、交互の層の異なるポリッシング・レー
トを利用して平坦性を達成する。本発明を使い、化学的
／機械的ポリッシングの特性が改良され、平坦性が向上
し、ポリッシング・プロセスが制御できる。
要を満たし、従来技術の問題を解決することができる。
本発明は半導体構造物の諸形状の上に実質的に平坦な表
面を作成する方法である。諸形状には金属配線や溝即ち
トレンチのように高い部分と低い部分がある。半導体構
造物の形状の上に硬いポリッシング物質の層と軟らかい
ポリッシング物質の層が交互に形成される。これらの交
互の層をポリッシングして平坦な表面を作成する。この
ポリッシングは、交互の層の異なるポリッシング・レー
トを利用して平坦性を達成する。本発明を使い、化学的
／機械的ポリッシングの特性が改良され、平坦性が向上
し、ポリッシング・プロセスが制御できる。
【００１１】軟らかいポリッシング物質にふさわしいの
は、二酸化ケイ素、リンケイ酸塩ガラス（phosphosilic
ate glass: PSG）、ホウリンケイ酸塩ガラス（borophos
phosilicate glass: BPSG）、スパッタ付着された石英
（sputtered quartz）、および、ポリイミドのような誘
電物質である。硬いポリッシング物質としてふさわしい
のは窒化ケイ素、炭化ケイ素、ダイアモンド様炭素（di
amond like carbon）、アルミナ、タングステン、およ
び、二酸化ケイ素である。軟らかいポリッシング物質が
ホウリンケイ酸塩ガラス（BPSG）あるいはリンケイ酸塩
ガラス（PSG）である場合には、二酸化ケイ素が硬いポ
リッシング物質として使える。硬いポリッシング物質か
軟らかいポリッシング物質かは相対的に決まる。同じポ
リッシング条件のもとでは、硬いポリッシング物質は軟
らかいポリッシング物質よりポリッシングが遅い。
は、二酸化ケイ素、リンケイ酸塩ガラス（phosphosilic
ate glass: PSG）、ホウリンケイ酸塩ガラス（borophos
phosilicate glass: BPSG）、スパッタ付着された石英
（sputtered quartz）、および、ポリイミドのような誘
電物質である。硬いポリッシング物質としてふさわしい
のは窒化ケイ素、炭化ケイ素、ダイアモンド様炭素（di
amond like carbon）、アルミナ、タングステン、およ
び、二酸化ケイ素である。軟らかいポリッシング物質が
ホウリンケイ酸塩ガラス（BPSG）あるいはリンケイ酸塩
ガラス（PSG）である場合には、二酸化ケイ素が硬いポ
リッシング物質として使える。硬いポリッシング物質か
軟らかいポリッシング物質かは相対的に決まる。同じポ
リッシング条件のもとでは、硬いポリッシング物質は軟
らかいポリッシング物質よりポリッシングが遅い。
【００１２】また、本発明により、タングステン・バイ
アを囲む硬いポリッシング物質と軟らかいポリッシング
物質が交互になった層で形成された、実質的に平坦な表
面を提供する。充填されたバイアの頂面がタングステン
の溜まりや深堀りのない平坦表面の１部を形成する。
アを囲む硬いポリッシング物質と軟らかいポリッシング
物質が交互になった層で形成された、実質的に平坦な表
面を提供する。充填されたバイアの頂面がタングステン
の溜まりや深堀りのない平坦表面の１部を形成する。
【００１３】
【実施例】本発明は半導体構造物の形状の上に平坦な表
面を作成する方法を提供する。この方法は、硬軟両物質
が交互に形成された少なくとも３つの層を、化学的／機
械的ポリッシングを使用して平坦性をより良く制御し高
めることである。３層とは層間誘電物質の上の硬・軟・
硬または軟・硬・軟の３層である。硬軟それぞれの層
は、半導体構造物の形状即ち輪郭（凹凸）に沿って上が
り・下がりがあり、各層の高い部分と低い部分になって
いる。
面を作成する方法を提供する。この方法は、硬軟両物質
が交互に形成された少なくとも３つの層を、化学的／機
械的ポリッシングを使用して平坦性をより良く制御し高
めることである。３層とは層間誘電物質の上の硬・軟・
硬または軟・硬・軟の３層である。硬軟それぞれの層
は、半導体構造物の形状即ち輪郭（凹凸）に沿って上が
り・下がりがあり、各層の高い部分と低い部分になって
いる。
【００１４】本発明の概念を理解するため、層が交互に
硬・軟・硬になっている場合を考えてみる。層間誘電物
質の上にある硬い層は埋設ポリッシュ・ストップ層であ
る。このポリッシュ・ストップ層により、オーバ・ポリ
ッシングしても背面が皿状に凹む（reverse dishing）
（以下リバース・ディッシング）ことなく、平坦化が実
現できる。上部の硬い層は、平坦化を行ったとき最も広
く低いエリアに残存するような厚さのものである。真ん
中の軟らかい層は頂部と底部の層を位置合わせさせ、オ
ーバ・ポリッシングしてもよい厚さのものである。
硬・軟・硬になっている場合を考えてみる。層間誘電物
質の上にある硬い層は埋設ポリッシュ・ストップ層であ
る。このポリッシュ・ストップ層により、オーバ・ポリ
ッシングしても背面が皿状に凹む（reverse dishing）
（以下リバース・ディッシング）ことなく、平坦化が実
現できる。上部の硬い層は、平坦化を行ったとき最も広
く低いエリアに残存するような厚さのものである。真ん
中の軟らかい層は頂部と底部の層を位置合わせさせ、オ
ーバ・ポリッシングしてもよい厚さのものである。
【００１５】上のパラグラフで説明した具体化は「内部
のポリッシュ・ストップを同一水準にする」方法であ
る。この具体化は、平坦面を向上するために、硬い上部
層と共に埋設ポリッシュ・ストップ層を利用する方法で
ある。
のポリッシュ・ストップを同一水準にする」方法であ
る。この具体化は、平坦面を向上するために、硬い上部
層と共に埋設ポリッシュ・ストップ層を利用する方法で
ある。
【００１６】図１に、このプロセスを始めるための、半
導体構造物の層間誘電物質の上に交互に硬・軟・硬の層
からなる構造を示す。半導体基板１０は金属配線１２を
その表面に持つ。基板１０の金属配線１２と表面１３を
覆う層間誘電物質１４の上に、交互に形成された硬いポ
リッシング物質と軟らかいポリッシング物質の層があ
る。層間の誘電物質１４の上に、上から下に交互に、硬
いポリッシング物質２０、軟らかいポリッシング物質１
８、硬いポリッシング物質１６がある。この具体化で
は、硬いポリッシング物質１６がオーバ・ポリッシング
またはリバース・ディッシングを防ぐための埋設ポリッ
シュ・ストップ層として機能し、平坦化を高める。ある
用途においては、硬いポリッシング物質１６と層間誘電
物質１４とを合わせ１つの層にしても（但し、その物質
が軟らかいポリッシング物質１８よりもポリッシングが
遅いことが条件）よい。
導体構造物の層間誘電物質の上に交互に硬・軟・硬の層
からなる構造を示す。半導体基板１０は金属配線１２を
その表面に持つ。基板１０の金属配線１２と表面１３を
覆う層間誘電物質１４の上に、交互に形成された硬いポ
リッシング物質と軟らかいポリッシング物質の層があ
る。層間の誘電物質１４の上に、上から下に交互に、硬
いポリッシング物質２０、軟らかいポリッシング物質１
８、硬いポリッシング物質１６がある。この具体化で
は、硬いポリッシング物質１６がオーバ・ポリッシング
またはリバース・ディッシングを防ぐための埋設ポリッ
シュ・ストップ層として機能し、平坦化を高める。ある
用途においては、硬いポリッシング物質１６と層間誘電
物質１４とを合わせ１つの層にしても（但し、その物質
が軟らかいポリッシング物質１８よりもポリッシングが
遅いことが条件）よい。
【００１７】図２に示すように、金属配線１２の上の高
い形状部分で、硬いポリッシング物質２０がポリッシン
グされて除去される。これにより、その下にある軟らか
いポリッシング物質１８が高い形状部分上で露出され
る。ポリッシングが続けられ、高い形状部分上の軟らか
いポリッシング物質１８が除去され、硬いポリッシング
物質１６が露出される（図３）。この時点で、低いエリ
アの上の硬いポリッシング物質２０と高いエリアの上の
硬いポリッシング物質１６が平坦な表面を形成する。
い形状部分で、硬いポリッシング物質２０がポリッシン
グされて除去される。これにより、その下にある軟らか
いポリッシング物質１８が高い形状部分上で露出され
る。ポリッシングが続けられ、高い形状部分上の軟らか
いポリッシング物質１８が除去され、硬いポリッシング
物質１６が露出される（図３）。この時点で、低いエリ
アの上の硬いポリッシング物質２０と高いエリアの上の
硬いポリッシング物質１６が平坦な表面を形成する。
【００１８】図４に、ポリッシングまたはウェット・エ
ッチングにより、残存している硬いポリッシング物質２
０が除去された、任意の具体化を示す。この結果、低い
エリアの上の軟らかいポリッシング物質１８と高いエリ
アの上の硬いポリッシング物質１６が平坦表面を形成す
る。
ッチングにより、残存している硬いポリッシング物質２
０が除去された、任意の具体化を示す。この結果、低い
エリアの上の軟らかいポリッシング物質１８と高いエリ
アの上の硬いポリッシング物質１６が平坦表面を形成す
る。
【００１９】図１から図４を使って本具体化を詳述す
る。説明のために下記の物質を使う。頂部の硬いポリッ
シング物質は窒化ケイ素、上部の軟らかいポリッシング
物質はリンケイ酸塩ガラス（以下PSG）、下部の硬いポ
リッシング物質と層間誘電物質は１枚の二酸化ケイ素の
薄層に合わせたものを使う。
る。説明のために下記の物質を使う。頂部の硬いポリッ
シング物質は窒化ケイ素、上部の軟らかいポリッシング
物質はリンケイ酸塩ガラス（以下PSG）、下部の硬いポ
リッシング物質と層間誘電物質は１枚の二酸化ケイ素の
薄層に合わせたものを使う。
【００２０】１回目のポリッシング・ステップでは、上
部の窒化ケイ素層が、高いエリアと低いエリアの間のポ
リッシング・レートの選択性を維持する役割をする。窒
化ケイ素はPSGよりポリッシングが４ー５倍遅い。従っ
て、PSGが４倍除去されている間、高いエリアと低いエ
リアの間の段差は維持される。これにより低いエリアの
ポリッシング・レートは最小になる。
部の窒化ケイ素層が、高いエリアと低いエリアの間のポ
リッシング・レートの選択性を維持する役割をする。窒
化ケイ素はPSGよりポリッシングが４ー５倍遅い。従っ
て、PSGが４倍除去されている間、高いエリアと低いエ
リアの間の段差は維持される。これにより低いエリアの
ポリッシング・レートは最小になる。
【００２１】このポリッシング・ステップを量的にモデ
ル化してポリッシング性能を評価し、ポリッシングの遅
い物質とポリッシュ・ストップの薄層の必要な厚さを決
めることができる。高い形状と低い形状の相対的なポリ
ッシングの速さは、形状間の段差の高さの線形関数であ
ると理解し、ポリッシングのデータを取り入れた半経験
的モデルを作成した。
ル化してポリッシング性能を評価し、ポリッシングの遅
い物質とポリッシュ・ストップの薄層の必要な厚さを決
めることができる。高い形状と低い形状の相対的なポリ
ッシングの速さは、形状間の段差の高さの線形関数であ
ると理解し、ポリッシングのデータを取り入れた半経験
的モデルを作成した。
【００２２】図５にモデルの結果、広い高いエリアに対
して４つの異なる低いエリアの形状サイズの段差の高さ
の減少を、除去された物質量（上部の硬い層が形状から
全てポリッシングで除去され、ポリッシュ・ストップは
低いエリアに全て残存すると仮定）の関数として示す。
下部の表示は、低いエリアのポリッシング中に消費され
る窒化ケイ素の必要量を示す。以上の特性を備えるこの
化学的／機械的ポリッシング・プロセスでは500μｍ以
上の形状サイズには2000Åを超える窒化ケイ素が必要で
ある。形状サイズの関数としての窒化ケイ素の消費量の
違いは、半導体構造物の最後の平坦性を大きく左右す
る。
して４つの異なる低いエリアの形状サイズの段差の高さ
の減少を、除去された物質量（上部の硬い層が形状から
全てポリッシングで除去され、ポリッシュ・ストップは
低いエリアに全て残存すると仮定）の関数として示す。
下部の表示は、低いエリアのポリッシング中に消費され
る窒化ケイ素の必要量を示す。以上の特性を備えるこの
化学的／機械的ポリッシング・プロセスでは500μｍ以
上の形状サイズには2000Åを超える窒化ケイ素が必要で
ある。形状サイズの関数としての窒化ケイ素の消費量の
違いは、半導体構造物の最後の平坦性を大きく左右す
る。
【００２３】プロセスのためには8000Åの段差高が代表
的である。ポリッシング中に2500Åの窒化ケイ素と8000
ÅのPSGが除去され、約14％の３ーシグマのポリッシン
グ均一性を得ると、その結果は2500Åの表面非均一性を
もたらす。これを埋めるにはオーバ・ポリッシングが必
要になる。二酸化ケイ素はPSGより40％ポリッシングが
遅いから、ポリッシュ・ストップとして750Åの二酸化
ケイ素の追加が必要である。この結果としての構造物
は、下から上に、3750Åの二酸化ケイ素、7250ÅのPS
G、2500Åの窒化ケイ素である。下部の形状の上の表面
の最終的な平坦性は上述の非均一形状に加え、±750Å
まで平坦になる。
的である。ポリッシング中に2500Åの窒化ケイ素と8000
ÅのPSGが除去され、約14％の３ーシグマのポリッシン
グ均一性を得ると、その結果は2500Åの表面非均一性を
もたらす。これを埋めるにはオーバ・ポリッシングが必
要になる。二酸化ケイ素はPSGより40％ポリッシングが
遅いから、ポリッシュ・ストップとして750Åの二酸化
ケイ素の追加が必要である。この結果としての構造物
は、下から上に、3750Åの二酸化ケイ素、7250ÅのPS
G、2500Åの窒化ケイ素である。下部の形状の上の表面
の最終的な平坦性は上述の非均一形状に加え、±750Å
まで平坦になる。
【００２４】このモデル・データは、特定のプロセスと
特定のパッドに対応し、平坦性を高める１つの例を表す
が、この方法は他のどのポリッシング・プロセスにも使
え、平坦化プロセスの性能を高めることができる。例え
ば、ある平坦化プロセスが2mmのレンジ（範囲）を達成
できるなら、5mmの範囲を達成するようにプロセスを向
上することができる。また、別の平坦化プロセスが5mm
の範囲を達成できるなら、本発明を利用して8mmの範囲
を達成するようにプロセスを向上することができる。従
って、このモデルの例は、本発明を使用し、所与のプロ
セスとパッドで達成できる平坦化方法の向上を示すため
のものである。
特定のパッドに対応し、平坦性を高める１つの例を表す
が、この方法は他のどのポリッシング・プロセスにも使
え、平坦化プロセスの性能を高めることができる。例え
ば、ある平坦化プロセスが2mmのレンジ（範囲）を達成
できるなら、5mmの範囲を達成するようにプロセスを向
上することができる。また、別の平坦化プロセスが5mm
の範囲を達成できるなら、本発明を利用して8mmの範囲
を達成するようにプロセスを向上することができる。従
って、このモデルの例は、本発明を使用し、所与のプロ
セスとパッドで達成できる平坦化方法の向上を示すため
のものである。
【００２５】もう１つの具体化は「犠牲的酸化物とポリ
ッシュ・ストップ」と称することができ、上述の方法で
達成できた平坦性をさらに向上するものである。これ
は、高いエリアの薄層（硬い層）を選択的に露出するよ
うにポリッシングし、次に、硬い層を選択的に除去し、
平坦になるまでポリッシングすることにより達成でき
る。先ず、ポリッシングを使って、半導体構造物の高い
部分の上の、埋設された上部の硬いポリッシュ・ストッ
プ層を露出する。次に、選択的エッチングを使って、高
いエリアの上の上部の硬いポリッシュ・ストップを、そ
の下の軟らかいポリッシング物質をエッチングすること
なく、除去する。次に、２回目のポリッシングを行い、
軟らかいポリッシング物質を除去し、低いエリアの上の
上部の硬いポリッシュ・ストップと高いエリアの上の下
部の硬いポリッシュ・ストップを残し、平坦面が得られ
る。
ッシュ・ストップ」と称することができ、上述の方法で
達成できた平坦性をさらに向上するものである。これ
は、高いエリアの薄層（硬い層）を選択的に露出するよ
うにポリッシングし、次に、硬い層を選択的に除去し、
平坦になるまでポリッシングすることにより達成でき
る。先ず、ポリッシングを使って、半導体構造物の高い
部分の上の、埋設された上部の硬いポリッシュ・ストッ
プ層を露出する。次に、選択的エッチングを使って、高
いエリアの上の上部の硬いポリッシュ・ストップを、そ
の下の軟らかいポリッシング物質をエッチングすること
なく、除去する。次に、２回目のポリッシングを行い、
軟らかいポリッシング物質を除去し、低いエリアの上の
上部の硬いポリッシュ・ストップと高いエリアの上の下
部の硬いポリッシュ・ストップを残し、平坦面が得られ
る。
【００２６】図６は「犠牲的酸化物とポリッシュ・スト
ップ」方法を始める構造で、半導体構造物の層間誘電物
質の上に交互に硬・軟・硬・軟・硬の層からなる構造を
示す。半導体基板２２がその表面２３上に金属配線２４
を持っている。基板２２の表面２３と金属配線２４を覆
う層間誘電物質２６の上に、交互に重ねられた硬いポリ
ッシング物質と軟らかいポリッシング物質の層がある。
この構造物は、層間誘電物質２６の上に、犠牲的な硬い
ポリッシュ・ストップ３６、軟らかいポリッシング物質
の層３０と３４、および、硬いポリッシング物質２８と
３２がある。表２に交互の各層に使える物質の組み合わ
せを示す。
ップ」方法を始める構造で、半導体構造物の層間誘電物
質の上に交互に硬・軟・硬・軟・硬の層からなる構造を
示す。半導体基板２２がその表面２３上に金属配線２４
を持っている。基板２２の表面２３と金属配線２４を覆
う層間誘電物質２６の上に、交互に重ねられた硬いポリ
ッシング物質と軟らかいポリッシング物質の層がある。
この構造物は、層間誘電物質２６の上に、犠牲的な硬い
ポリッシュ・ストップ３６、軟らかいポリッシング物質
の層３０と３４、および、硬いポリッシング物質２８と
３２がある。表２に交互の各層に使える物質の組み合わ
せを示す。
【００２７】
【表２】 ----------------------------------------------------------------------- 誘電物質／ポリッシュ・ストップ／選択性浸漬の組み合わせ ----------------------------------------------------------------------- 頂層のポリッシングの遅い物質： Si3N4、BSPG、ダイアモンド様炭素 ----------------------------------------------------------------------- 第２層以下： 誘電物質 ポリッシュ・ストップ 選択性浸漬 --------------------- ------------------- ------------------- PSG,TEOS,BPSG,SiO2 W Huang PSG,TEOS,SiO2 Si3N4 熱いリン酸 PSG,TEOS,BPSG,SiO2 Al2O3 硝酸 ----------------------------------------------------------------------- 底層： 誘電物質 ポリッシュ・ストップ --------------------- -------------------- PSG SiO2 PSG,BPSG,TEOS,SiO2 Si3N4 ------------------------------------------------------------------------ 図６から図１０を使い本具体化に関し詳述する。各層は
以下の物質からなる。硬いポリッシュ・ストップ層３２
と３６は窒化ケイ素で、誘電層２６および軟らかいポリ
ッシング物質層３０と３４にはPSGが使われる。最後の
ポリッシュ・ストップ２８は二酸化ケイ素である。
以下の物質からなる。硬いポリッシュ・ストップ層３２
と３６は窒化ケイ素で、誘電層２６および軟らかいポリ
ッシング物質層３０と３４にはPSGが使われる。最後の
ポリッシュ・ストップ２８は二酸化ケイ素である。
【００２８】先ず、高くなった形状の上の硬いポリッシ
ング物質３６と軟らかいポリッシング物質３４がポリッ
シングで除去される。ポリッシングが続けられてポリッ
シュ・ストップ層３２の頂部が露出されるが（図７）、
高いエリアと低いエリアのポリッシング・レートの相対
的な相違により低いエリアはPSGに覆われたまま残る。
次に、露出されたポリッシュ・ストップ３２が選択的に
除去され（図８）、二酸化ケイ素のポリッシュ・ストッ
プ２８と窒化ケイ素のポリッシュ・ストップ３２をポリ
ッシュ・ストップに使って、構造物がポリッシングされ
平坦化される（図９）。任意のステップとして、ポリッ
シングまたはウェット・エッチングを使って、残存した
窒化ケイ素のポリッシュ・ストップ３２を選択的に除去
してもよい（図１０）。
ング物質３６と軟らかいポリッシング物質３４がポリッ
シングで除去される。ポリッシングが続けられてポリッ
シュ・ストップ層３２の頂部が露出されるが（図７）、
高いエリアと低いエリアのポリッシング・レートの相対
的な相違により低いエリアはPSGに覆われたまま残る。
次に、露出されたポリッシュ・ストップ３２が選択的に
除去され（図８）、二酸化ケイ素のポリッシュ・ストッ
プ２８と窒化ケイ素のポリッシュ・ストップ３２をポリ
ッシュ・ストップに使って、構造物がポリッシングされ
平坦化される（図９）。任意のステップとして、ポリッ
シングまたはウェット・エッチングを使って、残存した
窒化ケイ素のポリッシュ・ストップ３２を選択的に除去
してもよい（図１０）。
【００２９】上記のプロセスで重要なことは、最大許さ
れるディッシングの長さ即ち範囲が、所与のモデルの例
で、2mmのオーダーであることで、これは、通常の寸法
の論理チップの低いエリアの範囲としては、先の基礎的
モデルのプロセスでの0.1mmの範囲に較べて大きい。２
回目のポリッシングは、ポリッシュ・ストップとして、
残存している窒化ケイ素と二酸化ケイ素を使用する。こ
のポリッシングの後、窒化ケイ素は選択的に除去され、
二酸化ケイ素は残存する。この後の、層間の接触点とバ
イアを作成するための反応性イオンエッチングのプロセ
スでは、二酸化ケイ素とPSGはほぼ同じようにエッチン
グする。
れるディッシングの長さ即ち範囲が、所与のモデルの例
で、2mmのオーダーであることで、これは、通常の寸法
の論理チップの低いエリアの範囲としては、先の基礎的
モデルのプロセスでの0.1mmの範囲に較べて大きい。２
回目のポリッシングは、ポリッシュ・ストップとして、
残存している窒化ケイ素と二酸化ケイ素を使用する。こ
のポリッシングの後、窒化ケイ素は選択的に除去され、
二酸化ケイ素は残存する。この後の、層間の接触点とバ
イアを作成するための反応性イオンエッチングのプロセ
スでは、二酸化ケイ素とPSGはほぼ同じようにエッチン
グする。
【００３０】１回目のポリッシング・ステップでは、頂
部の窒化ケイ素層が、高いエリアと低いエリアの間のポ
リッシング・レートの選択性を維持する役割をする。窒
化ケイ素は二酸化ケイ素よりポリッシングが４倍遅い。
従って、二酸化ケイ素が４倍除去されている間、高いエ
リアと低いエリアの間の段差は効果的に維持され、これ
により低いエリアのポリッシングの速さが最小になる。
部の窒化ケイ素層が、高いエリアと低いエリアの間のポ
リッシング・レートの選択性を維持する役割をする。窒
化ケイ素は二酸化ケイ素よりポリッシングが４倍遅い。
従って、二酸化ケイ素が４倍除去されている間、高いエ
リアと低いエリアの間の段差は効果的に維持され、これ
により低いエリアのポリッシングの速さが最小になる。
【００３１】本発明を使用して平坦化を行う寸法即ち範
囲はプロセス特性カーブを使って計算できる（Burke: V
LSI Metallization and Interconnect Conference Proc
eedings, pp. 379ー383 (1991)を参照）。この計算は、
先ず１回目のポリッシングで露出される埋設された第１
の硬い層即ちポリッシュ・ストップ層のところの高いエ
リアと低いエリアの間のポリッシング・レートの比を計
算する。この限界比は下記の式で計算できる。
囲はプロセス特性カーブを使って計算できる（Burke: V
LSI Metallization and Interconnect Conference Proc
eedings, pp. 379ー383 (1991)を参照）。この計算は、
先ず１回目のポリッシングで露出される埋設された第１
の硬い層即ちポリッシュ・ストップ層のところの高いエ
リアと低いエリアの間のポリッシング・レートの比を計
算する。この限界比は下記の式で計算できる。
【００３２】
【数１】限界比 = [1-(Oxtop / FT)] / (1+unif/2)2. Oxtopは、後工程の除去ステップからポリッシュ・スト
ップ層を守るために必要な酸化物の限界量である。FTは
頂部の窒化物／誘電層を酸化物に等価換算した酸化物の
厚さで、unifはポリッシング均一性である。選択的除去
をする前にポリッシュ・ストップの上に残った誘電物質
をOxtop以上持つ低いエリアは、後工程のポリッシング
でもディッシングから守られる。7％のオーバ・ポリッ
シング、160nmの窒化ケイ素、および300nmの二酸化ケイ
素を使って、約14％ 3シグマの均一性を得るのであれ
ば、酸化物を30nm残すためには、低いエリアの高いエリ
アに対するポリッシング・レートの比は0.85以下でなく
てはならない。この限界比を所与として、プロセス特性
カーブを使って、限界比を所与のプロセスで使える範囲
に直す。Subaー500パッド（参照前述バークによる文献）
を使う場合、最大許される低いエリアは3.6mm以上であ
る。この限界比のデータは上記の本プロセスに対応する
ものである。モデルの例と同様に、この方程式を他のプ
ロセスに使用して、特定のプロセスとパッドの組み合わ
せで得られる範囲を決めることが出来る。
ップ層を守るために必要な酸化物の限界量である。FTは
頂部の窒化物／誘電層を酸化物に等価換算した酸化物の
厚さで、unifはポリッシング均一性である。選択的除去
をする前にポリッシュ・ストップの上に残った誘電物質
をOxtop以上持つ低いエリアは、後工程のポリッシング
でもディッシングから守られる。7％のオーバ・ポリッ
シング、160nmの窒化ケイ素、および300nmの二酸化ケイ
素を使って、約14％ 3シグマの均一性を得るのであれ
ば、酸化物を30nm残すためには、低いエリアの高いエリ
アに対するポリッシング・レートの比は0.85以下でなく
てはならない。この限界比を所与として、プロセス特性
カーブを使って、限界比を所与のプロセスで使える範囲
に直す。Subaー500パッド（参照前述バークによる文献）
を使う場合、最大許される低いエリアは3.6mm以上であ
る。この限界比のデータは上記の本プロセスに対応する
ものである。モデルの例と同様に、この方程式を他のプ
ロセスに使用して、特定のプロセスとパッドの組み合わ
せで得られる範囲を決めることが出来る。
【００３３】しかし、殆どの場合、チップ設計はパター
ン付けされていない大きな高いエリアがなく、パターン
付けされた大きなエリアを持っているのが普通で、モデ
ルに示したのよりポリッシングが速い。プロセスのた
め、および、限界範囲を計算するためには、アレー・パ
ターン付けの余裕を持つ必要がある。付着後、１以上の
パターン・ファクタを持つアレーは、高いエリアのポリ
ッシングの速さが速くなり本発明の性能が向上する。
ン付けされていない大きな高いエリアがなく、パターン
付けされた大きなエリアを持っているのが普通で、モデ
ルに示したのよりポリッシングが速い。プロセスのた
め、および、限界範囲を計算するためには、アレー・パ
ターン付けの余裕を持つ必要がある。付着後、１以上の
パターン・ファクタを持つアレーは、高いエリアのポリ
ッシングの速さが速くなり本発明の性能が向上する。
【００３４】最後のポリッシュ・ストップの上の誘電物
質を除く２回目のポリッシング・ステップは計時を行
う。このプロセスには低いエリアにポリッシュ・ストッ
プがあり、それより下部の形状（金属配線）の上にもポ
リッシュ・ストップがあり、このため、上記の低いエリ
アおよび下部形状の上のエリア両方にリバース・ディッ
シングをする危険をおかすことなく、非均一形状をポリ
ッシングするのに匹敵するくらいのオーバ・ポリッシン
グができるようになる。この特徴により、従来の技術の
平坦化プロセスで必要であった先述の「バランス」をと
る必要がなくなり、製造プロセスにふさわしいものにな
る。上述の例で示した犠牲的酸化物とポリッシュ・スト
ップのプロセスは終始一貫して下部の形状の上に一定量
の誘電物質を残す方法である。
質を除く２回目のポリッシング・ステップは計時を行
う。このプロセスには低いエリアにポリッシュ・ストッ
プがあり、それより下部の形状（金属配線）の上にもポ
リッシュ・ストップがあり、このため、上記の低いエリ
アおよび下部形状の上のエリア両方にリバース・ディッ
シングをする危険をおかすことなく、非均一形状をポリ
ッシングするのに匹敵するくらいのオーバ・ポリッシン
グができるようになる。この特徴により、従来の技術の
平坦化プロセスで必要であった先述の「バランス」をと
る必要がなくなり、製造プロセスにふさわしいものにな
る。上述の例で示した犠牲的酸化物とポリッシュ・スト
ップのプロセスは終始一貫して下部の形状の上に一定量
の誘電物質を残す方法である。
【００３５】この具体化の利点は、従来の平坦化技術で
共有の問題であったリバース・ディッシングやポリッシ
ングの過不足の危険を犯すことなく、再生産かつ制御可
能な方法で1000Å以内の平坦表面を達成することができ
ることである。従来技術では1000Åの平坦化目標は達成
できないが、上述の本発明の方法はロジック設計に代表
されるようなチップ・パターンに対しても使用すること
ができる。従来のポリッシング技術では0.5mm以上の寸
法の低いエリアに対して効果的に平坦化することができ
ないが、上述のモデルや我々が実験した結果では、2mm
以上であっても効果的に平坦化できることを示した。上
述したように、この方法を使用すれば、他のポリッシン
グ・プロセスでも、平坦化プロセスを一段優れたものに
することができる。
共有の問題であったリバース・ディッシングやポリッシ
ングの過不足の危険を犯すことなく、再生産かつ制御可
能な方法で1000Å以内の平坦表面を達成することができ
ることである。従来技術では1000Åの平坦化目標は達成
できないが、上述の本発明の方法はロジック設計に代表
されるようなチップ・パターンに対しても使用すること
ができる。従来のポリッシング技術では0.5mm以上の寸
法の低いエリアに対して効果的に平坦化することができ
ないが、上述のモデルや我々が実験した結果では、2mm
以上であっても効果的に平坦化できることを示した。上
述したように、この方法を使用すれば、他のポリッシン
グ・プロセスでも、平坦化プロセスを一段優れたものに
することができる。
【００３６】本発明のもう１つの具体化は「タングステ
ンとレベル間誘電物質、および内部ポリッシュ・ストッ
プ平坦化を伴う貫通孔」と称することができ、平坦性を
制御して、タングステンの残滓を持つ低いエリアを高い
エリアに変える方法である。この方法はタングステン残
滓を除去はするが、タングステンの貫通孔をポリッシン
グで除去せず、平坦表面に至るまでポリッシングする方
法である。
ンとレベル間誘電物質、および内部ポリッシュ・ストッ
プ平坦化を伴う貫通孔」と称することができ、平坦性を
制御して、タングステンの残滓を持つ低いエリアを高い
エリアに変える方法である。この方法はタングステン残
滓を除去はするが、タングステンの貫通孔をポリッシン
グで除去せず、平坦表面に至るまでポリッシングする方
法である。
【００３７】図１１に、タングステンとレベル間誘電物
質のプロセスを始める構造、即ち半導体基板３８、金属
配線４０を配置した表面３９を示す。この構造には硬い
物質と軟らかい物質とを交互に備えている。上から順
に、約200nmの軟らかいポリッシング誘電物質５０、約2
00nmの硬いポリッシング物質４８、約760nmの軟らかい
ポリッシング誘電物質４６、および約80nmの硬いポリッ
シュ・ストップ４４が約1800nmのレベル間誘電物質４２
の上にある。ある用途においては、硬いポリッシュ・ス
トップ４４と層間誘電物質４２は１つに合わせた層に
（但し軟らかいポリッシング誘電物質４６よりポリッシ
ングが有意に遅いことが条件）してもよい。
質のプロセスを始める構造、即ち半導体基板３８、金属
配線４０を配置した表面３９を示す。この構造には硬い
物質と軟らかい物質とを交互に備えている。上から順
に、約200nmの軟らかいポリッシング誘電物質５０、約2
00nmの硬いポリッシング物質４８、約760nmの軟らかい
ポリッシング誘電物質４６、および約80nmの硬いポリッ
シュ・ストップ４４が約1800nmのレベル間誘電物質４２
の上にある。ある用途においては、硬いポリッシュ・ス
トップ４４と層間誘電物質４２は１つに合わせた層に
（但し軟らかいポリッシング誘電物質４６よりポリッシ
ングが有意に遅いことが条件）してもよい。
【００３８】硬い層と軟らかい層を交互に付着させた
後、図１２に示すように、バイア５２がエッチングされ
る。バイア５２は全て同じ高さにあり、エッチングの深
さが同じであるから、オーバ・エッチングをする必要が
なく、エッチングの「深堀り」の問題がない。誘電物質
対窒化ケイ素が１：１によるバイアのエッチングによっ
て、従来の技術的問題は起こらない。
後、図１２に示すように、バイア５２がエッチングされ
る。バイア５２は全て同じ高さにあり、エッチングの深
さが同じであるから、オーバ・エッチングをする必要が
なく、エッチングの「深堀り」の問題がない。誘電物質
対窒化ケイ素が１：１によるバイアのエッチングによっ
て、従来の技術的問題は起こらない。
【００３９】次に、図１３に示すように、タングステン
５４が付着され、エッチ・バックされ、1200nm以下の隙
間を残してバイア５２の大部分が充填される。次に、図
１４に示すように、この構造物がポリッシングされる。
約200nmのポリッシュ・ストップの上に200nmの誘電物質
を加えることにより、タングステンの溜まりは起こらな
い。この誘電物質がポリッシュ・ストップの上のタング
ステン残滓を抑え持つので、タングステンは容易に完全
に除去できる。複数のポリッシュ・ストップを上述のよ
うに重ねたことにより、単純な酸化物ポリッシングより
平坦性が向上し、有意のオーバ・ポリッシングも可能に
なる。
５４が付着され、エッチ・バックされ、1200nm以下の隙
間を残してバイア５２の大部分が充填される。次に、図
１４に示すように、この構造物がポリッシングされる。
約200nmのポリッシュ・ストップの上に200nmの誘電物質
を加えることにより、タングステンの溜まりは起こらな
い。この誘電物質がポリッシュ・ストップの上のタング
ステン残滓を抑え持つので、タングステンは容易に完全
に除去できる。複数のポリッシュ・ストップを上述のよ
うに重ねたことにより、単純な酸化物ポリッシングより
平坦性が向上し、有意のオーバ・ポリッシングも可能に
なる。
【００４０】実際的な例として、ポリッシングの遅い物
質として窒化ケイ素、上部の誘電物質の２層にはPSG、
下部の層間の誘電物質には二酸化ケイ素が使用できる。
質として窒化ケイ素、上部の誘電物質の２層にはPSG、
下部の層間の誘電物質には二酸化ケイ素が使用できる。
【００４１】本発明はポリッシュ・ストップ層と上部の
誘電物質層を追加することにより、プロセスが制御可能
になるのみならず、従来の問題を解決し、ポリッシング
による平坦性の範囲を広げ、タングステン溜まりをなく
し、オーバ・エッチングによる深掘りをなくすことがで
きる。また、本発明は、２つのプロセス・ステップを省
略しプロセスのウィンドウ幅が大きいので、プロセスが
有意に節約できる。
誘電物質層を追加することにより、プロセスが制御可能
になるのみならず、従来の問題を解決し、ポリッシング
による平坦性の範囲を広げ、タングステン溜まりをなく
し、オーバ・エッチングによる深掘りをなくすことがで
きる。また、本発明は、２つのプロセス・ステップを省
略しプロセスのウィンドウ幅が大きいので、プロセスが
有意に節約できる。
【００４２】
【発明の効果】集積回路は通常半導体基板上に各種デバ
イスを接続する金属配線を配置して作成されるが、工程
上、この金属配線部分の上の平面が他の平面より高く、
この上に付着された誘電層が非平坦な形状になり、段差
が大きければ、例えばフォトリソグラフイ等の後工程を
困難にする。上記のように本発明は、硬いポリッシング
物質と軟らかいポリッシング物質を交互に重ねた層を用
い、それぞれのポリッシングの速さの特徴を利用し、化
学的／機械的ポリッシングで交互の層を平坦化し、半導
体の平坦な表面を作成する方法を提供するものである。
イスを接続する金属配線を配置して作成されるが、工程
上、この金属配線部分の上の平面が他の平面より高く、
この上に付着された誘電層が非平坦な形状になり、段差
が大きければ、例えばフォトリソグラフイ等の後工程を
困難にする。上記のように本発明は、硬いポリッシング
物質と軟らかいポリッシング物質を交互に重ねた層を用
い、それぞれのポリッシングの速さの特徴を利用し、化
学的／機械的ポリッシングで交互の層を平坦化し、半導
体の平坦な表面を作成する方法を提供するものである。
【図１】本発明の１つの具体化の半導体の最初の構造の
断面図。
断面図。
【図２】図１の構造物のポリッシングの遅い物質の頂部
を除去した断面図。
を除去した断面図。
【図３】図２の構造物をさらにポリッシングし金属配線
上の誘電物質を除去した断面図。
上の誘電物質を除去した断面図。
【図４】図３の構造物をさらにポリッシングまたはウェ
ット・エッチングして残った部分を除去した断面図。
ット・エッチングして残った部分を除去した断面図。
【図５】段差の高さと、形状の大きさと除去する誘電物
質との関数である窒化ケイ素の必要量を示す。
質との関数である窒化ケイ素の必要量を示す。
【図６】本発明のもう１つの具体化である犠牲的酸化物
とポリッシュ・ストップのプロセスの、半導体の最初の
構造の断面図。
とポリッシュ・ストップのプロセスの、半導体の最初の
構造の断面図。
【図７】図６の構造物を、ポリッシングの遅い頂部の物
質と金属配線の上の部分の誘電物質を除去した断面図。
質と金属配線の上の部分の誘電物質を除去した断面図。
【図８】図７の構造物を選択的に浸漬して露出したポリ
ッシュ・ストップを除去した断面図。
ッシュ・ストップを除去した断面図。
【図９】図８の構造物に２回目のポリッシングを行い誘
電物質を除去した断面図。
電物質を除去した断面図。
【図１０】図９の構造物をさらにポリッシングまたはウ
ェット・エッチングをして露出したポリッシュ・ストッ
プを除去した断面図。
ェット・エッチングをして露出したポリッシュ・ストッ
プを除去した断面図。
【図１１】本発明のもう１つの具体化であるタングステ
ンとレベル間誘電物質のプロセスの、半導体の最初の構
造。
ンとレベル間誘電物質のプロセスの、半導体の最初の構
造。
【図１２】図１１の構造物にフォトリソグラフイ及びバ
イア・エッチングをした後の断面図。
イア・エッチングをした後の断面図。
【図１３】図１２の構造物にタングステンを付着しエッ
チバックした後の断面図。
チバックした後の断面図。
【図１４】図１３の構造物をさらにポリッシングして、
上部の誘電物質を除去し、タングステン溜まりをなく
し、ポリッシュ・ストップを付着した後の断面図。
上部の誘電物質を除去し、タングステン溜まりをなく
し、ポリッシュ・ストップを付着した後の断面図。
１０、２２、３８ 半導体基
板 １２、２４、４０ 金属配線 １３、２３、３９ 表面 １４、２６、４２ 層間誘電
物質 １６、２０、２８、３２、３６、４４、４８ 硬いポリ
ッシング物質 １８、３０、３４、４６、５０ 軟らかい
ポリッシング物質 ５２ バイア ５４ タングス
テン
板 １２、２４、４０ 金属配線 １３、２３、３９ 表面 １４、２６、４２ 層間誘電
物質 １６、２０、２８、３２、３６、４４、４８ 硬いポリ
ッシング物質 １８、３０、３４、４６、５０ 軟らかい
ポリッシング物質 ５２ バイア ５４ タングス
テン
フロントページの続き (72)発明者 マイケル アルバート リーチ アメリカ合衆国 95035 カリフォルニア 州 ミルピタス ミルモント 1775 ビー 306
Claims (50)
- 【請求項１】 半導体構造物の形状の上に平坦な表面
を作成する方法であって、 半導体構造物の高くなった部分と低くなった部分を有す
る形状の上に硬いポリッシング物質と軟らかいポリッシ
ング物質を交互に配置した層を形成し、 上記交互の層をポリッシングして上記形状の上に平坦な
表面を形成する、 ステップを有する方法。 - 【請求項２】 上記半導体構造物の上記形状が上記高
くなった部分と低くなった部分の上に配置された最上部
の層間誘電物質層を有する請求項１に記載の方法。 - 【請求項３】 最下部の交互配置層が上記層間誘電物
質層である請求項２に記載の方法。 - 【請求項４】 上記層間誘電物質層が二酸化ケイ素を
有する請求項３に記載の方法。 - 【請求項５】 上記の硬いポリッシング物質層が、窒
化ケイ素、炭化ケイ素、ダイアモンド様炭素、アルミ
ナ、タングステン、および二酸化ケイ素からなるグルー
プから選択される請求項１に記載の方法。 - 【請求項６】 上記軟らかいポリッシング物質が誘電
物質である請求項１に記載の方法。 - 【請求項７】 上記誘電物質が二酸化ケイ素、リンケ
イ酸塩ガラス、ホウリンケイ酸塩ガラス、スパッタ付着
された石英、およびポリイミドからなるグループから選
択される請求項６に記載の方法。 - 【請求項８】 上記硬いポリッシング物質のポリッシ
ングの速さの上記軟らかいポリッシング物質のポリッシ
ングの速さに対する比が少なくとも１：２である請求項
１に記載の方法。 - 【請求項９】 上記硬いポリッシング物質のポリッシ
ングの速さの上記軟らかいポリッシング物質のポリッシ
ングの速さに対する比が少なくとも１：４である請求項
１に記載の方法。 - 【請求項１０】 上記低くなった部分がバイアである請
求項１に記載の方法。 - 【請求項１１】 上記バイアがタングステン・バイアで
ある請求項１０に記載の方法。 - 【請求項１２】 上記高くなった部分が金属配線である
請求項１に記載の方法。 - 【請求項１３】 上記平坦表面の変動幅が約750ー1000Å
以内である請求項１に記載の方法。 - 【請求項１４】 上記交互配置層をポリッシングする前
に上記交互配置層にバイアがエッチングされる請求項１
に記載の方法。 - 【請求項１５】 上記バイアがタングステンで充填され
た請求項１４に記載の方法。 - 【請求項１６】 上記充填されたバイアの頂面が上記平
坦表面の１部分を形成する請求項１５に記載の方法。 - 【請求項１７】 上記交互配置層が、 上記半導体構造物の上記形状の上に該形状に沿って形成
された硬いポリッシング物質の第１の層と、 硬いポリッシング物質の上記第１の層上に該層の形状に
沿って形成された軟らかいポリッシング物質の第２の層
と、 軟らかいポリッシング物質の上記第２の層上に該層の形
状に沿って形成された硬いポリッシング物質の第３の層
と、 を有する請求項１に記載の方法。 - 【請求項１８】 上記第１の層が二酸化ケイ素を有し、
上記第２の層がリンケイ酸塩ガラスを有し、上記第３の
層が窒化ケイ素を有する請求項１７に記載の方法。 - 【請求項１９】 上記交互配置層が硬いポリッシング物
質の上記第３の層の上に該層の形状に沿って形成された
軟らかい物質の第４の層をさらに有する請求項１７に記
載の方法。 - 【請求項２０】 上記交互配置層が、 硬いポリッシング物質の上記第３の層の上に該層の形状
に沿って形成された軟らかいポリッシング物質の第４の
層と、 軟らかいポリッシング物質の上記第４の層の上に該層の
形状に沿って形成された硬いポリッシング物質の第５の
層と、 をさらに有する請求項１７に記載の方法。 - 【請求項２１】 上記第１の層が二酸化ケイ素を有し、
上記第２と第４の層がそれぞれリンケイ酸塩ガラスを有
し、上記第３と第５の層がそれぞれ窒化ケイ素を有する
請求項２０に記載の方法。 - 【請求項２２】 上記ポリッシングが、 上記高くなった部分の上の上記第２の層を露出するため
に上記高くなった部分の上の上記第３の層をポリッシン
グし、 上記高くなった部分の上の上記第１の層を露出するため
に上記高くなった部分の上の上記第２の層をポリッシン
グし、 上記低くなった部分の上の上記第３の層と上記高くなっ
た部分の上の上記第１の層が上記形状の上で平坦な表面
を形成する、 ことを有する請求項１７に記載の方法。 - 【請求項２３】 上記低くなった部分の上の上記第２の
層を露出するために上記低くなった部分の上の上記第３
の層をポリッシングし、上記低くなった部分の上の上記
第２の層と上記高くなった部分の上の上記第１の層が上
記形状の上で平坦な表面を形成することをさらに有する
請求項２２に記載の方法。 - 【請求項２４】 上記ポリッシングが、 上記第４の層を露出するために上記第５の層をポリッシ
ングし、 上記高くなった部分の上の上記第３の層を露出するため
に上記高くなった部分の上の上記第４の層をポリッシン
グし、 上記高くなった部分の上の上記第２の層を露出するため
に上記高くなった部分の上の上記第３の層を除去し、 上記低くなった部分の上の上記第３の層を露出するため
に上記低くなった部分の上の上記第４の層をポリッシン
グし、上記高くなった部分の上の上記第１の層を露出す
るために上記高くなった部分の上の上記第２の層をポリ
ッシングし、 上記低くなった部分の上の上記第３の層と上記高くなっ
た部分の上の上記第１の層が上記形状の上で平坦な表面
を形成する、 ことを有する請求項２０に記載の方法。 - 【請求項２５】 上記第３の層を除去する方法が上記第
３の層に対する選択的エッチングである請求項２４に記
載の方法。 - 【請求項２６】 上記低くなった部分の上の上記第２の
層を露出するために上記低くなった部分の上の上記第３
の層を除去し、上記低くなった部分の上の上記第２の層
と上記高くなった部分の上の上記第１の層が上記の形状
の上で平坦な表面を形成することをさらに有する請求項
２４に記載の方法。 - 【請求項２７】 上記第３の層を除去する方法が上記第
３の層に対する選択的エッチングあるいは上記第３の層
のポリッシングである請求項２６に記載の方法。 - 【請求項２８】 上記交互配置層が、 上記半導体構造物の上記形状の上に該形状に沿って形成
された軟らかいポリッシング物質の第１の層と、 軟らかいポリッシング物質の上記第１の層の上に該層の
形状に沿って形成された硬いポリッシング物質の第２の
層と、 硬いポリッシング物質の上記第２の層の上に該層の形状
に沿って形成された軟らかいポリッシング物質の第３の
層と、 軟らかいポリッシング物質の上記第３の層の上に該層の
形状に沿って形成された硬いポリッシング物質の第４の
層と、 を有する請求項１に記載の方法。 - 【請求項２９】 上記交互配置層が硬いポリッシング物
質の上記第４の層の上に該層の形状に沿って形成された
軟らかいポリッシング物質の第５の層をさらに有する請
求項２８に記載の方法。 - 【請求項３０】 上記交互配置層が、 硬いポリッシング物質の上記第４の層の上に該層の形状
に沿って形成された軟らかいポリッシング物質の第５の
層と、 軟らかいポリッシング物質の上記第５の層の上に該層の
形状に沿って形成された硬いポリッシング物質の第６の
層と、 をさらに有する請求項２８に記載の方法。 - 【請求項３１】 上記ポリッシングが、 上記高くなった部分の上の上記第３の層を露出するため
に上記高くなった部分の上の上記第４の層をポリッシン
グし、 上記高くなった部分の上の上記第２の層を露出するため
に上記高くなった部分の上の上記第３の層をポリッシン
グし、 上記低くなった部分の上の上記第４の層と上記高くなっ
た部分の上の上記第２の層が上記形状の上で平坦な表面
を形成する、 ことを有する請求項２８に記載の方法。 - 【請求項３２】 上記低くなった部分の上の上記第３の
層を露出するために上記低くなった部分の上の上記第４
の層を除去し、上記低くなった部分の上の上記第３の層
と上記高くなった部分の上の上記第１の層が上記形状の
上で平坦な表面を形成することをさらに有する請求項３
１に記載の方法。 - 【請求項３３】 上記第４の層を除去する方法が上記第
４の層に対する選択的エッチングあるいは上記第４の層
のポリッシングである請求項３２に記載の方法。 - 【請求項３４】 上記ポリッシングが、 上記第５の層を露出するために上記第６の層をポリッシ
ングし、 上記高くなった部分の上の上記第４の層を露出するため
に上記高くなった部分の上の上記第５の層をポリッシン
グし、 上記高くなった部分の上の上記第３の層を露出するため
に上記高くなった部分の上の上記第４の層を除去し、 上記低くなった部分の上の上記第４の層を露出するため
に上記低くなった部分の上の上記第５の層をポリッシン
グし、上記高くなった部分の上の上記第２の層を露出す
るために上記高くなった部分の上の上記第３の層をポリ
ッシングし、 上記低くなった部分の上の上記第４の層と上記高くなっ
た部分の上の上記第２の層が上記形状の上で平坦な表面
を形成する、 ことを有する請求項３０に記載の方法。 - 【請求項３５】 上記第４の層を除去する方法が上記第
４の層に対する選択的エッチングである請求項３４に記
載の方法。 - 【請求項３６】 上記低くなった部分の上の上記第３の
層を露出するために上記低くなった部分の上の上記第４
の層を除去し、上記低くなった部分の上の上記第３の層
と上記高くなった部分の上の上記第２の層が上記形状の
上で平坦な表面を形成することをさらに有する請求項３
４に記載の方法。 - 【請求項３７】 上記第４の層を除去する方法が上記第
４の層に対する選択的エッチングあるいは上記第４の層
のポリッシングである請求項３６に記載の方法。 - 【請求項３８】 ポリッシング・プロセスで平坦性を向
上させる方法であって、 高くなった部分と低くなった部分の形状を持つ半導体構
造物を選択し、 上記半導体構造物に対して予め定められた第１の平坦性
範囲を達成できるポリッシング・プロセスを選択し、 上記半導体構造物の上記形状の上に硬いポリッシング物
質と軟らかいポリッシング物質を交互の層に形成し、 上記半導体構造物の上記形状の上に上記の予め定められ
た第１の平坦性範囲より優れた第２の平坦性範囲での平
坦表面を得るために上記選択されたポリッシング・プロ
セスで上記交互配置層をポリッシングする、 ステップを有する方法。 - 【請求項３９】 上記ポリッシング・プロセスが化学的
／機械的ポリッシングである請求項３８に記載の方法。 - 【請求項４０】 上記の予め定められた第１の平坦性範
囲が2mmである請求項３８に記載の方法。 - 【請求項４１】 上記の予め定められた第１の平坦性範
囲が5mmである請求項３８に記載の方法。 - 【請求項４２】 １つまたは複数のバイアを持つ平坦表
面を作成する方法であって、 半導体構造物の高くなった部分と低くなった部分の形状
の上に硬いポリッシング物質と軟らかいポリッシング物
質を交互の層に形成し、 上記交互配置層に１つまたは複数のバイアをエッチング
し、上記エッチングされたバイアが上記半導体構造物の
上記形状に達するまで下方に延び、 上記１つまたは複数のバイアを充填し、 上記交互配置層をポリッシングし、上記ポリッシングさ
れた交互配置層と上記１つまたは複数の充填されたバイ
アの頂面によって平坦表面を形成する、 ことを有する方法。 - 【請求項４３】 上記充填物質がタングステンである請
求項４２に記載の方法。 - 【請求項４４】 上記高くなった部分が金属配線である
請求項４２に記載の方法。 - 【請求項４５】 上記１つまたは複数のバイアの各々が
上記金属配線に接触する請求項４４に記載の方法。 - 【請求項４６】 平坦な頂面を持つ半導体デバイスであ
って、該半導体デバイスは、 頂面を持つ基板と、 上記基板の上記頂面上に配置された高くなった形状と、 上記高くなった形状から上方に延び各々が頂面を持つ１
つまたは複数の充填されたバイアと、 上記１つまたは複数の充填されたバイアを囲み上記基板
の上記頂面の上に硬いポリッシング物質と軟らかいポリ
ッシング物質とを交互に重ねた層があり、上記基板の上
記頂面から最も遠い上記交互配置層と上記１つまたは複
数の充填されたバイアの頂面が平坦表面を形成する、 半導体デバイス。 - 【請求項４７】 上記高くなった形状が金属配線である
請求項４６に記載の半導体デバイス。 - 【請求項４８】 上記充填されたバイアがタングステン
で充填されたバイアである請求項４６に記載の半導体デ
バイス。 - 【請求項４９】 上記交互配置層が、 上記基板の上記頂面の上にあり、上記１つまたは複数の
充填されたバイアを囲む軟らかいポリッシング物質の第
１の層と、 上記軟らかいポリッシング物質の第１の層の上の硬いポ
リッシング物質の第２の層と、 上記硬いポリッシング物質の第２の層の上の軟らかいポ
リッシング物質の第３の層と、 上記軟らかいポリッシング物質の第３の層と上記１つま
たは複数の充填されたバイアの頂面が平坦表面を形成す
る、 ことを有する請求項４６に記載の半導体デバイス。 - 【請求項５０】 上記軟らかいポリッシング物質の第３
の層の上に該層の形状に沿って形成された硬いポリッシ
ング物質の第４の層があり、上記硬いポリッシング物質
の第４の層、上記軟らかいポリッシング物質の第３の層
の部分、および、上記１つまたは複数の充填されたバイ
アの各々の頂面が上記平坦表面をさらに形成する請求項
４９に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/051,915 US5356513A (en) | 1993-04-22 | 1993-04-22 | Polishstop planarization method and structure |
| US08/051,915 | 1993-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326065A true JPH06326065A (ja) | 1994-11-25 |
| JP2702398B2 JP2702398B2 (ja) | 1998-01-21 |
Family
ID=21974176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6076400A Expired - Lifetime JP2702398B2 (ja) | 1993-04-22 | 1994-03-24 | 半導体構造物上に平坦な表面を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5356513A (ja) |
| EP (1) | EP0621630A1 (ja) |
| JP (1) | JP2702398B2 (ja) |
| KR (1) | KR0133483B1 (ja) |
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