JPH07245306A - 半導体装置における膜平坦化方法 - Google Patents

半導体装置における膜平坦化方法

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JPH07245306A
JPH07245306A JP6287341A JP28734194A JPH07245306A JP H07245306 A JPH07245306 A JP H07245306A JP 6287341 A JP6287341 A JP 6287341A JP 28734194 A JP28734194 A JP 28734194A JP H07245306 A JPH07245306 A JP H07245306A
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polishing
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substrate
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洋 高橋
Naoki Nagashima
直樹 長島
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【目的】ウエハ面内における研磨均一性を損なうことな
く、研磨量の制御性に優れ、均一で平坦な膜を形成し得
る、半導体装置における膜平坦化方法を提供する。 【構成】膜平坦化方法は、（イ）基体１０に設けられた
段差部１４の少なくとも頂部に第１の膜２１を形成する
工程と、（ロ）第１の膜２１よりも研磨速度が速い第２
の膜２２で段差部１４を被覆する工程と、（ハ）第２の
膜２２を研磨し、段差部１４の頂部に形成された第１の
膜２１を露出させる工程、から成る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造工程
における層間絶縁層の平坦化、トレンチ素子分離領域の
平坦化等に適用し得る、半導体装置における膜平坦化方
法に関する。
【０００２】
【従来の技術】半導体装置を作製する上で、半導体基板
に例えばＬＯＣＯＳ構造から成る素子分離領域や配線を
形成したり、素子分離領域上に配線を形成したり、半導
体基板上に層間絶縁層を形成してかかる層間絶縁層の上
に配線を形成することが不可欠である。そして、配線等
が形成された半導体基板、配線等が形成された層間絶縁
層、ＬＯＣＯＳ構造から成る素子分離領域が形成された
半導体基板、更にはＬＯＣＯＳ構造から成る素子分離領
域の上に形成された配線等を有する半導体基板等（以
下、総称して半導体装置中間物とも呼ぶ）の表面には、
配線や素子分離領域等によって大きな凹凸が形成されて
いる。その結果、半導体装置中間物の表面の高さは局所
的に変化しており、平坦になっていない。
【０００３】半導体集積回路の微細化に伴い、フォトリ
ソグラフィー技術において用いられる露光光は短波長化
している。露光焦点深度は露光光の波長の逆数に比例す
る。従って、投影光学系の露光焦点深度が浅くなってい
る。それ故、半導体装置中間物の表面にフォトレジスト
を塗布し、かかるフォトレジストを露光するとき、半導
体装置中間物の表面に大きな凹凸が存在すると、投影光
学系からのフォトレジストの位置が投影光学系の最適露
光焦点深度内に収まらなくなる。その結果、フォトレジ
ストの露光・現像処理を行って得られる半導体装置中間
物上のフォトレジストパターンの線幅が、半導体装置中
間物において局所的に変動するという問題が生じる。あ
るいは又、フォトレジストパターンの形状が所望の形状
から逸脱した状態になるという問題が起きる。
【０００４】更には、層間絶縁層の表面に大きな凹凸が
存在する場合、層間絶縁層上に配線層を形成したとき、
配線層の局所的な膜厚変動を招く。このような配線層を
所望の形状にパターニングしたとき、配線層の薄い部分
から形成された配線は、その厚さが薄くなり、かかる配
線の部分の耐圧が低下するという問題もある。
【０００５】現在、半導体装置中間物の表面に凹凸を出
来るだけ形成しない技術が、各種検討されている。これ
らの技術として、ホウ素リンシリケートガラス（ＢＰＳ
Ｇ）リフロー法、絶縁膜堆積エッチバック法、ＳＯＧ
（Spin On Glass）平滑化法、表面凸部を積極的にエッ
チングして平坦化する方法、あるいは研磨平坦化技術を
挙げることができる。
【０００６】以下、研磨平坦化技術の概要を図２４の工
程図によって説明する。
【０００７】図２４の（Ａ）に示すように、半導体基板
１１０の表面には配線１１４が形成されている。このよ
うな半導体基板１１０の上に、例えばＣＶＤ法にて酸化
シリコンから成る絶縁層１２１を形成する（図２４の
（Ｂ）参照）。次いで図２４の（Ｃ）に示すように、か
かる絶縁層１２１の上面側を研磨して、その表面を平坦
化する。
【０００８】一方、従来から、半導体装置の素子分離領
域形成方法としてＬＯＣＯＳ法が用いられている。この
ＬＯＣＯＳ法においては、窒化シリコン膜をマスクとし
て、シリコン半導体基板を選択的に熱酸化することによ
って、酸化膜から成る素子分離領域をシリコン半導体基
板に形成する。しかしながら、熱酸化時に、窒化シリコ
ン膜のエッジ部分からシリコン半導体基板の横方向に酸
化膜が窒化シリコン膜に向かって喰い込む現象、所謂バ
ーズビークが生ずる。そのため、設計時のマスクと実際
の素子分離領域パターンの間に寸法の変換差が発生し、
半導体素子の微細化や大容量化に対応することが困難に
なってきている。
【０００９】このような問題に対処するために、半導体
基板に反応性イオンエッチング等によって溝部（トレン
チ）を設け、この溝部内に絶縁膜を充填する、所謂トレ
ンチ素子分離領域形成方法が提案されている。このトレ
ンチ素子分離領域形成方法においては、溝部（トレン
チ）を半導体基板に形成した後、溝部内を含む半導体基
板の表面に絶縁膜を堆積し、反応性イオンエッチングに
よって絶縁膜をエッチバックし、溝部内に絶縁膜を残し
ながら、半導体基板の表面を再度露出させる。かかる露
出した半導体基板の部分に例えば半導体素子を形成す
る。
【００１０】この従来のトレンチ素子分離領域形成方法
における最大の問題点は、絶縁膜の平坦化手法にある。
即ち、このようなエッチバックに基づいたトレンチ素子
分離領域形成方法においては、絶縁膜をエッチバックし
たとき、広いフィールド領域を形成するための幅の広い
溝部内に絶縁膜が残らないという問題がある。従って、
このようなエッチバックを用いる方法においては、ＬＯ
ＣＯＳ法を併用しなければならない。即ち、幅の狭い溝
部に関してはトレンチ素子分離領域形成方法にて素子分
離領域を形成し、幅の広い溝部に関してはＬＯＣＯＳ法
にて素子分離領域（広いフィールド領域）を形成する。
このような、ＬＯＣＯＳ法とトレンチ素子分離領域形成
方法が二重に必要とされる素子分離領域形成方法は、工
程数が多く、作業が複雑なため、半導体装置の量産化に
は不向きである。
【００１１】一方、素子分離領域を形成すべき部分の広
さによって絶縁膜の残り量が変化し難く、トレンチ素子
分離領域形成方法のみで全ての素子分離領域を形成し得
る平坦化手法が、例えば化学的機械的研磨法（ＣＭＰ
法）や機械的研磨法である。ＣＭＰ法等の研磨法に基づ
くトレンチ素子分離領域形成方法によって、幅１０μｍ
〜１０００μｍという広い素子分離領域（広いフィール
ド領域）を形成することが可能となり、素子分離領域形
成工程の大幅な削減ができる。従って、ＣＭＰ法や機械
的研磨法は、最も生産性の高いトレンチ素子分離領域形
成方法として現在注目されている技術である。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
ＢＰＳＧリフロー法、絶縁膜堆積エッチバック法又はＳ
ＯＧ平滑化法は、半導体装置中間物において、局所的に
その表面の凹凸を緩和するだけである。このため、上述
のフォトリソグラフィー技術における問題を根本的に解
決することはできない。また、表面の凸部を積極的にエ
ッチングして半導体装置中間物の表面を平坦化する方法
は、エッチング量の調節や工程数の増加という課題を抱
えている。
【００１３】更には、研磨平坦化技術を用いて半導体装
置中間物の表面の凹凸を平坦化する方法では、絶縁層１
２１を研磨する際、１枚のウエハの面内（以下、単にウ
エハ面内とも呼ぶ）における絶縁層１２１の研磨速度や
研磨量が均一にならない。その結果、図２４の（Ｃ）に
示すように、研磨後の絶縁層１２１の膜厚はウエハ面
内、更には半導体装置中間物内において不均一となる。
従って、この方法によっても、フォトリソグラフィー技
術における問題点を解決することはできない。更には、
配線１１４上の絶縁層１２１にビヤホール等の接続孔を
形成する場合、配線１１４の上方の絶縁層１２１に開口
部を形成しなければならない（図２４の（Ｄ）参照）。
然るに、各配線１１４の上方の絶縁層１２１の膜厚にば
らつきがある場合、膜厚が厚い絶縁層１２１の部分に対
するエッチング量を増加させる必要があり、絶縁層１２
１のエッチング条件が複雑になるという問題がある。ま
た、研磨速度が一定でない研磨においては、研磨量が研
磨速度の変動量に依存するので、研磨後の絶縁層１２１
の膜厚の制御が非常に難しい。
【００１４】従来のＣＭＰ法や機械的研磨法を用いたト
レンチ素子分離領域形成方法には２つの問題点がある。
即ち、研磨による素子分離領域を含む半導体基板へのダ
メージの発生（図２５の（Ａ）の模式図を参照）、及び
ウエハ面内における研磨均一性の問題である。素子分離
領域にダメージが発生すると、素子分離領域の耐圧が低
下する。また、半導体基板にダメージが発生すると、か
かる半導体基板の領域に半導体素子を形成したとき、例
えば半導体素子のリーク電流が増大する。尚、図２５に
おいて、参照番号１１０は半導体基板、１３０は半導体
基板に形成された段差部の底部（凹部）、１４１は例え
ばＳｉＯ2から成る絶縁膜、１３１は素子分離領域であ
る。
【００１５】半導体基板へのダメージの発生は、絶縁膜
１４１の研磨レートや平坦性を犠牲にすることによっ
て、ある程度改善することが可能である。即ち、例えば
ＣＭＰ法にて使用する研磨材粒子の２次粒径を小さく
（１０ｎｍ程度あるいはそれ以下）抑えたコロイダルシ
リカを用い、しかも、研磨布としてはやや硬度の低い研
磨布（Ａｓｋｅｒ−Ｃ硬度で７０〜８０程度）を使用す
れば、半導体基板に与えるダメージを少なくできる。し
かし、この場合、研磨レートが低く（１０ｎｍ／分程度
あるいはそれ以下）、研磨量に対する凸部の除去量も小
さい。従って、ウエハ１枚を研磨するのに２時間以上も
要し、極めてスループットが悪くなる。ウエハが大口径
化すると、ウエハ面内における研磨均一性の問題もある
ため、複数枚のウエハを同時処理することが困難にな
る。それ故、このような方法で半導体基板へのダメージ
の発生を解決することは現実的ではない。
【００１６】絶縁膜をＣＭＰ法にて選択的に除去する場
合、研磨液と絶縁膜との化学的な反応、及び研磨材によ
る絶縁膜の機械的な研磨の双方によって、絶縁膜が除去
される。そこで、半導体基板へのダメージの発生の別の
解決策として、ＣＭＰ法における化学的研磨性を高める
方法が挙げられる。即ち、不純物を混入した酸化シリコ
ン膜や多結晶シリコン膜を絶縁膜として堆積させ、ＣＭ
Ｐ法にてかかる絶縁膜を平坦化する方法である。これら
の絶縁膜は、絶縁膜中に含まれる不純物と研磨液との化
学反応によって研磨が進行するので、半導体基板へのダ
メージ発生が少なく、研磨レートも１００ｎｍ／分程度
と比較的早い。従って、スループットも問題とならな
い。
【００１７】しかしながら、化学的研磨性を高めると等
方的に絶縁膜の研磨が進行するため、段差部の幅の広い
底部（凹部）における膜厚減り（ディッシングとも呼ば
れる）が問題となる。このような現象を、図２５の
（Ｂ）及び（Ｃ）に模式的に示す。尚、図２５の（Ｂ）
においては、研磨されつつある絶縁膜１４１の表面の位
置を点線で示した。
【００１８】一方、ウエハ面内における研磨不均一性の
問題には２つの要因がある。１つは絶縁膜の堆積膜厚の
ウエハ面内の分布（ばらつき）であり、他の１つは研磨
レートのウエハ面内の分布（ばらつき）である。８イン
チ径のウエハを処理する現行の絶縁膜堆積装置（例えば
ＣＶＤ装置）においては、絶縁膜の堆積膜厚のウエハ面
内の分布（ばらつき）は最低でも±３〜５％程度ある。
一方、８インチ径のウエハを処理する現行の化学的機械
的研磨装置においては、ウエハ面内の研磨レートには最
低でも±３〜５％程度のばらつきが存在する。
【００１９】従って、これらのばらつきが加算される
と、ウエハ面内における研磨均一性は最低でも±５〜１
０％ばらつくことになる。従来のトレンチ素子分離領域
形成方法においては、絶縁膜は１種類の材料から構成さ
れているので、半導体基板に形成された段差部の広い底
部（凹部）における絶縁膜の削れ量が大きくなる。それ
故、幅の広い底部内の絶縁膜を確実に残し且つかかる絶
縁膜を出来る限り平坦化するためには、堆積すべき絶縁
膜の厚さを、段差部の高さの２倍程度とする必要があ
る。例えば段差部の高さを０．５μｍとすれば、堆積す
べき絶縁膜の膜厚は１μｍ程度となり、ウエハ面内にお
ける研磨均一性は最低でも±５０〜１００ｎｍばらつく
ことになる。
【００２０】特開昭５９−１３６９４３号公報には、溝
の深さよりも少なくとも厚い絶縁膜を全面に堆積させた
後、かかる絶縁膜をＣＭＰ法で除去する素子分離領域の
形成方法が開示されている。しかしながら、この特許公
開公報に開示された技術においては、基本的には絶縁膜
は１種類の材料から構成されており、あるいは又、２層
の絶縁膜から構成されている場合にあっては同程度の研
磨速度を有する材料から各絶縁膜は構成されており、デ
ィッシング現象を解決することは困難である。また、溝
の深さよりも少なくとも厚い絶縁膜を全面に堆積させる
ため、ウエハ面内における研磨均一性が悪くなるという
問題がある。
【００２１】従って、本発明の目的は、ウエハ面内にお
ける研磨均一性を損なうことなく、研磨量の制御性に優
れ、均一で平坦な膜を形成し得る、半導体装置における
膜平坦化方法を提供することにある。あるいは又、本発
明の目的は、化学的機械的研磨法や機械的研磨法による
トレンチ素子分離領域形成工程における問題点である、
半導体基板への研磨ダメージの発生防止とウエハ面内に
おける研磨均一性の両面で優れた、半導体装置における
膜平坦化方法を提供することにある。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体装置における膜平
坦化方法は、（イ）基体に設けられた段差部の少なくと
も頂部に第１の膜を形成する工程と、（ロ）該第１の膜
よりも研磨速度が速い第２の膜で段差部を被覆する工程
と、（ハ）該第２の膜を研磨し、段差部の頂部に形成さ
れた前記第１の膜を露出させる工程、から成ることを特
徴とする。
【００２３】段差部は、例えば配線や素子分離領域から
構成することができる。基体としては、半導体基板、半
導体基板の上方に形成された層間絶縁層を例示すること
ができる。また、研磨速度が速いあるいは遅いとは、同
一の研磨装置及び同一の研磨条件において膜を研磨した
とき、或る膜の研磨レートがＰR1となり、他の膜の研磨
レートＰR2が、例えばＰR1の少なくとも２倍となった場
合、或る膜よりも他の膜の方が研磨速度が速いと規定す
る。また、第１の膜を露出させるとき、第１の膜が研磨
される場合もあるし、研磨されない場合もある。以下に
おいても同様である。
【００２４】本発明の第１の態様に係る半導体装置にお
ける膜平坦化方法においては、段差部の高さをＨとし、
段差部頂部における第１の膜の厚さをＴ1とし、段差部
の底面からの第２の膜の表面の高さをＴ2としたとき、
Ｔ2の値はＨ＋Ｔ1の値より大きいか若しくは略等しいこ
とが好ましい。ここで略等しいとは、例えば使用する研
磨装置や研磨条件にも依存するが、 ｜Ｔ2−（Ｈ＋Ｔ1）｜≦０．１μｍ を意味する。Ｔ2の値が（Ｈ＋Ｔ1）の値より非常に小さ
い場合、上記（ハ）の工程において、段差部底部の上方
の第２の膜が研磨されない虞がある。これでは、膜全体
の平滑性が乏しくなってしまう。
【００２５】また、前記（ハ）の工程の後、段差部頂部
の第１の膜を除去する工程を更に含むことができる。こ
れによって、第１の膜が除去された段差部頂部に、例え
ば半導体素子を形成することができ、一方、第２の膜で
埋め込まれた段差部底部は、例えばトレンチ素子分離領
域を構成する。
【００２６】本発明の第１の態様に係る半導体装置にお
ける膜平坦化方法においては、第１の膜は、酸化シリコ
ン及び窒化シリコンのいずれか一方若しくは両方が積層
されて成り、第２の膜は、不純物を含有した酸化シリコ
ン及び多結晶シリコンのいずれか一方若しくは両方が積
層されて成ることが望ましい。第１及び第２の膜をこの
ような構成にすることで、十分な研磨速度比が得られ
る。尚、酸化シリコンにはＳｉＯ2のみならずＳｉＯＮ
も包含される。以下においても同様である。
【００２７】上記の目的を達成するための本発明の第２
の態様に係る半導体装置における膜平坦化方法は、
（イ）基体に設けられた高さＨの段差部の少なくとも頂
部に、段差部頂部における膜厚がＴ1の第１の膜を形成
する工程と、（ロ）段差部底面から第２の膜の表面まで
の高さＴ2が（Ｈ＋Ｔ1）の値より小さいか若しくは略等
しくなるように、第１の膜よりも研磨速度の早い第２の
膜で段差部を被覆する工程と、（ハ）段差部底面から第
３の膜の表面までの高さがＴ3となるように、該第２の
膜上に、第２の膜よりも研磨速度の遅い第３の膜を形成
する工程と、（ニ）第３の膜及び第２の膜を研磨し、段
差部の頂部に形成された前記第１の膜を露出させる工
程、から成ることを特徴とする。
【００２８】ここで、高さＴ2が（Ｈ＋Ｔ1）の値と略等
しいとは、例えば使用する研磨装置や研磨条件にも依存
するが、 ｜Ｔ2−（Ｈ＋Ｔ1）｜≦０．１μｍ を意味する。Ｔ2の値が（Ｈ＋Ｔ1）の値より非常に大き
い場合、上記（ニ）の工程において、段差部頂部の第１
の膜が研磨ストッパとして機能しなくなるし、段差部の
頂部に形成された第１の膜を露出させることができなく
なる虞があり、膜全体の平滑性が乏しくなる場合があ
る。
【００２９】本発明の第２の態様に係る半導体装置にお
ける膜平坦化方法においては、例えば使用する研磨装置
や研磨条件にも依存するが、 ｜Ｔ3−（Ｈ＋Ｔ1）｜≦０．１μｍ の関係を満足することが、段差部の頂部に形成された第
１の膜を一層確実に露出させ、且つ膜全体を一層均一に
平滑化する上で、好ましい。尚、｜（Ｔ2＋Ｔ3）−（Ｈ
＋Ｔ1）｜＞０．１μｍとなる場合、第１、第２及び第
３の膜にて構成される膜表面にはゆるやかな段差が生じ
るが、場合によっては問題ない。尚、例えば使用する研
磨装置や研磨条件にも依存するが、 Ｔ2−（Ｈ＋Ｔ1）≦０．１μｍ の関係を満足することが、段差部の頂部に形成された第
１の膜を確実に露出させ、且つ膜全体を平滑化する上
で、望ましい。
【００３０】段差部がトレンチ素子分離領域から構成さ
れる場合には、更に、Ｈ≦Ｔ2であることが好ましい。
Ｔ2＜Ｈ＋Ｔ1の場合には、Ｈ＋Ｔ1＜Ｔ3あるいはＨ＜Ｔ
3＜Ｈ＋Ｔ1であることが好ましい。Ｔ3＜Ｈとなる場合
には、例えば段差部のコーナー部に電界が集中する虞が
ある。
【００３１】本発明の第２の態様に係る半導体装置にお
ける膜平坦化方法においては、前記（ニ）の工程の後、
段差部頂部の第１の膜を除去する工程を更に含むことが
できる。これによって、第１の膜が除去された段差部頂
部に、例えば半導体素子を形成することができ、一方、
第２の膜及び第３の膜で埋め込まれた段差部底部は、例
えばトレンチ素子分離領域を構成する。
【００３２】本発明の第２の態様に係る半導体装置にお
ける膜平坦化方法の好ましい第１の態様では、前記
（イ）の工程は、基体に凹部から成る段差部を形成した
後、段差部を構成する該凹部の底部を含む基体表面に第
１の膜を形成する工程から構成することができる。ある
いは又、本発明の第２の態様に係る半導体装置における
膜平坦化方法の好ましい第２の態様では、前記（イ）の
工程は、基体に第１の膜を形成した後、基体に凹部から
成る段差部を形成する工程から構成することができる。
これらの場合、第１の膜は、酸化シリコン及び窒化シリ
コンのいずれか一方若しくは両方が積層されて成り、第
２の膜は、不純物を含有した酸化シリコン及び多結晶シ
リコンのいずれか一方若しくは両方が積層されて成り、
第３の膜は、酸化シリコン及び窒化シリコンのいずれか
一方若しくは両方が積層されて成ることが好ましい。第
１、第２及び第３の膜をこのような構成にすることで、
十分な研磨速度比が得られる。
【００３３】あるいは又、本発明の第２の態様に係る半
導体装置における膜平坦化方法の好ましい第３の態様で
は、前記（イ）の工程は、基体上に酸化膜及び上層膜を
形成した後、基体に凹部から成る段差部を形成し、次い
で、段差部を構成する該凹部の側壁及び底面に酸化膜を
形成する工程から成り、段差部頂部における第１の膜は
酸化膜及び上層膜から成り、段差部底部における第１の
膜は酸化膜から成ることができる。この場合、第１の膜
を構成する上層膜は窒化シリコンから成り、第１の膜を
構成する酸化膜は酸化シリコンから成り、第２の膜は不
純物を含有した酸化シリコン及び多結晶シリコンのいず
れか一方若しくは両方が積層されて成り、第３の膜は、
酸化シリコン及び窒化シリコンのいずれか一方若しくは
両方が積層されて成ることが好ましい。
【００３４】上記の目的を達成するための本発明の第３
の態様に係る半導体装置における膜平坦化方法は、
（イ）基体に形成されたｎ重（但し、ｎ≧２）の段差部
を、第１番目の膜で被覆する工程と、（ロ）第（２ｍ−
１）番目の膜（但し、ｍ＝１，２，・・・，ｋであり、
２≦ｋである）よりも研磨速度が早い第２ｍ番目の膜を
第（２ｍ−１）番目の膜上に形成し、次いで該第２ｍ番
目の膜よりも研磨速度が遅い第（２ｍ＋１）番目の膜を
該第２ｍ番目の膜上に形成する工程を（ｋ−１）回繰り
返す工程と、（ハ）第（２ｋ−１）番目の膜よりも研磨
速度が早い第２ｋ番目の膜を第（２ｋ−１）番目の膜上
に形成する工程と、（ニ）第２ｋ番目の膜から第２番目
の膜までを研磨し、ｎ重の段差部の最頂部に形成された
第１番目の膜を露出させる工程、から成ることを特徴と
する。
【００３５】本発明の第３の態様に係る半導体装置にお
ける膜平坦化方法においては、ｎ重の段差部の最底面か
ら最頂部までの高さをＨとし、該ｎ重の段差部の最頂部
における第１番目の膜の厚さをＴ1とし、ｎ重の段差部
の最底面から第２ｋ番目の膜（但し、２≦ｋである）の
表面までの高さをＴ2kとしたとき、Ｔ2kの値が（Ｈ＋Ｔ
1）の値より大きいか若しくは略等しいことが好まし
い。ここで略等しいとは、例えば使用する研磨装置や研
磨条件にも依存するが、 ｜Ｔ2k−（Ｈ＋Ｔ1）｜≦０．１μｍ を意味する。Ｔ2kの値が（Ｈ＋Ｔ1）の値より非常に小
さい場合、第２ｋ番目の膜を研磨して段差部の頂部に形
成された第１の膜を露出させる工程において、段差部底
部の上方の最上層である第２ｋ番目の膜が研磨されない
虞がある。これでは、膜全体の平滑性が乏しくなってし
まう。
【００３６】この場合、ｋ＝ｎとし（即ち、多層化され
た膜は２ｎ層の多層膜である）、そして、ｎ重の段差部
の最頂部における第１番目の膜の厚さをＴ1とし、ｎ重
の段差部の最底部からｉ番目（但し、ｉ＝１，２，・・
・，ｎ）の段差部の高さをＨiとしたとき、ｎ重の段差
部の最底面から第（２ｊ＋１）番目の膜（但し、ｊ＝
１，２，・・・，ｋ−１であり、２≦ｋである）の表面
までの高さＴ2j+1は、
【数３】 と略等しいことが好ましい。ここで略等しいとは、例え
ば使用する研磨装置や研磨条件にも依存するが、
【数４】 を満足することを意味する。
【００３７】尚、これらの場合、第２ｍ番目の膜（但
し、ｍ＝１，２，・・・，ｋであり、２≦ｋである）
は、不純物を含有した酸化シリコン及び多結晶シリコン
のいずれか一方若しくは両方が積層されて成り、第（２
ｍ−１）番目の膜は、酸化シリコン及び窒化シリコンの
いずれか一方若しくは両方が積層されて成ることが好ま
しい。各膜をこのような構成にすることで、十分な研磨
速度比が得られる。
【００３８】あるいは又、本発明の第３の態様に係る半
導体装置における膜平坦化方法の好ましい態様では、前
記工程（ハ）と（ニ）の間に、第２ｋ番目の膜よりも研
磨速度が遅い第（２ｋ＋１）番目の膜を第２ｋ番目の膜
上に形成する工程を含み、前記工程（ニ）において、第
（２ｋ＋１）番目の膜から第２番目の膜までを研磨する
ことが好ましい。このように、最上層を研磨速度の遅い
第（２ｋ＋１）番目の膜とすることによって、段差部底
部の上方の最上層の第（２ｋ＋１）番目の膜が研磨スト
ッパとして働き、膜全体を一層確実に平滑化することが
できる。
【００３９】この本発明の第３の態様に係る半導体装置
における膜平坦化方法の好ましい態様では、ｎ重の段差
部の最底面から最頂部までの高さをＨとし、該ｎ重の段
差部の最頂部における第１番目の膜の厚さをＴ1とし、
ｎ重の段差部の最底面から第（２ｋ＋１）番目の膜の表
面までの高さをＴ2k+1としたとき、例えば使用する研磨
装置や研磨条件にも依存するが、 ｜Ｔ2k+1−（Ｈ＋Ｔ1）｜≦０．１μｍ の関係を満足することが好ましい。尚、Ｔ2k+1の値の範
囲がこの範囲を逸脱した場合、各膜にて構成される膜表
面にはゆるやかな段差が生じるが、場合によっては問題
ない。尚、例えば使用する研磨装置や研磨条件にも依存
するが、 Ｔ2k−（Ｈ＋Ｔ1）≦０．１μｍ の関係を満足することが、段差部の頂部に形成された第
１の膜を確実に露出させ、且つ膜全体を平滑化する上
で、望ましい。
【００４０】更には、この好ましい態様においては、ｋ
＝ｎとし（即ち、多層化された膜は（２ｎ＋１）層の多
層膜である）、そして、ｎ重の段差部の最頂部における
第１番目の膜の厚さをＴ1とし、ｎ重の段差部の最底部
からｉ番目（但し、ｉ＝１，２，・・・，ｎ）の段差部
の高さをＨiとしたとき、ｎ重の段差部の最底面から第
（２ｊ＋１）番目の膜（但し、ｊ＝１，２，・・・，ｋ
−１であり、２≦ｋである）の表面までの高さＴ
2j+1は、
【数５】 と略等しいことが望ましい。ここで略等しいとは、例え
ば使用する研磨装置や研磨条件にも依存するが、
【数６】 を満足することを意味する。
【００４１】尚、本発明の第３の態様に係る半導体装置
における膜平坦化方法における好ましいこれらの態様に
おいては、第（２ｍ’−１）番目の膜（但し、ｍ’＝
１，２，・・・，ｋ＋１であり、２≦ｋである）の膜
は、酸化シリコン及び窒化シリコンのいずれか一方若し
くは両方が積層されて成り、第２ｍ番目の膜（但し、ｍ
＝１，２，・・・，ｋであり、２≦ｋである）は、不純
物を含有した酸化シリコン及び多結晶シリコンのいずれ
か一方若しくは両方が積層されて成ることが望ましい。
各膜をこのような構成にすることで、十分な研磨速度比
が得られる。
【００４２】本明細書において、各膜の膜厚や各膜の表
面の高さ、あるいは段差部の高さは、適切な数の測定点
における算術平均値を意味する。
【００４３】膜の研磨は、機械的研磨法、あるいは化学
的機械的研磨法（ＣＭＰ法）にて行うことができる。
【００４４】膜の研磨をＣＭＰ法で行う場合、第２の膜
若しくは第２ｍ番目の膜は、研磨レートが早いこと、化
学的にエッチングされながら研磨されることの２つの要
求を満たす必要がある。しかしながら、実際には化学的
研磨性を有する膜は、機械的研磨性のみを有する膜より
も著しく機械的研磨レートが早い。従って、化学的研磨
性を有する材料から、第２の膜若しくは第２ｍ番目の膜
を選択すればよい。然るに、酸化シリコン系に材質を限
った場合、化学的研磨性のある膜は極く限定される。何
故ならば、一般に用いられる研磨材の砥粒は酸化シリコ
ンから構成されているために、研磨材にＨＦ等を混入し
てエッチング性を持たせると、研磨砥粒が溶解してしま
い、研磨砥粒の粒径が安定しなくなるからである。
【００４５】従って、第２の膜若しくは第２ｍ番目の膜
は、不純物を含有する酸化シリコン及び多結晶シリコン
のいずれか一方若しくは両方が積層されて成ることが望
ましい。不純物を含有する酸化シリコンとしてＢＰＳ
Ｇ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧを
挙げることができる。これらの材料から第２の膜若しく
は第２ｍ番目の膜を形成すれば、例えばＫＯＨを含有す
るアルカリ性の研磨溶液や通常入手可能なコロイダルシ
リカ等のアルカリ性の研磨材で化学的にエッチングする
ことができる。また、これらの材料から成る第２の膜若
しくは第２ｍ番目の膜は、段差部に対するカバレージに
優れている。
【００４６】不純物を含有する酸化シリコンのカバレー
ジを向上させるために、通常、９００゜Ｃ〜９５０゜Ｃ
程度の高温でのリフロー熱処理が行われる。従って、ア
ルミニウム等から成る配線の形成後にリフロー熱処理を
行うことはできない。即ち、リフロー熱処理によって得
られる良好なカバレージ特性（アスペクト比１．５程度
まで対応可能）は、９００゜Ｃ以上の高温熱処理に半導
体装置等が耐え得る工程のみに限られる。トレンチ素子
分離領域の形成は、半導体基板に高濃度の拡散層を形成
する前の工程であるため、９００゜Ｃ×３０分程度のリ
フロー熱処理を不純物を含有する酸化シリコンに加えて
も、半導体装置の電気特性上、何ら問題は生じない。こ
のように、トレンチ素子分離領域の形成においてＢＰＳ
Ｇ等を使用することは、段差部のカバレージを向上させ
る上においても有利である。
【００４７】
【作用】本発明の半導体装置における膜平坦化方法（以
下、単に膜平坦化方法ともいう）においては、研磨速度
が遅い第１の膜、第３の膜、第（２ｍ−１）番目の膜あ
るいは第（２ｋ＋１）番目の膜が形成される。かかる膜
は研磨時の研磨ストッパとして機能する。従って、段差
部の特に幅の広い底部（凹部）における膜厚減り（ディ
ッシング）発生を回避することができ、第２の膜や、第
２ｍ番目の膜、第２ｋ番目の膜の平滑性が損なわれた
り、段差部の底部における膜全体の厚さが所望の厚さ以
下となることを効果的に防止することができる。
【００４８】本発明の第１の態様に係る膜平坦化方法に
おいては、段差部頂部において、研磨速度の異なる膜を
２層、積層化する。これによって、第２の膜を研磨した
とき、段差部頂部に形成された第１の膜が研磨ストッパ
として機能する。その結果、基体に形成された段差部底
部の上方における第２の膜の膜厚減りを防止することが
でき、ウエハ面内の研磨均一性を向上させることができ
るし、基体へのダメージ発生を効果的に抑制することが
できる。
【００４９】本発明の第２の態様に係る膜平坦化方法に
おいては、段差部頂部において、研磨速度の異なる膜を
３層、積層化する。また、基体に形成された段差部底部
においては、研磨速度の異なる膜を少なくとも２層、積
層化する。これによって、第３の膜及び第２の膜を研磨
したとき、段差部頂部に形成された第１の膜及び段差部
底部の上方に形成された第３の膜が、研磨ストッパとし
て機能する。その結果、基体に形成された段差部底部の
上方における第２の膜の膜厚減りを確実に防止すること
ができ、ウエハ面内の研磨均一性を一層向上させること
ができるし、基体へのダメージ発生を一層効果的に抑制
することができる。
【００５０】本発明の第３の態様に係る膜平坦化方法に
おいては、段差部最頂部に、研磨速度の異なる膜を２ｋ
層、積層化する。これによって、第２ｋ番目の膜から第
２番目の膜まで研磨したとき、段差部最頂部に形成され
た第１の膜、及び各段差部の上方や段差部底部の上方に
形成された第（２ｍ−１）番目の膜が、研磨ストッパと
して機能する。その結果、基体に形成された段差部底部
の上方における第２ｍ番目の膜や第２ｋ番目の膜の膜厚
減りを防止することができ、ウエハ面内の研磨均一性を
向上させることができるし、基体へのダメージ発生を効
果的に抑制することができる。また、段差部最頂部にお
いて、研磨速度の異なる膜を（２ｋ＋１）層、積層化す
れば、第（２ｋ＋１）番目の膜から第２番目の膜まで研
磨したとき、段差部最頂部に形成された第１の膜、各段
差部の上方や段差部底部の上方に形成された第（２ｍ−
１）番目の膜、及び段差部底部の上方に形成された第
（２ｋ＋１）番目の膜が研磨ストッパとして機能する。
その結果、基体に形成された段差部底部の上方における
第２ｍ番目の膜や第２ｋ番目の膜の膜厚減りを一層効果
的に防止することができ、ウエハ面内の研磨均一性を一
層向上させることができるし、基体へのダメージ発生を
一層効果的に抑制することができる。
【００５１】更には、本発明の膜平坦化方法によれば、
基体に形成された段差部底部における膜の膜厚減りを防
止することができそしてウエハ面内の研磨均一性を向上
させることができるので、フォトリソグラフィ技術にお
ける露光焦点深度の問題や、接続孔の形成時の絶縁層の
厚さばらつきによる絶縁層のエッチング問題を回避する
ことができる。
【００５２】これに加えて、本発明の第２あるいは第３
の態様に係る膜平坦化方法によれば、研磨前に基体の全
面に堆積させるべき膜全体の厚さを、例えば段差部全体
の高さと略同等かそれ以下にする。それ故、本発明の第
２あるいは第３の態様に係る膜平坦化方法は、特開昭５
９−１３６９４３号に開示された技術とは掛け離れた技
術である。しかも、研磨速度の異なる膜を２層以上、積
層化することで、膜の研磨中に、段差部の頂部の上の膜
の膜質（研磨レート）と、段差部底部の上方の膜の一部
分（若しくは全て）の膜質（研磨レート）との間には、
大きな差が存在し得る。これによって、研磨前の膜全体
の厚さを段差部の高さと略同等かそれ以下にすることが
可能になる。
【００５３】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。尚、実施例１〜実施例５は、本発明の第
１の態様に係る膜平坦化方法に関する。また、実施例６
〜実施例１０は、本発明の第２の態様に係る膜平坦化方
法に関する。更に、実施例１１〜実施例１３は、本発明
の第３の態様に係る膜平坦化方法に関する。
【００５４】（実施例１）実施例１は、本発明の第１の
態様に係る膜平坦化方法に関する。実施例１において
は、配線と配線の間に形成される絶縁膜の平坦化、所謂
層間絶縁層の平坦化を意図している。実施例１において
は、基体は半導体基板から構成されており、段差部は基
体上に形成された配線から構成されている。第１の膜は
酸化シリコン（ＳｉＯ2）から成り、第２の膜は不純物
を含有した酸化シリコン（具体的にはＢＰＳＧ）から成
る。第１の膜は、段差部の頂部だけでなく、段差部の側
壁及び底面にも形成されている。第２の膜は機械研磨法
によって研磨される。尚、第１の膜は、研磨ストッパと
して機能し研磨の均一性を改善するだけでなく、例えば
ＢＰＳＧから成る第２の膜からの基体への不純物の拡散
を防止するという実用的な機能をも有している。
【００５５】以下、基体等の模式的な一部断面図である
図１を参照して、実施例１の膜平坦化方法を説明する。
【００５６】［工程−１００］先ず、シリコン半導体基
板から構成された基体１０に配線１４を形成しておく
（図１の（Ａ）参照）。即ち、公知の成膜技術によっ
て、基体１０上に、例えば、厚さが１１ｎｍの酸化シリ
コン膜１１、厚さが０．１０μｍのリン（Ｐ）をドープ
した多結晶シリコン層１２、厚さが０．１０μｍのタン
グステンシリサイド（ＷＳｉ2）層１３を成膜する。そ
の後、フォトリソグラフィー技術及びエッチング技術を
用いて、タングステンシリサイド層１３、多結晶シリコ
ン層１２及び酸化シリコン層１１を所望形状にパターニ
ングし、配線１４を形成する。実施例１においては、配
線１４が段差部に相当する。更に詳しくは、段差部の頂
部は配線１４の頂部に相当し、段差部の底部は、配線と
配線の間に露出している基体１０に相当し、段差部の底
面は、配線と配線の間に露出している基体１０の表面に
相当する。段差部の高さＨは０．２１μｍである。
【００５７】［工程−１１０］このような基体１０に設
けられた段差部の少なくとも頂部に第１の膜２１を形成
する（図１の（Ｂ）参照）。実施例１においては、段差
部である配線１４の頂部だけでなく、段差部の底部にも
第１の膜２１を形成した。即ち、配線１４上を含む基体
１０の全面に第１の膜２１を形成した。第１の膜はＳｉ
Ｏ2から成り、例えば、テトラエトキシシラン（ＴＥＯ
Ｓ）を用いたプラズマＣＶＤ法によって形成することが
できる。段差部頂部における第１の膜２１の厚さＴ1を
０．６０μｍとした。第１の膜２１の成膜条件を以下に
例示する。 使用ガス：Ｏ2／Ｈ2＝６／１．５sccm 成膜温度：８５０゜Ｃ 成膜時間：１００分 Ｔ1 ：０．６０μｍ
【００５８】［工程−１２０］次に、第１の膜２１より
も研磨速度が速い第２の膜２２で段差部を被覆する（図
１の（Ｃ）参照）。第２の膜２２は、実施例１において
はＢＰＳＧから成り、例えば低圧ＣＶＤ法によって形成
することができる。このＢＰＳＧにおいては、例えば、
ホウ素（Ｂ）の重量濃度を４％、リン（Ｐ）の重量濃度
を７％とすることができる。段差部の底部における第２
の膜２２の厚さを０．４０μｍとした。即ち、段差部の
底面からの第２の膜２２の表面の高さＴ2は１．０μｍ
（＝０．６０μｍ＋０．４０μｍ）である。従って、Ｔ
2（＝１．０μｍ）＞（Ｈ＋Ｔ1）（０．８１μｍ＝０．
２１μｍ＋０．６０μｍ）を満足する。第２の膜２２の
成膜条件を以下に例示する。尚、第２の膜２２の成膜
後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、
ＢＰＳＧから成る第２の膜２２をリフローさせることが
好ましい。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００５９】［工程−１３０］その後、第２の膜２２を
研磨し、段差部である配線１４の頂部に形成された第１
の膜２１を露出させる（図１の（Ｄ）参照）。研磨は機
械的研磨法に基づいている。研磨条件としては、例え
ば、研磨布にはベロアタイプ（Ａｓｋｅｒ−Ｃ硬度が例
えば８２〜８５程度）を用い、研磨液には適切な組成の
ヒュームドシリカと純水とを１：２に混合したものを用
いる。また、研磨液の供給量を３０ｃｍ3／分、研磨圧
を１３０ｇ／ｃｍ2、定盤速度を３８ｒｐｍに設定し
て、研磨を行った。
【００６０】こうして、段差部である配線１４の頂部に
は第１の膜２１が残り、段差部の底部である基体１０の
上には、第１の膜２１及び第２の膜２２から成る膜が形
成される。段差部である配線１４の頂部における第１の
膜２１の表面と、段差部の底部の上方の第２の膜２２の
表面とはほぼ同じ水準（高さ）にある。即ち、実施例１
にて形成された配線構造は、基体１０の上に形成された
複数の配線１４と、これらの配線１４の頂部に形成され
た第１の膜２１と、配線１４の間の基体１０上に形成さ
れた第１の膜２１及び第２の膜２２から成り、第１の膜
２１の表面と第２の膜２２の表面は略同一平面にある。
【００６１】酸化シリコン（ＳｉＯ2）から成る第１の
膜２１の研磨速度は１２ｎｍ／分であった。一方、ＢＰ
ＳＧから成る第２の膜２２の研磨速度は１００ｎｍ／分
であった。従って、第２の膜２２の研磨速度は第１の膜
２１の研磨速度の８倍程度になるので、研磨速度に十分
な選択比を生じる。即ち、第１の膜２１に比較して第２
の膜２２の方が研磨され易い。このため、段差部である
配線１４上における第２の膜２２の研磨が進行して、凸
部である配線１４の頂部上の第１の膜２１が露出する
と、その露出した部分（第１の膜２１）での研磨速度は
遅くなる。このように、研磨面内における研磨速度が不
均一になっても、先に露出した第１の膜２１の部分では
研磨速度が抑制される。
【００６２】そして、研磨速度の遅い第１の膜２１が研
磨ストッパとなり、他の配線１４上の第１の膜２１が露
出するまで第２の膜２２は研磨される。このようにし
て、ウエハに形成された全ての若しくはほぼ全ての配線
１４上の第１の膜２１が露出したときに研磨を終了す
る。こうして、段差部の底部における第１の膜２１と第
２の膜２２の膜厚の和は、ウエハ面内で均一化される。
この結果、グローバルな状態でウエハ面内における膜の
平坦化が実現される。尚、図２２の（Ａ）に示すよう
に、Ｔ2の値がＨ＋Ｔ1の値より非常に小さい場合、図２
２の（Ｂ）に示すように、［工程−１３０］において、
段差部底部の上方の第２の膜２２が研磨されない虞があ
る。
【００６３】（実施例１の変形）実施例１の変形におい
ては、基体１０は半導体基板から構成されており、段差
部は、基体上に形成されたＬＯＣＯＳ構造を有する素子
分離領域１５の上に形成された配線１４から構成されて
いる（図２の（Ａ）参照）。即ち、段差部は二重であ
り、第１番目の段差部はＬＯＣＯＳ構造を有する素子分
離領域１５から成り、第２番目の段差部は配線１４から
成る。
【００６４】実施例１と同様に、第１の膜は酸化シリコ
ン（ＳｉＯ2）から成り、第２の膜はＢＰＳＧから成
る。また、第２の膜は機械研磨法によって研磨される。
実施例１の変形における膜平坦化方法は、段差部の構成
が異なることを除き、実施例１の各工程と同様とするこ
とができるので、詳細な説明は省略する。尚、段差部の
高さＨは０．３５μｍである。即ち、素子分離領域１５
から成る第１番目の段差部の高さ（基体１０から素子分
離領域１５の頂面までの高さ）は０．１５μｍであり、
配線１４から成る第２番目の段差部の高さ（配線１４の
厚さ）は０．２０μｍである。実施例１の変形の［工程
−１００Ａ］（実施例１の［工程−１００］に相当す
る）、［工程−１２０Ａ］（実施例１の［工程−１２
０］に相当する）、［工程−１３０Ａ］（実施例１の
［工程−１３０］に相当する）における基体等の模式的
な一部断面図を図２に示す。
【００６５】（実施例２）実施例２も、本発明の第１の
態様に係る膜平坦化方法に関する。実施例２において
は、トレンチ素子分離領域の形成を意図している。実施
例２においては、基体は半導体基板から構成されてお
り、段差部は基体に形成された凹部から構成されてい
る。第１の膜は酸化シリコン（ＳｉＯ2）から成り、第
２の膜は不純物を含有した酸化シリコン（具体的にはＢ
ＰＳＧ）から成る。第１の膜は、段差部の頂部（基体の
表面）だけでなく、段差部（基体に形成された凹部）の
側壁及び底面にも形成されている。第２の膜は機械研磨
法によって研磨される。尚、第１の膜は、研磨ストッパ
として機能し研磨の均一性を改善するだけでなく、例え
ばＢＰＳＧから成る第２の膜からの基体への不純物の拡
散を防止するという実用的な機能をも有している。
【００６６】以下、基体等の模式的な一部断面図である
図３を参照して、実施例２の膜平坦化方法を説明する。
【００６７】［工程−２００］先ず、シリコン半導体基
板から成る基体１０に凹部３０を形成する。この凹部３
０は、公知のフォトリソグラフィ技術及びエッチング技
術によって形成することができる。この凹部３０が段差
部に相当する。更に詳しくは、段差部の頂部は基体１０
の表面に相当し、段差部の底部は凹部３０の底部に相当
し、段差部の底面は凹部３０の底面に相当する。段差部
の高さＨである凹部３０の深さを０．３０μｍとした。
その後、凹部３０内を含む基体１０全体を酸化処理す
る。これによって、ＳｉＯ2から成る第１の膜２１が形
成される（図３の（Ａ）参照）。段差部頂部における第
１の膜２１の厚さＴ1を２０ｎｍとした。例えばドライ
熱酸化法による酸化処理条件を以下に例示する。 酸化雰囲気：乾燥酸素 酸化温度 ：１０００゜Ｃ Ｔ1 ：２０ｎｍ
【００６８】［工程−２１０］次に、必要に応じて、凹
部３０の底部にイオン注入を施し、凹部３０の底部にチ
ャネルストップ領域（図示せず）を形成する。その後、
第１の膜２１よりも研磨速度が速い第２の膜２２で段差
部を被覆する（図３の（Ｂ）参照）。第２の膜２２は、
実施例２においてはＢＰＳＧから成り、実施例１の［工
程−１２０］と基本的には同様の条件で成膜することが
できる。尚、段差部（凹部３０）の底部における第２の
膜２２の厚さを０．６０μｍとした。即ち、段差部の底
面（凹部３０の底面）からの第２の膜２２の表面の高さ
Ｔ2は０．６２μｍ（＝０．０２μｍ＋０．６０μｍ）
である。従って、Ｔ2（＝０．６２μｍ）＞（Ｈ＋Ｔ1）
（０．３２μｍ＝０．３０μｍ＋０．０２μｍ）を満足
する。
【００６９】［工程−２２０］その後、実施例１の［工
程−１３０］と同様の方法で第２の膜２２を研磨し、段
差部の頂部に相当する基体１０上に形成された第１の膜
２１を露出させる（図３の（Ｃ）参照）。
【００７０】［工程−２３０］次いで、基体１０の表面
に残っている第１の膜２１を、例えば０．５％希フッ酸
を用いて除去する。こうして、図３の（Ｄ）に模式的に
示すように、凹部３０にＢＰＳＧから成る第２の膜２２
が埋め込まれ、表面がほぼ平滑なトレンチ構造を有する
素子分離領域３１が形成され、一方、素子分離領域３１
の間に例えば半導体素子を形成すべき領域（半導体素子
形成領域）３２が形成される。尚、基体１０の表面に残
っている第１の膜２１を研磨法にて除去してもよい。
【００７１】こうして実施例２にて形成されたトレンチ
構造を有する素子分離領域３１は、基体１０に形成され
た凹部３０と、この凹部３０の底面及び側壁に形成され
た第１の膜２１と、凹部３０を埋める第２の膜２２から
成る。
【００７２】尚、図２２の（Ｃ）に示すように、Ｔ2の
値がＨ＋Ｔ1の値より非常に小さい場合、図２２の
（Ｄ）に示すように、［工程−２３０］において、段差
部底部の上方の第２の膜２２が研磨されない虞がある。
【００７３】（実施例３）実施例３は実施例２の変形で
あり、段差部（凹部３０）の形成及び第１の膜２１の形
成が実施例２と相違する。即ち、図４の（Ａ）に模式的
な一部断面図を示すように、基体１０の表面にのみ第１
の膜２１を形成する。第１の膜２１は、例えばＣＶＤ法
にて成膜された酸化シリコン（ＳｉＯ2）や窒化シリコ
ン（Ｓｉ3Ｎ4）とすることができる。次に、フォトリソ
グラフィ技術及びエッチング技術を用いて第１の膜２１
及び基体１０を選択的にエッチングし、基体１０に凹部
３０から成る段差部を形成する（図４の（Ｂ）参照）。
第１の膜２１は基体１０の表面にのみ形成されている。
即ち、基体１０に設けられた段差部の頂部にのみ第１の
膜２１が形成される。
【００７４】その後、実施例１の［工程−１２０］と同
様の方法で第２の膜２２を形成し、［工程−１３０］と
同様の方法で第２の膜を研磨し、段差部の頂部に相当す
る基体１０上に形成された第１の膜２１を露出させる
（図４の（Ｃ）参照）。次いで、実施例２の［工程−２
３０］と同様の方法で、基体１０の表面に残っている第
１の膜２１を除去する。尚、第１の膜２１を窒化シリコ
ンから構成した場合には、１４０゜Ｃのリン酸を用いて
第１の膜２１を除去すればよい。
【００７５】尚、第２の膜２２が例えばＢＰＳＧから成
る場合、第２の膜２２から基体へ不純物が拡散し、問題
が生ずる虞がある。このような虞がある場合には、第２
の膜２２を、多結晶シリコンとＢＰＳＧの２層から構成
すればよい。
【００７６】（実施例４）実施例４も実施例２の変形で
ある。実施例４は、段差部（凹部３０）の形成及び第１
の膜２１Ａ，２１Ｂの形成が実施例２と相違する。以
下、基体等の模式的な一部断面図である図５を参照して
実施例３を説明する。
【００７７】［工程−４００］図５の（Ａ）に模式的な
一部断面図を示すように、基体１０の表面に第１の膜の
一部２１Ａを形成する。即ち、先ず、シリコン半導体基
板から成る基体１０上に酸化膜（ＳｉＯ2）を形成す
る。酸化膜は、例えば以下の条件のパイロジェニック法
にて形成することができる。 酸化雰囲気：Ｏ2／Ｈ2＝４／１ 酸化温度 ：８５０゜Ｃ
【００７８】次に、酸化膜の上にＣＶＤ法にて窒化シリ
コン（Ｓｉ3Ｎ4）から成る上層膜を成膜する。こうし
て、酸化膜（ＳｉＯ2）と上層膜（Ｓｉ3Ｎ4）の２層か
ら成る第１の膜の一部２１Ａが形成される。
【００７９】［工程−４１０］その後、フォトリソグラ
フィ技術及びエッチング技術を用いて第１の膜の一部２
１Ａの内の窒化シリコンから成る上層膜を選択的に除去
し、次いで、かかる窒化シリコンから成る上層膜をマス
クとしてエッチング技術を用いて酸化膜及び基体１０を
選択的にエッチングする。こうして、基体１０に段差部
である凹部３０を形成する。次いで、凹部３０を例えば
熱酸化法にて酸化し、凹部３０の底面及び側壁に酸化膜
（ＳｉＯ2）を形成する（図５の（Ｂ）参照）。熱酸化
法の条件を以下に例示する。 酸化雰囲気：乾燥酸素 酸化温度 ：１０００゜Ｃ
【００８０】こうして、第１の膜２１Ａ，２１Ｂが形成
される。尚、段差部頂部における第１の膜２１Ａは酸化
膜及び上層膜から成り、段差部底部における第１の膜２
１Ｂは酸化膜から成る。尚、第１の膜２１Ａは、研磨ス
トッパとして機能し研磨の均一性を改善する。また、第
１の膜２１Ｂは、例えばＢＰＳＧから成る第２の膜２２
からの基体１０への不純物の拡散を防止するという機能
を有している。
【００８１】［工程−４２０］その後、実施例１の［工
程−１２０］と同様の方法で第２の膜２２を形成し、
［工程−１３０］と同様の方法で第２の膜を研磨し、段
差部の頂部に相当する基体１０上に形成された第１の膜
２１を露出させる（図５の（Ｃ）参照）。
【００８２】［工程−４３０］次いで、実施例２の［工
程−２３０］と同様に、基体１０の表面に残っている第
１の膜２１Ａを除去する。尚、第１の膜２１Ａを構成す
る窒化シリコン（Ｓｉ3Ｎ4）を１４０゜Ｃのリン酸を用
いて除去する。また、第１の膜２１Ａを構成する酸化シ
リコン（ＳｉＯ2）を０．５％希フッ酸を用いて除去す
る。
【００８３】（実施例５）実施例５は実施例４の変形で
あり、実施例４の［工程−４３０］に相当する工程が実
施例４と相違する。また、第２の膜２２を構成する材料
を多結晶シリコン（ポリシリコン）とした。以下、工程
上のこの相違点について、図６を参照して説明する。
【００８４】［工程−５００］実施例４の［工程−４０
０］〜［工程−４２０］と同様の方法によって、段差部
である凹部３０内に第２の膜２２及び第１の膜２１Ｂを
埋め込み、素子分離領域を形成する（図６の（Ａ）参
照）。尚、多結晶シリコンから成る第２の膜２２は、Ｓ
ｉＨ4ガスを用い、基体の加熱温度を６１０゜Ｃとした
ＣＶＤ法にて成膜することができる。
【００８５】［工程−５１０］次に、多結晶シリコンか
ら成る第２の膜２２の表面を酸化させ、第２の膜２２の
表面に酸化膜２２Ａ（ＳｉＯ2）を形成する。尚、第１
の膜２１Ａを残したままなので、シリコン半導体基板か
ら成る基体１０の表面が酸化されることはない。酸化膜
２２Ａの厚さは０．１０μｍ程度である。酸化膜２２Ａ
は、例えば以下の条件のパイロジェニック法にて形成す
ることができる。 酸化雰囲気：Ｏ2／Ｈ2＝４／１ 酸化温度 ：９５０゜Ｃ
【００８６】［工程−５２０］その後、実施例４の［工
程−４３０］と同様の方法で、基体１０の表面に残され
た第１の膜２１Ａを除去する（図６の（Ｃ）参照）。こ
れによって、トレンチ構造を有する素子分離領域３１が
形成され、一方、素子分離領域３１の間に例えば半導体
素子を形成すべき領域３２が形成される。
【００８７】こうして実施例５にて形成されたトレンチ
構造を有する素子分離領域３１は、基体１０に形成され
た凹部３０と、この凹部３０の底面及び側壁に形成され
た第１の膜２１Ｂと、凹部３０を埋める第２の膜２２
と、第２の膜２２の表面部分に形成された酸化膜２２Ａ
から成る。
【００８８】酸化シリコン（ＳｉＯ2）から成る第１の
膜２１の研磨速度と比較して、多結晶シリコンから成る
第２の膜２２の研磨速度比は２０倍程度であり、研磨速
度に十分な選択比を生じた。
【００８９】尚、実施例１〜実施例５においては、第１
の膜２１は、第２の膜２２よりも研磨速度が遅い材料で
形成されていればよい。例えば、第１の膜２１を窒化シ
リコンから形成してもよい。あるいは又、第１の膜２１
を、酸化シリコンと窒化シリコンの２層膜としてもよ
い。第２の膜２２を、不純物を含む酸化シリコンと多結
晶シリコンの２層膜としてもよい。第１及び第２の膜を
このような材料から構成することによって、第１の膜２
１の研磨速度に対して第２の膜２２の研磨速度は十分に
速くなる。
【００９０】（実施例６）実施例６は、本発明の第２の
態様に係る膜平坦化方法に関する。実施例６において
は、実施例１と同様に、配線と配線の間に形成される絶
縁膜の平坦化を意図している。実施例６においては、基
体は半導体基板から構成されており、段差部は基体上に
形成された配線から構成されている。第１の膜及び第３
の膜は酸化シリコン（ＳｉＯ2）から成り、第２の膜は
不純物を含有した酸化シリコン（具体的にはＢＰＳＧ）
から成る。第１の膜は、段差部の頂部だけでなく、段差
部の側壁及び底面にも形成されている。第３の膜及び第
２の膜は化学的機械研磨法（ＣＭＰ法）によって研磨さ
れる。尚、第１の膜は、研磨ストッパとして機能し研磨
の均一性を改善するだけでなく、例えばＢＰＳＧから成
る第２の膜からの基体への不純物の拡散を防止するとい
う実用的な機能をも有している。
【００９１】以下、基体等の模式的な一部断面図である
図７を参照して、実施例６の膜平坦化方法を説明する。
【００９２】［工程−６００］先ず、実施例１の［工程
−１００］と同様の方法で、半導体基板から構成された
基体１０に配線１４を形成しておく（図７の（Ａ）参
照）。尚、この配線１４は、例えば、ＭＯＳ型トランジ
スタのゲート電極、あるいはゲート電極が延在したもの
である。尚、段差部の高さＨは０．２１μｍである。
【００９３】［工程−６１０］このような基体１０に設
けられた段差部の少なくとも頂部に第１の膜４１を形成
する。実施例６においては、段差部である配線１４の頂
部だけでなく、段差部の底部にも第１の膜４１を形成し
た。即ち、配線１４上を含む基体１０の全面に第１の膜
４１を形成した。第１の膜は酸化シリコン（ＳｉＯ2）
から成り、例えば、テトラエトキシシラン（ＴＥＯＳ）
を用いたプラズマＣＶＤ法によって形成することができ
る。段差部頂部における第１の膜４１の厚さＴ1を０．
２０μｍとした。第１の膜４１の成膜条件は、実施例１
の［工程−１１０］と基本的には同様とすることができ
る。
【００９４】［工程−６２０］次に、段差部底面（具体
的には基体１０の表面）から第２の膜４２の表面までの
高さＴ2が（Ｈ＋Ｔ1）の値より小さいか若しくは略等し
くなるように、第１の膜４１よりも研磨速度の早い第２
の膜４２で段差部を被覆する（図７の（Ｂ）参照）。第
２の膜４２は、実施例６においてはＢＰＳＧから成り、
実施例１の［工程−１２０］と同様に、例えば低圧ＣＶ
Ｄ法によって形成することができる。段差部の底部にお
ける第２の膜４２の厚さを０．２３μｍとした。即ち、
段差部の底面からの第２の膜４２の表面の高さＴ2は
０．４３μｍ（＝０．２０μｍ＋０．２３μｍ）であ
る。従って、Ｔ2（＝０．４３μｍ）の値は、（Ｈ＋
Ｔ1）（０．４１μｍ＝０．２１μｍ＋０．２０μｍ）
の値と略等しい。更には、Ｔ2−（Ｈ＋Ｔ1）≦０．１μ
ｍの関係を満足している。尚、第２の膜４２の成膜後、
窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、ＢＰ
ＳＧから成る第２の膜４２をリフローさせることが好ま
しい。
【００９５】［工程−６３０］その後、第２の膜４２上
に、第２の膜４２よりも研磨速度の遅い厚さ５０ｎｍ第
３の膜４３を形成する（図７の（Ｃ）参照）。即ち、段
差部底面（基体１０の表面）から第３の膜４３の表面ま
での高さＴ3は、０．４８μｍとなる。第３の膜４３は
ノンドープ・シリケートガラス（ＮＳＧ膜，組成は酸化
シリコン，ＳｉＯ2）から成り、ＳｉＨ4ガスを用い、基
体の加熱温度を４１０゜Ｃとした低圧ＣＶＤ法にて成膜
することができる。あるいは又、第３の膜４３は、テト
ラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤ
法によって形成された酸化シリコンとすることもでき
る。尚、第３の膜４３の膜厚は、｜Ｔ3−（Ｈ＋Ｔ1）｜
≦０．１μｍの関係を満足している。尚、第３の膜４３
を窒化シリコン（Ｓｉ3Ｎ4）から構成することもでき
る。
【００９６】［工程−６４０］次に、第３の膜４３及び
第２の膜４２を研磨し、段差部である配線１４の頂部に
形成された第１の膜４１を露出させる（図７の（Ｄ）参
照）。研磨は化学的機械的研磨法（ＣＭＰ法）に基づい
ている。研磨条件としては、例えば、研磨布にはＳＵＢ
Ａ８００（Ａｓｋｅｒ−Ｃ硬度が例えば８０〜１００程
度）を用い、研磨液には適切な組成のヒュームドシリカ
を用いる。また、研磨液の供給量を４ｃｍ3／分、研磨
圧を２００ｇ／ｃｍ2、定盤速度を４０ｒｐｍに設定し
て、研磨を行った。あるいは又、実施例１の［工程−１
３０］にて説明した機械的研磨法にて、第３の膜４３及
び第２の膜４２を研磨してもよい。
【００９７】こうして、段差部である配線１４の頂部に
は第１の膜４１が残り、段差部の底部である基体１０の
上には、第１の膜４１、第２の膜４２及び第３の膜４３
から成る積層化された膜が形成される。段差部である配
線１４の頂部における第１の膜４１の表面と、段差部の
底部の上方の第２の膜４２及び第３の膜４３の表面とは
ほぼ同じ水準（高さ）にある。
【００９８】即ち、実施例６にて形成された配線構造
は、基体１０の上に形成された複数の配線１４と、これ
らの配線１４の頂部に形成された第１の膜４１と、配線
１４と配線１４の間の基体１０上に積層された第２の膜
４２及び第３の膜４３から成り、第１の膜４１の表面、
第２の膜４２の表面及び第３の膜４３の表面は略同一平
面にあり、第１の膜４１と第３の膜４３との間に第２の
膜４２が露出している。
【００９９】酸化シリコン（ＳｉＯ2）から成る第１の
膜４１及び第３の膜４３の研磨速度は１２ｎｍ／分であ
った。一方、ＢＰＳＧから成る第２の膜４２の研磨速度
は１００ｎｍ／分であった。従って、第２の膜４２の研
磨速度は第１の膜４１及び第３の膜４３の研磨速度の８
倍程度になるので、研磨速度に十分な選択比を生じる。
即ち、第１の膜４１及び第３の膜４３に比較して第２の
膜４２の方が研磨され易い。このため、段差部である配
線１４上における第３の膜４３、第２の膜４２の研磨が
進行して、凸部である配線１４の頂部上の第１の膜４１
が露出すると（若しくは露出する直前に）、段差部底部
の上方の第３の膜４３が研磨され始める。従って、段差
部頂部の第１の膜４１及び段差部底部の上方の第３の膜
４３が研磨ストッパとして機能する。即ち、段差部頂部
の第１の膜４１と段差部底部の上方の第３の膜４３とに
よって挟まれた第２の膜４２の部分では研磨速度が抑制
される。
【０１００】そして、研磨速度の遅い第１の膜４１及び
第３の膜４３が研磨ストッパとなり、他の配線１４上の
第１の膜４１が露出するまで第３の膜４３、第２の膜４
２は研磨される。このようにして、ウエハに形成された
全ての若しくはほぼ全ての配線１４上の第１の膜４１が
露出したときに研磨を終了する。あるいは又、基体１０
に形成された全ての若しくはほぼ全ての段差部底部の上
方の第３の膜４３が最頂部分になったときに研磨を終了
する。こうして、段差部の底部における第１の膜４１、
第２の膜４２及び第３の膜４３の膜厚の和は、ウエハ面
内で均一化される。この結果、グローバルな状態でウエ
ハ面内における膜の平坦化が実現される。尚、図２３の
（Ａ）に示すように、Ｔ2の値がＨ＋Ｔ1の値より非常に
大きい場合、図２３の（Ｂ）に示すように、［工程−６
４０］において、各膜の研磨が不十分になり、平滑性が
不十分になる虞がある。
【０１０１】尚、実施例６においては、第１の膜４１及
び第３の膜４３を酸化シリコンから形成し、第２の膜４
２をＢＰＳＧから形成したが、第１の膜４１及び第３の
膜４３は第２の膜４２よりも研磨速度が遅い材料で形成
されていればよい。例えば、第１の膜４１及び第３の膜
４３を窒化シリコンから形成してもよい。あるいは又、
第１の膜や第３の膜４３を、酸化シリコンと窒化シリコ
ンの２層膜としてもよい。更には、第２の膜４２を不純
物を含む酸化シリコンから形成する代わりに、多結晶シ
リコンから形成してもよい。あるいは又、第２の膜４２
を、不純物を含む酸化シリコンと多結晶シリコンの２層
膜としてもよい。第１、第２及び第３の膜をこのような
材料から構成することによって、第１の膜４１の研磨速
度に対して第２の膜４２の研磨速度は十分に速くなり、
第２の膜４２の研磨速度に対して第３の膜４３の研磨速
度は十分に遅くなる。
【０１０２】次に、実施例６における研磨機構を、図８
及び図９の研磨工程図、及び図１０の表面高さと研磨時
間との関係図に基づき説明する。図１０中の各線Ａ，
Ｂ，Ｃ，Ｄは図８及び図９中の領域Ａ，Ｂ，Ｃ，Ｄで示
された部分における各膜の高さを示す。尚、図１０の縦
軸は表面高さを示し、横軸は研磨時間を示す。ここで、
高さは、基体１０の表面を基準としている。
【０１０３】図８の（Ａ）に示すように、基体１０には
配線１４が形成されている。配線１４上を含む基体１０
上には、第１の膜４１が形成されている。尚、幅の狭い
配線１４Ａ（領域Ａに相当する）の頂部の第１の膜の部
分を参照番号４１Ａで示し、幅の広い配線１４Ｂ（領域
Ｂに相当する）の頂部の第１の膜の部分を参照番号４１
Ｂで示す。第１の膜４１の表面には、当該第１の膜４１
よりも研磨速度が速い第２の膜４２が形成されている。
この第２の膜４２は、Ｔ2が（Ｈ＋Ｔ1）の値より小さい
か若しくは略等しくなるように形成されている。尚、幅
の狭い配線１４Ａ（領域Ａに相当する）の頂部の第２の
膜の部分を参照番号４２Ａで示し、幅の広い配線１４Ｂ
（領域Ｂに相当する）の頂部の第２の膜の部分を参照番
号４２Ｂで示す。更に、第２の膜４２の上には、少なく
とも第２の膜４２よりも研磨速度が遅い第３の膜４３が
形成されている。尚、幅の狭い配線１４Ａ（領域Ａに相
当する）の上方の第３の膜の部分を参照番号４３Ａで示
し、幅の広い配線１４Ｂ（領域Ｂに相当する）の上方の
第３の膜の部分を参照番号４３Ｂで示し、段差部の広い
底部（領域Ｃに相当する）の上方の第３の膜を参照番号
４３Ｃで示し、段差部の狭い底部（領域Ｄに相当する）
の上方の第３の膜を参照番号４３Ｄで示す。
【０１０４】特にこの第３の膜４３Ｃは、配線１４の頂
部に形成された第１の膜４１Ａ，４１Ｂの表面とほぼ同
等の高さになるように形成されている。尚、この状態に
おける各膜の表面の高さは、図１０に示すように、領域
Ａ，Ｂではｈ3（＝Ｈ＋Ｔ3）の高さになっており、領域
Ｃ，Ｄではｈ1（＝Ｔ3）の高さになっている。尚、ｈ2
はＨ＋Ｔ2に等しい。
【０１０５】このような状態で研磨を開始する。図８の
（Ｂ）に示すように、研磨の開始直後の段階では、第３
の膜４３Ａ，４３Ｂの稜線部（破線で示す部分）が主に
研磨される。そして、この段階では、領域Ｃにおける第
３の膜４３Ｃ及び領域Ｄにおける第３の膜４３Ｄは殆ど
研磨されない。また、領域Ａにおける第３の膜４３Ａ
は、領域Ｂにおける第３の膜４３Ｂと比較して、基体１
０の表面に垂直な方向の研磨圧力成分を強く受ける。こ
のため、領域Ａにおける第３の膜４３Ａの研磨速度は、
領域Ｂにおける第３の膜４３Ｂの研磨速度と比較して速
い。
【０１０６】研磨が進行すると、図８の（Ｃ）に示すよ
うに、領域Ａにおける第３の膜４３Ａは除去され、その
下方の第２の膜４２Ａは所謂山型に研磨され始める。一
方、領域Ｂにおける第３の膜４３Ｂの縁側部分が研磨さ
れ、更には、このように研磨され始めた第３の膜４３Ｂ
の近傍の第２の膜４２Ｂも斜めに研磨される。この段階
を、図１０の時間ｔAにて示す。
【０１０７】更に研磨が進行すると、図９の（Ａ）に示
すように、領域Ｂにおける第３の膜４３Ｂが更に研磨さ
れて無くなる。また、領域Ｂにおける第２の膜４２Ｂの
相当量も研磨される。一方、配線１４Ａの頂部に形成さ
れた第１の膜４１Ａの表面が露出する。このとき、領域
Ａにおける第１の膜４１Ａの表面と、段差部の広い底部
（領域Ｃ）の上方の第３の膜４３Ｃの表面及び段差部の
狭い底部（領域Ｄ）の上方の第３の膜４３Ｄの表面と
は、ほぼ同一の高さに形成されているので、領域Ｃにお
ける第３の膜４３Ｃ、領域Ｄにおける第３の膜４３Ｄ及
び領域Ａにおける第１の膜４１Ａは、研磨ストッパにな
る。その結果、研磨は、第１の膜４１Ａの表面、第３の
膜４３Ｃの表面及び第３の膜４３Ｄの表面の高さのレベ
ルでほぼ止まる。この段階を、図１０の時間ｔBにて示
す。
【０１０８】しかしながら、この時点においては、幅の
広い配線１４Ｂ（領域Ｂ）の上方の第２の膜４２Ｂの相
当部分は残っている。そこで研磨を更に進めて、図９の
（Ｂ）に示すように、残っている第２の膜４２Ｂ（図９
の（Ａ）参照）を研磨して除去する。このとき、第１の
膜４１Ａ、及びその表面とほぼ同一高さに研磨されてい
る第３の膜４３Ｃ，４３Ｄとが研磨ストッパになるの
で、配線１４間に露出している第２の膜４２は殆ど研磨
されない。更に、幅の広い配線１４Ｂ（領域Ｂ）の頂部
の第１の膜４１Ｂも研磨ストッパとして作用するので、
第１の膜４１，第２の膜４２及び第３の膜４３は、ほぼ
平坦化される。この段階を、図１０の時間ｔB’にて示
す。
【０１０９】時間ｔDまで研磨した場合には、領域Ｄに
おける第３の膜４３Ｄが研磨されて無くなる。従って、
研磨を制御できる時間的余裕ｔMは、ｔB’からｔDの間
の時間である。尚、時間ｔB’は最大配線幅を有する配
線領域によって規定されるが、一般に或る配線幅以上に
なると時間ｔB’は一定になる。一方、基体１０の表面
に垂直の方向の研磨圧力成分によって、領域Ｄにおける
第３の膜４３は配線幅に依存せず、ある所定の時間（ｔ
D）で消失する。更に、時間ｔCまで研磨を行うと、領域
Ｃにおける第３の膜４３Ｃが研磨されて消滅し、領域Ｃ
における第２の膜４２は凹状に研磨される。このため、
平坦度が悪化する。以上に説明したように、研磨時間は
ｔB’〜ｔDの時間範囲に設定しなければならない。
【０１１０】尚、実施例６における膜平坦化方法におい
ては、 ｜Ｔ3−（Ｈ＋Ｔ1）｜≦０．１μｍ の関係を満足することが好ましい。このような関係を満
足するならば、十分な研磨余裕が確保される。従って、
基体１０の上に形成される第１、第２及び第３の膜４
１，４２，４３の表面は、ほぼ平坦になる。
【０１１１】（実施例６の変形）実施例６の変形におい
ては、基体１０は半導体基板から構成されており、段差
部は、基体上に形成されたＬＯＣＯＳ構造を有する素子
分離領域１５の上に形成された配線１４から構成されて
いる（図１１の（Ａ）参照）。即ち、段差部は二重であ
り、第１番目の段差部はＬＯＣＯＳ構造を有する素子分
離領域１５から成り、第２番目の段差部は配線１４から
成る。
【０１１２】実施例６と同様に、第１の膜４１は酸化シ
リコン（ＳｉＯ2）から成り、第２の膜４２はＢＰＳＧ
から成り、第３の膜４３は酸化シリコン（ＳｉＯ2）か
ら成る。また、第３の膜４３及び第２の膜４２は化学的
機械研磨法若しくは機械的研磨法にて研磨される。実施
例６の変形における膜平坦化方法は、段差部の構成が異
なることを除き、実施例６の各工程と同様とすることが
できるので、詳細な説明は省略する。実施例６の変形の
［工程−６００Ａ］（実施例１の［工程−６００］に相
当する）、［工程−６３０Ａ］（実施例１の［工程−６
３０］に相当する）、［工程−６４０Ａ］（実施例１の
［工程−６４０］に相当する）における基体等の模式的
な一部断面図を図１１に示す。
【０１１３】（実施例７）実施例７も、本発明の第２の
態様に係る膜平坦化方法に関する。実施例７において
は、実施例４と同様に、配線と配線の間に形成される絶
縁膜の平坦化を意図している。実施例７においては、基
体は半導体基板から構成されており、段差部は基体上に
形成された凹部から構成されている。第１の膜は酸化シ
リコン（ＳｉＯ2）及び窒化シリコン（Ｓｉ3Ｎ4）から
成り、第２の膜は不純物を含有した酸化シリコン（具体
的にはＢＰＳＧ）から成り、第３の膜は酸化シリコン
（ＳｉＯ2）から成る。第１の膜は、段差部の頂部だけ
でなく、段差部の側壁及び底面にも形成されている。第
３の膜及び第２の膜は化学的機械研磨法（ＣＭＰ法）に
よって研磨される。尚、段差部の頂部（基体の表面）に
形成された第１の膜は、研磨ストッパとして機能し研磨
の均一性を改善する。また、段差部の底部（凹部の底
部）に形成された第１の膜は、例えばＢＰＳＧから成る
第２の膜からの基体への不純物の拡散を防止するという
機能を有している。
【０１１４】更に詳しくは、実施例７は、本発明の第２
の態様に係る膜平坦化方法の好ましい第３の態様に関す
る。即ち、実施例７においては、基体に設けられた高さ
Ｈの段差部の少なくとも頂部に段差部頂部における膜厚
がＴ1の第１の膜を形成する工程は、基体上に酸化膜及
び上層膜を形成した後、基体に凹部から成る段差部を形
成し、次いで、段差部を構成する凹部の側壁及び底面に
酸化膜を形成する工程から成る。そして、段差部頂部に
おける第１の膜は酸化膜及び上層膜から成り、段差部底
部における第１の膜は酸化膜から成る。
【０１１５】以下、基体等の模式的な一部断面図である
図１２及び図１３を参照して、実施例７の膜平坦化方法
を説明する。
【０１１６】［工程−７００］先ず、実施例４の［工程
−４００］と同様の方法で、基体１０の表面に第１の膜
の一部４１Ａを形成する。即ち、先ず、シリコン半導体
基板から成る基体１０上に厚さ１０ｎｍの酸化膜（Ｓｉ
Ｏ2）を形成する。次に、酸化膜の上にＣＶＤ法にて窒
化シリコン（Ｓｉ3Ｎ4）から成る厚さ０．１５μｍの上
層膜を成膜する。こうして、酸化膜（ＳｉＯ2）と上層
膜（Ｓｉ3Ｎ4）の２層から成る第１の膜の一部４１Ａが
形成される（図７の（Ａ）参照）。
【０１１７】［工程−７１０］その後、実施例４の［工
程−４１０］と同様の方法で、フォトリソグラフィ技術
及びエッチング技術を用いて第１の膜の一部４１Ａ及び
基体１０を選択的にエッチングし、基体１０に段差部で
ある凹部３０を形成する。次いで、凹部３０を例えば熱
酸化法にて酸化し、凹部３０の底面及び側壁に厚さ２０
ｎｍの酸化膜（ＳｉＯ2）を形成する（図７の（Ｂ）参
照）。
【０１１８】こうして、第１の膜４１Ａ，４１Ｂが形成
される。尚、段差部頂部における第１の膜４１Ａは酸化
膜及び上層膜から成り、段差部底部における第１の膜４
１Ｂは酸化膜から成る。そして、実施例７においては、
基体１０に設けられた段差部である凹部３０の頂部（基
体１０の表面）だけでなく、段差部の底部にも第１の膜
４１Ｂが形成されている。
【０１１９】基体１０に設けられた段差部である凹部３
０の高さ（深さ）Ｈを０．２５μｍとした。また、Ｔ1
は０．１６μｍである。従って、（Ｈ＋Ｔ1）の値は
０．４１μｍである。
【０１２０】［工程−７２０］次に、段差部底面（具体
的には凹部３０の底面）から第２の膜４２の表面までの
高さＴ2が（Ｈ＋Ｔ1）の値より小さいか若しくは略等し
くなるように、第１の膜４１Ａよりも研磨速度の早い第
２の膜４２で段差部を被覆する（図１１の（Ｃ）参
照）。第２の膜４２は、実施例７においてもＢＰＳＧか
ら成り、実施例１の［工程−１２０］と同様に、例えば
低圧ＣＶＤ法によって形成することができる。段差部の
底部（具体的には凹部３０の底部）における第２の膜４
２の厚さを０．３０μｍとした。即ち、段差部の底面か
らの第２の膜４２の表面の高さＴ2は０．３２μｍ（＝
０．０２μｍ＋０．３０μｍ）である。従って、Ｔ
2（＝０．３２μｍ）の値は、（Ｈ＋Ｔ1）（０．４１μ
ｍ＝０．２５μｍ＋，０．１６μｍ）の値より小さい。
第２の膜４２の成膜後、窒素ガス雰囲気中で例えば９０
０゜Ｃ×２０分間、ＢＰＳＧから成る第２の膜４２をリ
フローさせることが好ましい。
【０１２１】［工程−７３０］その後、第２の膜４２上
に、実施例６の［工程−６３０］と同様の方法で、第２
の膜４２よりも研磨速度の遅い厚さ０．１０μｍの第３
の膜４３を形成する（図１３の（Ａ）参照）。Ｔ3の値
は０．４２μｍである。第３の膜４３の膜厚は、｜Ｔ3
−（Ｈ＋Ｔ1）｜≦０．１μｍの関係を満足している。
【０１２２】［工程−７４０］次に、実施例６の［工程
−６４０］と同様の方法で、第３の膜４３及び第２の膜
４２を研磨し、段差部である凹部３０の頂部（基体１０
の表面）に形成された第１の膜４１Ａを露出させる（図
１３の（Ｂ）参照）。
【０１２３】［工程−７５０］次いで、実施例４の［工
程−４３０］と同様の方法で、基体１０の表面に残って
いる第１の膜４１Ａを除去する（図１３の（Ｃ）参
照）。即ち、第１の膜４１Ａを構成する窒化シリコン
（Ｓｉ3Ｎ4）を１４０゜Ｃのリン酸を用いて除去する。
また、第１の膜４１Ａを構成する酸化シリコン（ＳｉＯ
2）を０．５％希フッ酸を用いて除去する。こうして、
図１３の（Ｃ）に模式的に示すように、凹部３０にＢＰ
ＳＧから成る第２の膜４２が埋め込まれ、表面がほぼ平
滑なトレンチ構造を有する素子分離領域３１が形成され
る。一方、素子分離領域３１の間に例えば半導体素子を
形成すべき領域（半導体素子形成領域）３２が形成され
る。尚、基体１０の表面に残っている第１の膜４１Ａを
研磨法にて除去してもよい。
【０１２４】こうして実施例７にて形成されたトレンチ
構造を有する素子分離領域３１は、基体１０に形成され
た凹部３０と、この凹部３０の底面及び側壁に形成され
た第１の膜４１Ｂと、凹部３０を埋める第２の膜４２か
ら成る。
【０１２５】（実施例８）実施例８は実施例７の変形で
ある。実施例８が実施例７と相違する点は、第２の膜４
２を多結晶シリコン（ポリシリコン）から構成した点、
第３の膜４３の形成方法が相違する点、及び［工程−７
５０］に相当する工程が相違する点にある。以下、基体
等の模式的な一部断面図である図１４を参照して、実施
例８の膜平坦化方法を説明する。
【０１２６】［工程−８００］先ず、実施例７の［工程
−７００］と同様に、基体１０の表面に第１の膜の一部
４１Ａを形成する。その後、実施例７の［工程−７１
０］と同様に、基体１０に段差部である凹部３０を形成
する。次いで、凹部３０を例えば熱酸化法にて酸化し、
凹部３０の底面及び側壁に酸化膜（ＳｉＯ2）を形成す
る。基体１０に設けられた段差部である凹部３０の高さ
（深さ）Ｈを０．２５μｍとした。また、Ｔ1は０．１
６μｍとした。従って、（Ｈ＋Ｔ1）の値は０．４１μ
ｍである。
【０１２７】［工程−８１０］次に、実施例７の［工程
−７２０］と同様に、段差部底面（具体的には凹部３０
の底面）から第２の膜４２の表面までの高さＴ2が（Ｈ
＋Ｔ1）の値より小さいか若しくは略等しくなるよう
に、第１の膜４１Ａよりも研磨速度の早い第２の膜４２
で段差部を被覆する。第２の膜４２は、実施例７と異な
り多結晶シリコンから成る。第２の膜４２はＳｉＨ4ガ
スを用い、基体の加熱温度を６１０゜ＣとしたＣＶＤ法
にて成膜することができる。第２の膜４２の段差部底部
（凹部３０の底部）における厚さを０．４０μｍとし
た。即ち、段差部底面から第２の膜の表面までの高さＴ
2を０．４２μｍとした。従って、Ｔ2の値は、（Ｈ＋Ｔ
1）の値と略等しい。
【０１２８】［工程−８２０］次に、多結晶シリコンか
ら成る第２の膜４２の表面を酸化させ、ＳｉＯ2から成
る厚さ４０ｎｍの第３の膜４３を形成する。第３の膜４
３は、例えば以下の条件のパイロジェニック法にて形成
することができる。尚、第３の膜４３の膜厚は、｜Ｔ3
−（Ｈ＋Ｔ1）｜≦０．１μｍの関係を満足している。 酸化雰囲気：Ｏ2／Ｈ2＝４／１ 酸化温度 ：９５０゜Ｃ
【０１２９】［工程−８３０］次に、実施例６の［工程
−６４０］と同様の方法で、第３の膜４３及び第２の膜
４２を研磨し、段差部である凹部３０の頂部（基体１０
の表面）に形成された第１の膜４１Ａを露出させる（図
１４の（Ａ）参照）。尚、多結晶シリコンから成る第２
の膜４２の第３の膜４３に対する研磨速度比は２０倍程
度である。
【０１３０】［工程−８４０］この状態では、図１４の
（Ａ）に示すように、多結晶シリコンから成る第２の膜
４２の一部分が露出している。そこで、第１の膜４１Ａ
を残したまま、多結晶シリコンから成る第２の膜４２の
表面を酸化させ、第２の膜４２の表面に酸化膜４２Ａ
（ＳｉＯ2）を形成する（図１４の（Ｂ）参照）。酸化
膜４２Ａの厚さは０．１μｍ程度である。酸化膜４２Ａ
は、例えば以下の条件のパイロジェニック法にて形成す
ることができる。 酸化雰囲気：Ｏ2／Ｈ2＝４／１ 酸化温度 ：９５０゜Ｃ
【０１３１】［工程−８５０］次いで、実施例７の［工
程−７５０］と同様に、基体１０の表面に残っている第
１の膜４１Ａを除去する（図１４の（Ｃ）参照）。これ
によって、トレンチ構造を有する素子分離領域３１が形
成され、一方、素子分離領域３１の間に例えば半導体素
子を形成すべき領域３２が形成される。
【０１３２】こうして実施例８にて形成されたトレンチ
構造を有する素子分離領域３１は、基体１０に形成され
た凹部３０と、この凹部３０の底面及び側壁に形成され
た第１の膜４１Ｂと、凹部３０を埋める第２の膜４２
と、第２の膜４２の表面部分に形成された酸化膜４２Ａ
から成る。
【０１３３】（実施例９）実施例９も実施例７の変形で
ある。実施例９は、本発明の第２の態様に係る膜平坦化
方法の好ましい第１の態様に関する。実施例９が実施例
７と相違する点は、第１の膜４１の形成方法にある。即
ち、基体に設けられた高さＨの段差部の少なくとも頂部
に段差部頂部における膜厚がＴ1の第１の膜を形成する
工程は、基体１０に凹部３０から成る段差部を形成した
後、段差部を構成する凹部３０の底部を含む基体１０の
表面に第１の膜４１を形成する工程から成る。以下、基
体等の模式的な一部断面図である図１５及び図１６を参
照して、実施例９の膜平坦化方法を説明する。尚、第１
の膜は、研磨ストッパとして機能し研磨の均一性を改善
するだけでなく、例えばＢＰＳＧから成る第２の膜から
の基体への不純物の拡散を防止するという実用的な機能
をも有している。
【０１３４】［工程−９００］先ず、実施例２の［工程
−２００］と同様の方法で、半導体基板から成る基体１
０に凹部３０を形成する。この凹部３０は、公知のフォ
トリソグラフィ技術及びエッチング技術によって形成す
ることができる。この凹部３０が段差部に相当する。更
に詳しくは、段差部の頂部は基体１０の表面に相当し、
段差部の底部は凹部３０の底部に相当し、段差部の底面
は凹部３０の底面に相当する。段差部の高さＨである凹
部３０の深さは０．３０μｍである。その後、凹部３０
内を含む基体１０全体を酸化処理する。これによって、
ＳｉＯ2から成る第１の膜４１が形成される（図１５の
（Ａ）参照）。段差部頂部における第１の膜２１の厚さ
Ｔ1を２０ｎｍとした。
【０１３５】［工程−９１０］次に、段差部底面（具体
的には凹部３０の底面）から第２の膜４２の表面までの
高さＴ2が（Ｈ＋Ｔ1）の値より小さいか若しくは略等し
くなるように、第１の膜４１よりも研磨速度の早い第２
の膜４２で段差部を被覆する（図１５の（Ｂ）参照）。
この工程は、実施例７の［工程−７２０］あるいは実施
例８の［工程−８１０］と同様とすることができる。段
差部の底部（具体的には凹部３０の底部）における第２
の膜４２の厚さを０．３０μｍとした。即ち、段差部の
底面からの第２の膜４２の表面の高さＴ2は０．３２μ
ｍ（＝０．０２μｍ＋０．３０μｍ）である。従って、
Ｔ2（＝０．３２μｍ）の値は、（Ｈ＋Ｔ1）（０．３２
μｍ＝０．０２μｍ＋０．３０μｍ）の値と等しい。Ｂ
ＰＳＧから第２の膜４２を構成する場合には、第２の膜
４２の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、第２の膜４２をリフローさせることが好まし
い。
【０１３６】［工程−９２０］その後、実施例７の［工
程−７３０］あるいは実施例８の［工程−８２０］と同
様の方法で、第２の膜４２の上に、第２の膜よりも研磨
速度の遅い酸化シリコンから成る第３の膜４３を形成す
る（図１５の（Ｃ）参照）。尚、Ｔ3の値は、実施例７
の同様の場合０．４２μｍ、あるいは実施例８と同様の
場合０．３２μｍ程度である。
【０１３７】［工程−９３０］次に、実施例６の［工程
−６４０］と同様の方法で、第３の膜４３及び第２の膜
４２を研磨し、段差部である凹部３０の頂部（基体１０
の表面）に形成された第１の膜４１を露出させる（図１
６の（Ａ）参照）。
【０１３８】［工程−９４０］その後、第２の膜４２を
多結晶シリコンから構成した場合には、実施例８の［工
程−８４０］と同様の処理を第２の膜４２に施した後、
実施例７の［工程−７５０］と同様に、基体１０の表面
に残っている第１の膜４１を除去する（図１６の（Ｂ）
参照）。これによって、トレンチ構造を有する素子分離
領域３１が形成され、一方、素子分離領域３１の間に例
えば半導体素子を形成すべき領域３２が形成される。
【０１３９】（実施例１０）実施例１０も実施例７の変
形である。実施例１０は、本発明の第２の態様に係る膜
平坦化方法の好ましい第２の態様に関する。実施例１０
が実施例７と相違する点は、第１の膜４１の形成方法に
ある。即ち、基体に設けられた高さＨの段差部の少なく
とも頂部に段差部頂部における膜厚がＴ1の第１の膜を
形成する工程は、基体１０に第１の膜４１を形成した
後、基体１０に凹部３０から成る段差部を形成する工程
から成る。以下、基体等の模式的な一部断面図である図
１７及び図１８を参照して、実施例１０の膜平坦化方法
を説明する。
【０１４０】［工程−１０００］先ず、実施例３と同様
に、基体１０の表面にのみ第１の膜４１を形成する。即
ち、基体１０の表面に、例えばＣＶＤ法にて酸化シリコ
ン（ＳｉＯ2）や窒化シリコン（Ｓｉ3Ｎ4）、あるいは
酸化シリコンと窒化シリコンの２層膜から成る第１の膜
４１を形成する。次いで、フォトリソグラフィ技術及び
エッチング技術を用いて第１の膜４１及び基体１０を選
択的にエッチングし、基体１０に凹部３０から成る段差
部を形成する（図１７の（Ａ）参照）。第１の膜４１は
基体１０の表面にのみ形成されている。即ち、基体１０
に設けられた段差部の頂部にのみ第１の膜４１が形成さ
れる。段差部の高さＨである凹部３０の深さを０．３０
μｍとした。一方、段差部頂部（基体１０の表面）にお
ける第１の膜２１の厚さＴ1を２０ｎｍとした。
【０１４１】［工程−１０１０］次に、段差部底面（具
体的には凹部３０の底面）から第２の膜４２の表面まで
の高さＴ2が（Ｈ＋Ｔ1）の値より小さいか若しくは略等
しくなるように、第１の膜４１よりも研磨速度の早い第
２の膜４２で段差部を被覆する（図１７の（Ｂ）参
照）。この工程は、実施例７の［工程−７２０］あるい
は実施例８の［工程−８１０］と同様とすることができ
る。段差部の底部（具体的には凹部３０の底部）におけ
る第２の膜４２の厚さを０．３０μｍとした。即ち、段
差部の底面からの第２の膜４２の表面の高さＴ2は０．
２５μｍである。従って、Ｔ2（＝０．２７μｍ）の値
は、（Ｈ＋Ｔ1）（０．３２μｍ＝０．３０μｍ＋０．
０２μｍ）の値より小さい。ＢＰＳＧから第２の膜４２
を構成する場合には、第２の膜４２の成膜後、窒素ガス
雰囲気中で例えば９００゜Ｃ×２０分間、第２の膜４２
をリフローさせることが好ましい。
【０１４２】［工程−１０２０］その後、実施例７の
［工程−７３０］あるいは実施例８の［工程−８２０］
と同様の方法で、第２の膜４２の上に、第２の膜よりも
研磨速度の遅い酸化シリコンから成る第３の膜４３を形
成する（図１７の（Ｃ）参照）。
【０１４３】［工程−１０３０］次に、実施例６の［工
程−６４０］と同様の方法で、第３の膜４３及び第２の
膜４２を研磨し、段差部である凹部３０の頂部（基体１
０の表面）に形成された第１の膜４１を露出させる（図
１８の（Ａ）参照）。
【０１４４】［工程−１０４０］その後、第２の膜４２
を多結晶シリコンから構成した場合には、実施例８の
［工程−８４０］と同様の処理を第２の膜４２に施した
後、実施例７の［工程−７５０］と同様に、基体１０の
表面に残っている第１の膜４１を除去する（図１８の
（Ｂ）参照）。これによって、トレンチ構造を有する素
子分離領域３１が形成され、一方、素子分離領域３１の
間に例えば半導体素子を形成すべき領域３２が形成され
る。
【０１４５】尚、第２の膜４２が例えばＢＰＳＧから成
る場合、第２の膜４２から基体へ不純物が拡散し、問題
が生ずる虞がある。このような虞がある場合には、第２
の膜４２を、多結晶シリコンとＢＰＳＧの２層から構成
すればよい。
【０１４６】（実施例１１）実施例１１は、本発明の第
３の態様に係る膜平坦化方法に関する。実施例１１にお
いては、配線と配線の間に形成される絶縁膜の平坦化、
所謂層間絶縁層の平坦化を意図している。実施例１１に
おいては、基体は半導体基板から構成されている。ま
た、段差部は、基体上に形成されたＬＯＣＯＳ構造を有
する素子分離領域１５の上に形成された配線５０から構
成されている（図１９の（Ａ）参照）。即ち、段差部は
二重（即ち、ｎ＝２）であり、第１番目の段差部はＬＯ
ＣＯＳ構造を有する素子分離領域１５から成り、第２番
目の段差部は配線５０から成る。実施例１１において
は、段差部底部の上方の膜は４層（ｋ＝２であり、第２
ｋ番目の膜は第４番目の膜である）から構成されてい
る。
【０１４７】第（２ｍ−１）番目の膜（但し、ｍ＝１，
２，・・・，ｋであり、実施例１１においてはｋ＝ｎ＝
２である）は酸化シリコン（ＳｉＯ2）から成り、第２
ｍ番目の膜は不純物を含有した酸化シリコン（具体的に
はＢＰＳＧ）から成る。第１の膜は、段差部の頂部だけ
でなく、段差部の側壁及び底面にも形成されている。第
２ｍ番目の膜から第２番目の膜までの各膜は、化学的機
械研磨法（ＣＭＰ法）によって研磨される。尚、第１の
膜は、研磨ストッパとして機能し研磨の均一性を改善す
るだけでなく、例えばＢＰＳＧから成る第２の膜からの
基体への不純物の拡散を防止するという実用的な機能を
も有している。
【０１４８】実施例１１においては、ｎ重の段差部の最
底面から最頂部までの高さをＨとし、ｎ重の段差部の最
頂部における第１番目の膜の厚さをＴ1とし、ｎ重の段
差部の最底面から第２ｋ番目の膜（但し、２≦ｋであ
る）の表面までの高さをＴ2kとしたとき、Ｔ2kの値を
（Ｈ＋Ｔ1）の値より大きくした。
【０１４９】更には、実施例１１においては、ｋ＝ｎ＝
２であり、ｎ重の段差部の最頂部における第１番目の膜
の厚さをＴ1とし、ｎ重の段差部の最底部からｉ番目
（但し、ｉ＝１，２，・・・，ｎ）の段差部の高さをＨ
iとしたとき、ｎ重の段差部の最底面から第（２ｊ＋
１）番目の膜（但し、ｊ＝１，２，・・・，ｋ−１であ
り、２≦ｋである）の表面までの高さＴ2j+1は、
【数７】 と略等しい。
【０１５０】以下、基体等の模式的な一部断面図である
図１９及び図２０を参照して、実施例１１の膜平坦化方
法を説明する。
【０１５１】［工程−１１００］先ず、実施例１の［工
程−１００］と同様の方法で、ＬＯＣＯＳ構造を有する
素子分離領域１５の上に配線５０を形成する。素子分離
領域１５上の配線５０は、例えば厚さが０．１０μｍの
リン（Ｐ）をドープした多結晶シリコン層１２及び厚さ
が０．１０μｍのタングステンシリサイド（ＷＳｉ2）
層１３から構成されている。ｎ重の段差部の最底面から
最頂部までの高さＨ（＝Ｈ1＋Ｈ2）は０．３５μｍであ
る。即ち、素子分離領域１５（第１番目の段差部）の高
さ（Ｈ1）は０．１５μｍであり、配線５０（第２番目
の段差部）の高さ（Ｈ2）は０．２０μｍである。
【０１５２】［工程−１１１０］実施例６の［工程−６
１０］と同様の方法で、基体１０に形成されたｎ重（但
し、ｎ≧２であり、実施例１１においてはｎ＝２）の段
差部を、第１番目の膜５１で被覆する（図１９の（Ｂ）
参照）。第１番目の膜５１は酸化シリコン（ＳｉＯ2）
から成る。第１番目の膜５１の厚さを０．１０μｍとし
た。即ち、ｎ重の段差部の最頂部における第１番目の膜
の厚さＴ1は０．１０μｍである。
【０１５３】［工程−１１２０］次に、第１の膜５１よ
りも研磨速度が速い第２の膜５２を第１の膜５１上に形
成し、第２の膜５２で段差部を被覆する。第２の膜５２
は、実施例１１においてはＢＰＳＧから成り、例えば低
圧ＣＶＤ法によって形成することができる。この工程
は、実施例６の［工程−６２０］と同様とすることがで
きる。第２の膜５２の厚さを０．１７μｍとした。従っ
て、Ｔ2は、 Ｔ2＝０．１０μｍ＋０．１７μｍ ＝０．２７μｍ である。
【０１５４】［工程−１１３０］その後、第２の膜５２
上に、第２の膜５２よりも研磨速度の遅い第３の膜５３
（第（２ｍ＋１）番目の膜であり、ｍ＝１である）を形
成する（図１９の（Ｃ）参照）。第３の膜５３は、例え
ば、テトラエトキシシラン（ＴＥＯＳ）を用いたプラズ
マＣＶＤ法によって形成された酸化シリコンとした。
尚、第３の膜５３を窒化シリコン（Ｓｉ3Ｎ4）から構成
することもできる。第３の膜５３の膜厚を３０ｎｍとし
た。従って、ｎ重の段差部の最底面から第（２ｍ＋１＝
３）番目の膜５３の表面までの高さＴ3は、 Ｔ3＝０．１０μｍ＋０．１７μｍ＋０．０３μｍ ＝０．３０μｍ である。
【０１５５】一方、ｎ＝２、ｊ＝１なので、
【数８】 の値は０．３０μｍとなり、Ｔ3の値と等しい。
【０１５６】尚、本発明の第３の態様に係る膜平坦化方
法においては、［工程−１１２０］及び［工程−１１３
０］を（ｋ−１）回繰り返すが、実施例１１においては
ｋ＝２としたので、［工程−１１２０］及び［工程−１
１３０］を１回実行する。
【０１５７】［工程−１１４０］その後、第（２ｋ−１
＝３）番目の膜５３よりも研磨速度が早い第（２ｋ＝
４）番目の膜５４を第（２ｋ−１＝３）番目の膜５３上
に形成する（図２０の（Ａ）参照）。この工程は、［工
程−１１２０］と同様とすることができる。第４番目の
膜５４の厚さを０．５０μｍとした。（Ｈ＋Ｔ1）の値
は、 Ｈ＋Ｔ1＝０．３５μｍ＋０．１０μｍ ＝０．４５μｍ である。また、ｎ重（二重）の段差部の最底面から第
（２ｋ＝４）番目の膜５４の表面までの高さＴ2kの値
は、 Ｔ4＝０．１０μｍ＋０．１７μｍ＋０．０３μｍ＋
０．５０μｍ ＝０．８０μｍ である。従って、Ｔ2kの値は（Ｈ＋Ｔ1）の値より大き
い。
【０１５８】［工程−１１５０］その後、第（２ｋ＝
４）番目５４の膜から第２番目の膜５２までを研磨し、
ｎ重の段差部の最頂部に形成された第１番目の膜を露出
させる。この工程は、実施例６の［工程−６４０］と同
様とすることができる。研磨の途中における基体等の模
式的な一部断面図を図２０の（Ｂ）に示す。また、研磨
完了時における基体等の模式的な一部断面図を図２０の
（Ｃ）に示す。
【０１５９】第１番目の段差部の高さＨ1は０．１５μ
ｍである。一方、段差部の最底面である基体１０の表面
を基準としたときの、第１番目の段差部の上方に形成さ
れた第３番目の膜５３の表面の高さは、 Ｈ1＋Ｔ3 ＝０．１５μｍ＋０．３０μｍ ＝０．４５μｍ である。従って、段差部の最底面である基体１０の表面
を基準としたときの、第１番目の段差部の上方に形成さ
れた第３番目の膜５３の高さと、ｎ重の段差部の最頂部
における第１番目の膜の表面の高さは等しい。
【０１６０】それ故、第２ｋ番目の膜（実施例１１にお
いては第４番目の膜５４）から第２番目の膜５２までを
研磨し、ｎ重の段差部の最頂部に形成された第１番目の
膜５１を露出させたとき、かかるｎ重の段差部の最頂部
に形成された第１番目の膜５１が研磨ストッパとなるだ
けでなく、第１番目の段差部の上方に形成された第（２
ｍ＋１）番目の膜（実施例１１においては、図２０の
（Ｃ）において第３番目の膜５３Ａで示す）も研磨スト
ッパとして機能する。従って、第ｋ番目の膜（第４番目
の膜５４）や第２ｍ番目の膜（第２番目の膜５２）が研
磨され過ぎることを効果的に抑制することができる。
【０１６１】尚、第２ｍ番目の膜（但し、ｍ＝１，２，
・・・，ｋであり、２≦ｋである）は、多結晶シリコ
ン、あるいは不純物を含有した酸化シリコンと多結晶シ
リコンの積層から構成してもよい。また、第（２ｍ−
１）番目の膜は、窒化シリコン、あるいは酸化シリコン
と窒化シリコンの積層から構成してもよい。
【０１６２】こうして実施例１１の膜平坦化方法によっ
て、ｎ重の段差部の間に形成され、２ｋ層の絶縁膜が積
層されそして表面が平坦化させた多層絶縁膜が得られ
る。この多層絶縁膜の第１層目はｎ重の段差部の最頂部
を被覆している。一方、段差部底部の上方における多層
絶縁膜の表面の一部分は、第２ｋ番目の層から成る。更
に、ｎ重の段差部の最頂部を被覆した絶縁膜の第１層と
かかる第２ｋ番目の層との間には、第２ｍ’番目の層
（但し、ｍ＝１，２，・・・，ｋ−１であり、２≦ｋで
ある）及び第（２ｍ’＋１）番目の層が露出している。
そして、第２ｍ’番目の層は、第（２ｍ’±１）番目の
層よりも研磨速度が速い。更には、第２ｋ番目の層は、
第（２ｋ−１）番目の層よりも研磨速度が速い。
【０１６３】（実施例１２）実施例１２は実施例１１の
変形であり、本発明の第３の態様に係る膜平坦化方法の
好ましい態様に関する。実施例１２が実施例１１と相違
する点は、実施例１１の［工程−１１４０］と［工程−
１１５０］の間に、第２ｋ番目の膜（実施例１２におい
ては第４番目の膜５４）よりも研磨速度が遅い第（２ｋ
＋１）番目の膜（実施例１２においては第５番目の膜５
５）を第２ｋ番目の膜上に形成する工程を含む点、実施
例１１の［工程−１１５０］において、第（２ｋ＋１）
番目の膜（実施例１２においては第５番目の膜５５）か
ら第２番目の膜までを研磨する点、及び第２ｋ番目の膜
（実施例１２においては第４番目の膜５４）の膜厚を変
えた点にある。実施例１２においては、段差部底部の上
方の膜は５層（２ｋ＋１＝２×２＋１）から構成されて
いる。第５番目の膜５５は酸化シリコン（ＳｉＯ2）か
ら成る。
【０１６４】尚、実施例１２においても、ｋ＝ｎ＝２で
あり、ｎ重の段差部の最頂部における第１番目の膜の厚
さをＴ1とし、ｎ重の段差部の最底部からｉ番目（但
し、ｉ＝１，２，・・・，ｎ）の段差部の高さをＨiと
したとき、ｎ重の段差部の最底面から第（２ｊ＋１）番
目の膜（但し、ｊ＝１，２，・・・，ｋ−１であり、２
≦ｋである）の表面までの高さＴ2j+1は、
【数９】 と略等しい。
【０１６５】以下、基体等の模式的な一部断面図である
図２１を参照して、実施例１２の膜平坦化方法を説明す
る。
【０１６６】［工程−１２００］先ず、実施例１１の
［工程−１１００］と同様に、ＬＯＣＯＳ構造を有する
素子分離領域１５の上に配線５０を形成する。第１番目
の段差部を構成する素子分離領域１５の高さ（Ｈ1）は
０．１５μｍであり、第２番目の段差部を構成する配線
５０の高さ（Ｈ2）は０．２０μｍであり、ｎ重の段差
部の最底面から最頂部までの高さＨ（＝Ｈ1＋Ｈ2）は
０．３５μｍである。
【０１６７】［工程−１２１０］実施例１１の［工程−
１１１０］と同様に、基体１０に形成されたｎ重（但
し、ｎ≧２であり、実施例１１においてはｎ＝２）の段
差部を、第１番目の膜５１で被覆する。第１番目の膜５
１は酸化シリコン（ＳｉＯ2）から成る。第１番目の膜
５１の厚さを０．１０μｍとした。即ち、ｎ重の段差部
の最頂部における第１番目の膜の厚さＴ1は０．１０μ
ｍである。
【０１６８】［工程−１２２０］次に、実施例１１の
［工程−１１２０］と同様に、第１の膜５１よりも研磨
速度が速い第２の膜５２を第１の膜５１上に形成し、第
２の膜５２で段差部を被覆する。第２の膜５２の厚さを
０．１７μｍとした。従って、Ｔ2は、 Ｔ2＝０．１０μｍ＋０．１７μｍ ＝０．２７μｍ である。
【０１６９】［工程−１２３０］その後、実施例１１の
［工程−１１３０］と同様に、第２の膜５２上に、第２
の膜５２よりも研磨速度の遅い第３の膜５３（第（２ｍ
＋１）番目の膜であり、ｍ＝１である）を形成する。第
３の膜５３の膜厚を３０ｎｍとした。従って、ｎ重の段
差部の最底面から第（２ｍ＋１＝３）番目の膜５３の表
面までの高さＴ3は、 Ｔ3＝０．１０μｍ＋０．１７μｍ＋０．０３μｍ ＝０．３０μｍ である。
【０１７０】一方、ｎ＝２、ｊ＝１なので、
【数１０】 の値は０．３０μｍとなり、Ｔ3の値と等しい。
【０１７１】尚、実施例１２においてもｋ＝２とした。
それ故、［工程−１２２０］及び［工程−１２３０］を
（ｋ−１）回繰り返すとは、実施例１２においては、
［工程−１２２０］及び［工程−１２３０］を１回、実
行することを意味する。
【０１７２】［工程−１２４０］その後、第（２ｋ−１
＝３）番目の膜５３よりも研磨速度が早い第（２ｋ＝
４）番目の膜５４を第（２ｋ−１＝３）番目の膜５３上
に形成する（図２１の（Ａ）参照）。この工程は、基本
的には［工程−１２２０］と同様とすることができる。
但し、第４番目の膜５４の厚さを０．１２μｍとした。
（Ｈ＋Ｔ1）の値は、 Ｈ＋Ｔ1＝０．３５μｍ＋０．１０μｍ ＝０．４５μｍ である。また、ｎ重（二重）の段差部の最底面から第
（２ｋ＝４）番目の膜５４の表面までの高さＴ2kの値
は、 Ｔ4＝０．１０μｍ＋０．１７μｍ＋０．０３μｍ＋
０．１２μｍ ＝０．４２μｍ である。従って、Ｔ2kの値は（Ｈ＋Ｔ1）の値より小さ
い。
【０１７３】［工程−１２５０］次に、第（２ｋ＝４）
番目の膜５４よりも研磨速度が遅い第（２ｋ＋１＝５）
番目の膜５５を第（２ｋ＝４）番目の膜５４の上に形成
する（図２１の（Ｂ）参照）。第５番目の膜５５の膜
は、例えば、テトラエトキシシラン（ＴＥＯＳ）を用い
たプラズマＣＶＤ法によって形成された酸化シリコンと
した。尚、第５の膜５５を窒化シリコン（Ｓｉ3Ｎ4）か
ら構成することもできる。第５の膜５５の膜厚を３０ｎ
ｍとした。従って、ｎ重の段差部の最底面から第（２ｋ
＋１＝５）番目の膜５５の表面までの高さＴ5は、 Ｔ5＝０．１０μｍ＋０．１７μｍ＋０．０３μｍ＋
０．１２μｍ＋０．０３μｍ ＝０．４５μｍ である。
【０１７４】ｎ重の段差部の最底面から最頂部までの高
さをＨとし、ｎ重の段差部の最底面から第（２ｋ＋１＝
５）番目の膜５５の表面までの高さをＴ2k+1としたと
き、Ｔ2k+1はＨ＋Ｔ1に等しい。従って、実施例１２に
おいては、 ｜Ｔ2k+1−（Ｈ＋Ｔ1）｜≦０．１μｍ の関係を満足している。
【０１７５】［工程−１２６０］その後、第（２ｋ＋１
＝５）番目の膜５５から第２番目の膜５２までを研磨
し、ｎ重の段差部の最頂部に形成された第１番目の膜を
露出させる。この工程は、実施例６の［工程−６４０］
と同様とすることができる。研磨完了時における基体等
の模式的な一部断面図を図２１の（Ｃ）に示す。
【０１７６】第１番目の段差部の高さＨ1は０．１５μ
ｍである。一方、段差部の最底面である基体１０の表面
を基準としたときの、第１番目の段差部の上方に形成さ
れた第３番目の膜５３の表面の高さは、 Ｈ1＋Ｔ3 ＝０．１５μｍ＋０．３０μｍ ＝０．４５μｍ である。従って、段差部の最底面である基体１０の表面
を基準としたときの、段差部底部の上方に形成された第
５番目の膜５５の高さと、第１番目の段差部の上方に形
成された第３番目の膜５３Ａの高さと、ｎ重の段差部の
最頂部における第１番目の膜の表面の高さは等しい。
【０１７７】それ故、第（２ｋ＋１）番目の膜から第２
番目の膜までを研磨し、ｎ重の段差部の最頂部に形成さ
れた第１番目の膜を露出させたとき、かかるｎ重の段差
部の最頂部に形成された第１番目の膜５１、及び段差部
底部の上方に形成された第５番目の膜５５が研磨ストッ
パとなるだけでなく、第１番目の段差部の上方に形成さ
れた第３番目の膜５３も研磨ストッパとなる。従って、
第４番目の膜５４や第２番目の膜５２が研磨され過ぎる
ことを一層効果的に抑制することができる。
【０１７８】尚、第（２ｍ’−１）番目の膜（但し、
ｍ’＝１，２，・・・，ｋ＋１であり、２≦ｋである）
の膜は、窒化シリコン、あるいは酸化シリコンと窒化シ
リコンの積層から構成してもよい。また、第２ｍ番目の
膜（但し、ｍ＝１，２，・・・，ｋであり、２≦ｋであ
る）は、多結晶シリコン、あるいは不純物を含有した酸
化シリコンと多結晶シリコンの積層から構成してもよ
い。
【０１７９】こうして実施例１２の膜平坦化方法によっ
て、ｎ重の段差部の間に形成され、（２ｋ＋１）層の絶
縁膜が積層されそして表面が平坦化された多層絶縁膜が
得られる。この多層絶縁膜の第１層目はｎ重の段差部の
最頂部を被覆している。一方、段差部底部の上方におけ
る多層絶縁膜の表面の一部分は、第（２ｋ＋１）番目の
層から成る。更に、ｎ重の段差部の最頂部を被覆した絶
縁膜の第１層とかかる第（２ｋ＋１）番目の層との間に
は、第２ｍ番目の層（但し、ｍ＝１，２，・・・，ｋで
あり、２≦ｋである）及び第（２ｍ＋１）番目の層（但
し、ｍ＝１，２，・・・，ｋ−１であり、２≦ｋであ
る）が露出している。そして、第２ｍ番目の層は、第
（２ｍ±１）番目の層よりも研磨速度が速い。また、第
（２ｋ＋１）番目の層は、第２ｋ番目の層よりも研磨速
度が遅い。
【０１８０】（実施例１３）実施例１３は実施例１２の
変形である。実施例１３が実施例１２と相違する点は、
第２ｍ番目の膜（但し、ｍ＝１，２，・・・，ｋであ
り、２≦ｋである）の膜厚が異なる点にある。
【０１８１】即ち、実施例１２においては、ｋ＝ｎ＝２
であり、ｎ重の段差部の最頂部における第１番目の膜の
厚さをＴ1とし、ｎ重の段差部の最底部からｉ番目（但
し、ｉ＝１，２，・・・，ｎ）の段差部の高さをＨiと
したとき、ｎ重の段差部の最底面から第（２ｊ＋１）番
目の膜（但し、ｊ＝１，２，・・・，ｋ−１であり、２
≦ｋである）の表面までの高さＴ2j+1は、
【数１１】 と略等しいとした。
【０１８２】一方、実施例１３においては、ｋ＝ｎ＝２
であり、ｎ重の段差部の最頂部における第１番目の膜の
厚さをＴ1とし、ｎ重の段差部の最底部からｉ番目（但
し、ｉ＝１，２，・・・，ｎ）の段差部の高さをＨiと
したとき、ｎ重の段差部の最底面から第（２ｊ＋１）番
目の膜（但し、ｊ＝１，２，・・・，ｋ−１であり、２
≦ｋである）の表面までの高さＴ2j+1は、Ｔ1＋Ｈiに略
等しいとした。
【０１８３】第１番目の膜５１から第５番目の膜５５の
膜厚を以下に示す。 第１番目の膜５１：０．１０μｍ 第２番目の膜５２：０．１２μｍ 第３番目の膜５３：０．０３μｍ 第４番目の膜５４：０．１７μｍ 第５番目の膜５５：０．０３μｍ
【０１８４】実施例１３における膜平坦化方法の各工程
は実施例１２と同様とすることができるので、詳細な説
明は省略する。
【０１８５】実施例１３においても、第（２ｋ＋１）番
目の膜から第２番目の膜までを研磨し、ｎ重の段差部の
最頂部に形成された第１番目の膜を露出させたとき、か
かるｎ重の段差部の最頂部に形成された第１番目の膜５
１、及び段差部底部の上方に形成された第５番目の膜５
５が研磨ストッパとなるだけでなく、第１番目の段差部
の上方に形成された第３番目の膜５３も研磨ストッパと
なる。従って、第４番目の膜５４や第２番目の膜５２が
研磨され過ぎることを一層効果的に抑制することができ
る。
【０１８６】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した数値や条件は例示であ
り、適宜変更することができる。段差部は、配線や素子
分離領域の他にも、如何なる要素から構成されていても
よい。
【０１８７】実施例において、配線１４，５０を、ＭＯ
Ｓ型トランジスタのゲート電極、あるいはゲート電極が
延在したものとした。しかしながら、配線１４，５０と
しては、このような構成に限定されず、適宜構成を変更
することができる。また、基体１０もシリコン半導体基
板に限定されない。基体１０を、例えばＧａＡｓ等の化
合物半導体基板から構成することができる。更には、基
体１０をシリコン半導体基板に形成されたトレンチ素子
分離領域とし、配線１４をトレンチ素子分離領域上に形
成した構造とすることもできる。
【０１８８】本発明の第１及び第２の態様に関する実施
例においては、段差部の段差数を１段若しくは２段とし
て説明したが、更に多い段数であってもよい。また、本
発明の第３の態様に関する実施例においては、段差部の
段差の数を２段として説明したが、それ以外の段数であ
ってもよい。本発明の第３の態様に関する実施例におい
ては、ｋ＝ｎ＝２の場合を例にとり説明したが、ｎは１
以上であればよい。また、ｋの値は２以上であればよ
く、ｋの値はｎ未満であってもｎを越えてもよい。膜平
坦化方法として本発明の第１、第２及び第３の態様のい
ずれを採用するかは、段差部の形状や高さ、段差部と段
差部の間の間隔等に基づき適宜決定すればよい。
【０１８９】
【発明の効果】以上説明したように、本発明の膜平坦化
方法によれば、第１の膜と第１の膜よりも研磨速度が速
い第２の膜を積層した後、あるいは研磨速度の遅い膜と
研磨速度の速い膜を交互に積層した後、平坦化のための
研磨を行うので、段差部の頂部に形成されている第１の
膜や研磨速度の遅い膜が研磨ストッパとして機能する。
このため、第２の膜や研磨速度の速い膜の研磨は第１の
膜や研磨速度の遅い膜によって制御できるので、基体に
おいて研磨後の膜に局所的な凹凸が発生することを効果
的に抑制することができる。従って、均一性を損なうこ
となく研磨による膜平坦化が実現できる。しかも、第１
の膜や研磨速度の遅い膜を研磨ストッパに用いているの
で、膜厚制御性の向上を図ることができる。しかも、各
膜を過剰に研磨をしても、所望の膜厚より減少させない
ことも可能となり、ウエハ面内の研磨均一性を向上させ
ることができる。
【０１９０】その結果、フォトリソグラフィー技術にお
ける露光時の露光焦点深度マージンを増大させることが
できる。また、接続孔の形成におけるオーバーエッチン
グ量を減少することができるので、配線の信頼性の向上
を図ることが可能になる。また、トレンチ素子分離領域
の研磨法による平坦化に際して、基体へのダメージ発生
防止と、基体表面と素子分離領域との平滑化の両立を図
ることができ、広い素子分離領域においても膜厚減り
（ディッシング）を生じない研磨を確立することができ
る。それ故、半導体装置の製造歩留りが向上し、量産化
へ容易に対応することが可能となる。
【０１９１】また、本発明の第２の態様あるいは第３の
態様に係る膜平坦化方法において、段差部底部の上方に
形成する第３の膜や第（２ｋ＋１）番目の膜の表面を、
段差部頂部に形成した第１の膜の表面に対して±０．１
μｍの範囲内の高さに形成すれば、十分な研磨余裕が確
保できる。それ故、各膜の表面をほぼ平坦面に研磨する
ことができる。
【０１９２】さらに本発明において、第２ｍ番目の膜を
構成する材料と第（２ｍ±１）番目の膜を構成する材料
を適宜選択することによって、各膜に対して十分な研磨
速度比を得ることができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図２】実施例１の変形における半導体装置における膜
平坦化方法の各工程を説明するための、基体等の模式的
な一部断面図である。
【図３】実施例２の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図４】実施例３の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図５】実施例４の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図６】実施例５の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図７】実施例６の半導体装置における膜平坦化方法の
各工程を説明するための、基体等の模式的な一部断面図
である。
【図８】実施例６における研磨工程図である。
【図９】実施例６における研磨工程図である。
【図１０】実施例６における各膜の表面高さと研磨時間
との関係を示す図である。
【図１１】実施例６の変形の半導体装置における膜平坦
化方法の各工程を説明するための、基体等の模式的な一
部断面図である。
【図１２】実施例７の半導体装置における膜平坦化方法
の各工程を説明するための、基体等の模式的な一部断面
図である。
【図１３】図１２に引き続き、実施例７の半導体装置に
おける膜平坦化方法の各工程を説明するための、基体等
の模式的な一部断面図である。
【図１４】実施例８の半導体装置における膜平坦化方法
の各工程を説明するための、基体等の模式的な一部断面
図である。
【図１５】実施例９の半導体装置における膜平坦化方法
の各工程を説明するための、基体等の模式的な一部断面
図である。
【図１６】図１５に引き続き、実施例９の半導体装置に
おける膜平坦化方法の各工程を説明するための、基体等
の模式的な一部断面図である。
【図１７】実施例１０の半導体装置における膜平坦化方
法の各工程を説明するための、基体等の模式的な一部断
面図である。
【図１８】図１７に引き続き、実施例１０の半導体装置
における膜平坦化方法の各工程を説明するための、基体
等の模式的な一部断面図である。
【図１９】実施例１１の半導体装置における膜平坦化方
法の各工程を説明するための、基体等の模式的な一部断
面図である。
【図２０】図１９に引き続き、実施例１１の半導体装置
における膜平坦化方法の各工程を説明するための、基体
等の模式的な一部断面図である。
【図２１】実施例１２の半導体装置における膜平坦化方
法の各工程を説明するための、基体等の模式的な一部断
面図である。
【図２２】実施例１及び実施例２における第２の膜の厚
さが不適切な場合の問題点を示す基体等の模式的な一部
断面図である。
【図２３】実施例６における第２の膜の厚さが不適切な
場合の問題点を示す基体等の模式的な一部断面図であ
る。
【図２４】従来の研磨平坦化技術の概要を示す半導体基
板等の模式的な一部断面図である。
【図２５】従来のＣＭＰ法を用いたトレンチ素子分離領
域形成方法の問題点を説明するための、半導体基板等の
模式的な一部断面図である。
【符号の説明】
１０ 基体 １４，５０ 配線 １５ ＬＯＣＯＳ構造を有する素子分離領域 ２１，２１Ａ，２１Ｂ，４１，４１Ａ，４１Ｂ 第１の
膜 ２２，４２ 第２の膜 ２２Ａ 酸化膜 ４３ 第３の膜 ３０ 凹部 ３１ 素子分離領域 ３２ 半導体素子形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 21/31 Ｈ０１Ｌ 21/90 Ｍ 9274−4Ｍ 21/95

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】（イ）基体に設けられた段差部の少なくと
    も頂部に第１の膜を形成する工程と、 （ロ）該第１の膜よりも研磨速度が速い第２の膜で段差
    部を被覆する工程と、 （ハ）該第２の膜を研磨し、段差部の頂部に形成された
    前記第１の膜を露出させる工程、から成ることを特徴と
    する半導体装置における膜平坦化方法。
  2. 【請求項２】段差部の高さをＨとし、段差部頂部におけ
    る第１の膜の厚さをＴ1とし、段差部の底面からの第２
    の膜の表面の高さをＴ2としたとき、Ｔ2の値は（Ｈ＋Ｔ
    1）の値より大きいか若しくは略等しいことを特徴とす
    る請求項１に記載の半導体装置における膜平坦化方法。
  3. 【請求項３】前記（ハ）の工程の後、段差部頂部の第１
    の膜を除去する工程を更に含むことを特徴とする請求項
    １又は請求項２に記載の半導体装置における膜平坦化方
    法。
  4. 【請求項４】第１の膜は、酸化シリコン及び窒化シリコ
    ンのいずれか一方若しくは両方が積層されて成り、第２
    の膜は、不純物を含有した酸化シリコン及び多結晶シリ
    コンのいずれか一方若しくは両方が積層されて成ること
    を特徴とする請求項１乃至請求項３のいずれか１項に記
    載の半導体装置における膜平坦化方法。
  5. 【請求項５】（イ）基体に設けられた高さＨの段差部の
    少なくとも頂部に、段差部頂部における膜厚がＴ1の第
    １の膜を形成する工程と、 （ロ）段差部底面から第２の膜の表面までの高さＴ2が
    （Ｈ＋Ｔ1）の値より小さいか若しくは略等しくなるよ
    うに、第１の膜よりも研磨速度の早い第２の膜で段差部
    を被覆する工程と、 （ハ）段差部底面から第３の膜の表面までの高さがＴ3
    となるように、該第２の膜上に、第２の膜よりも研磨速
    度の遅い第３の膜を形成する工程と、 （ニ）第３の膜及び第２の膜を研磨し、段差部の頂部に
    形成された前記第１の膜を露出させる工程、から成るこ
    とを特徴とする半導体装置における膜平坦化方法。
  6. 【請求項６】｜Ｔ3−（Ｈ＋Ｔ1）｜≦０．１μｍの関係
    を満足することを特徴とする請求項６に記載の半導体装
    置における膜平坦化方法。
  7. 【請求項７】前記（ニ）の工程の後、段差部頂部の第１
    の膜を除去する工程を更に含むことを特徴とする請求項
    ５又は請求項６に記載の半導体装置における膜平坦化方
    法。
  8. 【請求項８】前記（イ）の工程は、基体に凹部から成る
    段差部を形成した後、段差部を構成する該凹部の底部を
    含む基体表面に第１の膜を形成する工程から成ることを
    特徴とする請求項５乃至請求項７のいずれか１項に記載
    の半導体装置における膜平坦化方法。
  9. 【請求項９】前記（イ）の工程は、基体に第１の膜を形
    成した後、基体に凹部から成る段差部を形成する工程か
    ら成ることを特徴とする請求項５乃至請求項７のいずれ
    か１項に記載の半導体装置における膜平坦化方法。
  10. 【請求項１０】第１の膜は、酸化シリコン及び窒化シリ
    コンのいずれか一方若しくは両方が積層されて成り、第
    ２の膜は、不純物を含有した酸化シリコン及び多結晶シ
    リコンのいずれか一方若しくは両方が積層されて成り、
    第３の膜は、酸化シリコン及び窒化シリコンのいずれか
    一方若しくは両方が積層されて成ることを特徴とする請
    求項５乃至請求項９のいずれか１項に記載の半導体装置
    における膜平坦化方法。
  11. 【請求項１１】前記（イ）の工程は、基体上に酸化膜及
    び上層膜を形成した後、基体に凹部から成る段差部を形
    成し、次いで、段差部を構成する該凹部の側壁及び底面
    に酸化膜を形成する工程から成り、 段差部頂部における第１の膜は酸化膜及び上層膜から成
    り、段差部底部における第１の膜は酸化膜から成ること
    を特徴とする請求項５乃至請求項７のいずれか１項に記
    載の半導体装置における膜平坦化方法。
  12. 【請求項１２】第１の膜を構成する上層膜は窒化シリコ
    ンから成り、第１の膜を構成する酸化膜は酸化シリコン
    から成り、第２の膜は不純物を含有した酸化シリコン及
    び多結晶シリコンのいずれか一方若しくは両方が積層さ
    れて成り、第３の膜は、酸化シリコン及び窒化シリコン
    のいずれか一方若しくは両方が積層されて成ることを特
    徴とする請求項１１に記載の半導体装置における膜平坦
    化方法。
  13. 【請求項１３】（イ）基体に形成されたｎ重（但し、ｎ
    ≧２）の段差部を、第１番目の膜で被覆する工程と、 （ロ）第（２ｍ−１）番目の膜（但し、ｍ＝１，２，・
    ・・，ｋであり、２≦ｋである）よりも研磨速度が早い
    第２ｍ番目の膜を第（２ｍ−１）番目の膜上に形成し、
    次いで該第２ｍ番目の膜よりも研磨速度が遅い第（２ｍ
    ＋１）番目の膜を該第２ｍ番目の膜上に形成する工程を
    （ｋ−１）回繰り返す工程と、 （ハ）第（２ｋ−１）番目の膜よりも研磨速度が早い第
    ２ｋ番目の膜を第（２ｋ−１）番目の膜上に形成する工
    程と、 （ニ）第２ｋ番目の膜から第２番目の膜までを研磨し、
    ｎ重の段差部の最頂部に形成された第１番目の膜を露出
    させる工程、から成ることを特徴とする半導体装置にお
    ける膜平坦化方法。
  14. 【請求項１４】ｎ重の段差部の最底面から最頂部までの
    高さをＨとし、該ｎ重の段差部の最頂部における第１番
    目の膜の厚さをＴ1とし、ｎ重の段差部の最底面から第
    ２ｋ番目の膜（但し、２≦ｋである）の表面までの高さ
    をＴ2kとしたとき、Ｔ2kの値が（Ｈ＋Ｔ1）の値より大
    きいか若しくは略等しいことを特徴とする請求項１３に
    記載の半導体装置における膜平坦化方法。
  15. 【請求項１５】ｋ＝ｎであり、 ｎ重の段差部の最頂部における第１番目の膜の厚さをＴ
    1とし、ｎ重の段差部の最底部からｉ番目（但し、ｉ＝
    １，２，・・・，ｎ）の段差部の高さをＨiとしたと
    き、ｎ重の段差部の最底面から第（２ｊ＋１）番目の膜
    （但し、ｊ＝１，２，・・・，ｋ−１であり、２≦ｋで
    ある）の表面までの高さＴ2j+1は、 【数１】 と略等しいことを特徴とする請求項１４に記載の半導体
    装置における膜平坦化方法。
  16. 【請求項１６】第２ｍ番目の膜（但し、ｍ＝１，２，・
    ・・，ｋであり、２≦ｋである）は、不純物を含有した
    酸化シリコン及び多結晶シリコンのいずれか一方若しく
    は両方が積層されて成り、第（２ｍ−１）番目の膜は、
    酸化シリコン及び窒化シリコンのいずれか一方若しくは
    両方が積層されて成ることを特徴とする請求項１３乃至
    請求項１５のいずれか１項に記載の半導体装置における
    膜平坦化方法。
  17. 【請求項１７】前記工程（ハ）と（ニ）の間に、第２ｋ
    番目の膜よりも研磨速度が遅い第（２ｋ＋１）番目の膜
    を第２ｋ番目の膜上に形成する工程を含み、 前記工程（ニ）において、第（２ｋ＋１）番目の膜から
    第２番目の膜までを研磨することを特徴とする請求項１
    ３に記載の半導体装置における膜平坦化方法。
  18. 【請求項１８】ｎ重の段差部の最底面から最頂部までの
    高さをＨとし、該ｎ重の段差部の最頂部における第１番
    目の膜の厚さをＴ1とし、ｎ重の段差部の最底面から第
    （２ｋ＋１）番目の膜の表面までの高さをＴ2k+1とした
    とき、｜Ｔ2k +1−（Ｈ＋Ｔ1）｜≦０．１μｍの関係を
    満足することを特徴とする請求項１７に記載の半導体装
    置における膜平坦化方法。
  19. 【請求項１９】ｋ＝ｎであり、 ｎ重の段差部の最頂部における第１番目の膜の厚さをＴ
    1とし、ｎ重の段差部の最底部からｉ番目（但し、ｉ＝
    １，２，・・・，ｎ）の段差部の高さをＨiとしたと
    き、ｎ重の段差部の最底面から第（２ｊ＋１）番目の膜
    （但し、ｊ＝１，２，・・・，ｋ−１であり、２≦ｋで
    ある）の表面までの高さＴ2j+1は、 【数２】 と略等しいことを特徴とする請求項１７又は請求項１８
    に記載の半導体装置における膜平坦化方法。
  20. 【請求項２０】第（２ｍ’−１）番目の膜（但し、ｍ’
    ＝１，２，・・・，ｋ＋１であり、２≦ｋである）の膜
    は、酸化シリコン及び窒化シリコンのいずれか一方若し
    くは両方が積層されて成り、第２ｍ番目の膜（但し、ｍ
    ＝１，２，・・・，ｋであり、２≦ｋである）は、不純
    物を含有した酸化シリコン及び多結晶シリコンのいずれ
    か一方若しくは両方が積層されて成ることを特徴とする
    請求項１７乃至請求項１９のいずれか１項に記載の半導
    体装置における膜平坦化方法。
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