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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung die Herstellung
integrierter Schaltungen und betrifft insbesondere die Herstellung
eines Zwischenschichtdielektrikums zwischen und über Schaltungselementen, die
Leitungselemente enthalten, etwa Gateelektroden, Polysiliziumverbindungsleitungen
und dergleichen, die eine ausgeprägte Oberflächentopographie für nachfolgende
Fertigungsprozesse erzeugen.
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Beschreibung des Stands der
Technik
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer
spezifizierten Schaltungsanordnung, wobei die Schaltungselemente
für gewöhnlich in
und auf einer Halbleiterschicht aufgebracht werden, indem eine Vielzahl
von Prozessen ausgeführt
werden, etwa Lithographieprozesse, Ätzprozesse, Implantationsprozesse,
Abscheideprozesse, Ausheizprozesse und dergleichen. Im Allgemeinen
werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt,
wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die MOS-Technologie auf der Grundlage von Silizium gegenwärtig eine
der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften
im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme
und/oder Kosteneffizienz ist. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der MOS-Technologie
werden Millionen Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren,
auf einem Substrat hergestellt, das eine kristalline Siliziumschicht
oder siliziumenthaltende Schicht aufweist. Ein MOS-Transistor enthält, unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet
und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode
gesteuert, die einen leitungsartigen Bereich aufweist und über dem
Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt
ist.
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Typischerweise
werden die Schaltungselemente, etwa die MOS-Transistoren, Kondensatoren, Widerstände und
dergleichen in einer gemeinsamen Schicht ausgebildet, die im Weiteren
auch als Bauteilschicht bezeichnet wird, wohingegen die „Verdrahtung”, d. h.
die elektrische Verbindung der Schaltungselemente gemäß der Schaltungsanordnung,
lediglich zu einem gewissen Maße
mittels Polysiliziumleitungen und dergleichen innerhalb der Bauteilschicht
erzeugt werden kann, so dass eine Vielzahl zusätzlicher „Verdrahtungsschichten”, die über der Bauteilschicht
angeordnet sind, erforderlich sind. Diese Verdrahtungsschichten
enthalten Metallleitungen, die in einem geeigneten dielektrischen
Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen, eingebettet
sind, oder in denen in sehr modernen Bauelementen Materialien mit
kleinem ε mit
einer Permittivität
von 3,0 oder weniger verwendet werden. Die Metallleitungen und das
umgebende dielektrische Material werden im Weiteren als eine Metallisierungsschicht
bezeichnet. Zwischen zwei benachbarten Metallisierungsschichten
und auch zwischen der Bauteilschicht und der ersten Metallisierungsschicht sind
entsprechende Zwischenschichtdielektrika gebildete, durch die metallgefüllte Öffnungen
erzeugt werden, um damit die elektrische Verbindung zwischen Metallleitungen
oder zwischen Schaltungselementen und Metallleitungen zu schaffen.
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In
typischen Anwendungen ist das Zwischenschichtdielektrikum, das die
Bauteilschicht von der ersten Metallisierungsschicht trennt, im
Wesentlichen aus Siliziumdioxid aufgebaut, das durch gut etablierte
plasmaunterstützte
chemische Dampfabscheide-(CVD) Verfahren aufgebracht wird, die die Herstellung
einer glatten und dichten Siliziumdioxidschicht mit ausreichendem
konformen Verhalten bei moderat hoher Abscheiderate ermöglichen.
Bei einer weitergehenden Größenreduzierung
der Bauelemente, woraus sich Gatelängen von MOS-Transistoren in der
Größenordnung
von weniger als 50 nm ergeben, müssen
auch die lateralen Abmessungen der Metallleitungen und Kontaktdurchführungen
an die kritischen Abmessungen in der Bauteilschicht angepasst werden.
Beispielsweise müssen
die Kontaktelemente, die im Zwischenschichtdielektrikum ausgebildet sind,
das die Bauteilschicht von der ersten Metallisierungsschicht trennt,
mit Abmessungen von weniger als 100 nm hergestellt werden. Andererseits
wird eine ausgeprägte
Oberflächentopographie
während der
vorhergehenden Herstellung der Schaltungselemente, etwa der Gateelektrodenstrukturen,
geschaffen, die sich von der zu Grunde liegenden Halbleiterschicht
mit einer Höhe
von ungefähr
100 nm und mehr abheben, selbst wenn moderne Transistoren der 60
nm-Technologie betrachtet werden. Somit muss das dielektrische Zwischenschichtmaterial
so vorgesehen werden, dass die Höhenniveaus
der Gateelektrodenstrukturen zumindest in anderen Bauteilgebieten
erreicht werden, wobei auch eine zusätzliche Höhe zur Herstellung der Kontakte
zu berücksichtigen
ist. Ferner kann der Herstellungsablauf zur Bildung der Kontaktelemente
auch zu einem variierenden Betrag an Materialverlust des Zwischenschichtdielektrikums
in Abhängigkeit
von Prozessschwankungen führen.
Aus diesen Gründen
muss die anfängliche
Dicke des dielektrischen Zwischenschichtmaterials zusätzlich für ausreichende
Prozessspielräume
sorgen, wenn ein entsprechender Fertigungsablauf in der Massenproduktion
eingesetzt wird. Andererseits ist das Aspektverhältnis zum Strukturieren und
Wiederbefüllen
der Kontaktöffnungen
durch technologische Rahmenbedingungen beschränkt, so dass für gegebene
kritische Abmessungen der Kontaktelemente die Dicke des dielektrischen
Zwischenschichtmaterials nicht beliebig auf eine Sollhöhe vorgegeben
werden kann, die alle Prozesstoleranzen der beteiligten Fertigungsprozesse berücksichtigen
würde,
wie dies detaillierter mit Bezug zu den 1a bis 1d erläutert ist.
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1a zeigt
schematisch eine Draufsicht eines Bereichs eines Halbleiterbauelements 100.
Das Halbleiterbauelement 100 umfasst ein Substrat (in 1a nicht
gezeigt), über
welchem eine Halbleiterschicht (nicht gezeigt) ausgebildet ist,
in und über
der Schaltungselemente, etwa ein Transistor und dergleichen, gebildet
sind. Der Einfachheit halber ist ein Schaltungselement in Form eines
Transistors 150 dargestellt. Der Transistor 150 umfasst
eine Gateelektrodenstruktur 151, deren Seitenwände durch
ein Abstandshalterelement 152 bedeckt sind. Lateral benachbart
zu der Gateelektrodenstruktur 151 sind Drain- und Sourcegebiete 153 vorgesehen,
die zusammen mit einem Kanalgebiet (nicht gezeigt) unter der Gateelektrodenstruktur 151 angeordnet
sind und ein aktives Gebiet in der entsprechenden Halbleiterschicht
repräsentieren.
Das aktive Gebiet ist durch eine Isolationsstruktur 102 begrenzt, über welcher ein
Teil der Gateelektrodenstruktur 151 angeordnet sein kann,
wodurch ein Kontaktgebiet 154 definiert wird, das mit einem
Kontaktpfropfen oder Kontaktelement 110 in Verbindung steht.
In ähnlicher
Weise sind ein oder mehrere Kontaktelemente 111 so vorgesehen,
dass eine Verbindung zu den Drain- und/oder Sourcegebieten 153 erreicht
wird, wobei der Einfachheit halber lediglich ein einzelnes derartiges
Kontaktelement 111 gezeigt ist. Es sollte beachtet werden,
dass die Kontaktelemente 110, 111 typischerweise
in einem geeigneten dielektrischen Zwischenschichtmaterial gebildet
sind, das der Einfachheit halber in 1a nicht
gezeigt ist.
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1b zeigt
schematisch eine Querschnittsansicht entlang der Linie Ib, wie sie
in 1a gezeigt ist, wobei das Halbleiterbauelement 100 in
einer Fertigungsphase gezeigt ist, in der die Kontaktelemente 110, 111 noch
nicht ausgebildet sind. Wie gezeigt, umfasst das Halbleiterbauelement 100 ein
Substrat 101, das ein beliebiges geeignetes Trägermaterial, etwa
ein Siliziumsubstrat, ein SOI-(Silizium-auf-Isolator) Substrat,
und dergleichen repräsentiert.
Eine siliziumbasierte Halbleiterschicht 103 ist über dem
Substrat 101 ausgebildet und die Isolationsstruktur 102, beispielsweise
in Form einer Grabenisolation, definiert ein aktives Gebiet 104,
in welchem die Drain- und Sourcegebiete 153, d. h. entsprechende
Dotierstoffkonzentrationen angeordnet sind, um jeweilige pn-Übergänge mit
dem verbleibenden Bereich des aktiven Gebiets 104 zu bilden.
Ferner ist eine Gateisolationsschicht 156 auf dem Halbleitermaterial
des aktiven Gebiets 104 ausgebildet, um damit die Gateelektrodenstruktur 151 zu
dem aktiven Gebiet 104 zu isolieren. Metallsilizidgebiete 155 sind
in den Drain- und
Sourcegebieten 153 ausgebildet, wodurch ein Kontaktgebiet
darin definiert wird. In ähnlicher
Weise kann das Metallsilizid 155 auch auf der Gateelektrodenstruktur 151 einschließlich dem
Kontaktbereich 154 (siehe 1a) gebildet
sein, wodurch ebenfalls ein entsprechendes Kontaktgebiet für die Gateelektrodenstruktur 151 definiert
ist. Das Halbleiterbauelement umfasst ferner ein dielektrisches
Zwischenschichtmaterial 105, das typischerweise zwei oder mehr
dielektrische Schichten aufweist, etwa die Schichten 105a und 105b,
wobei die zuerst genannte eine Kontaktätzstoppschicht repräsentiert,
die aus Siliziumnitrid aufgebaut ist, und wobei die zuletzt genannte
Schicht ein Siliziumdioxidmaterial repräsentiert.
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In
anspruchsvollen Anwendungen kann die Ätzstoppschicht 105a zusätzlich als
ein verformungsinduzierendes Material zum Erzeugen einer gewünschten
Art an Verformung in dem aktiven Gebiet 104 fungieren.
Daher wird die Schicht 105a so gebildet, dass diese einen
hohen inneren Verspannungspegel aufweist, während auch die Dicke so ausgewählt ist,
dass eine große
Menge an verspanntem Material in der Nähe des Transistors 150 positioniert ist.
Jedoch ist die Dicke der Schicht 105a durch das Spaltfüllvermögen von
plasmaunterstützten
Abscheideverfahren zur Herstellung eines stark verspannten Siliziumnitridmaterials
beschränkt,
das für
gewöhnlich
für die
Schicht 105a verwendet wird. Beispielsweise ist die Dicke
der Schicht 105a auf weniger als ungefähr 100 nm in modernsten Bauelementen
beschränkt.
Die Dicke des dielektrischen Zwischenschichtmaterials 105 wird
so gewählt,
dass ein gewünschtes
Höhenniveau über dem
aktiven Gebiet 104 und der Isolationsstruktur 102 erreicht
wird und für
einen ausreichenden Abstand zwischen der Gateelektrodenstruk tur 151 und
einer ersten Metallisierungsschicht gesorgt ist, die noch zu bilden
ist, wobei auch ein Materialverlust während des weiteren Fertigungsablaufs
zur Herstellung der Kontaktelemente 110, 111 (siehe 1a)
und die erste Metallisierungsschicht berücksichtigt wird. Andererseits
soll die Dicke des Materials 105 und damit die Schicht 105b eine
gewisse Grenze nicht übersteigen,
um damit die Beschränkungen
im Hinblick auf das Aspektverhältnis
zum Strukturieren und zum Füllen
der Kontaktelemente 110, 111 zu berücksichtigen.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1b gezeigt ist, umfasst die
folgende Prozesse. Nach der Herstellung des Schaltungselements 150 auf
der Grundlage gut etablierter Techniken gemäß den Entwurfsregeln des jeweiligen
Technologiestandards, wozu das Bilden der geeigneten Gateisolationsschicht 156 und
das Strukturieren der Schicht zusammen mit der Gateelektrodenstruktur 151 durch
anspruchsvolle Lithographie- und Ätzverfahren gehört. Die
Drain- und Sourcegebiete 153 werden durch Ionenimplantation
unter Anwendung der Abstandshalterstruktur 152 als geeignete
Implantationsmaske gebildet. Nach Ausheizprozessen werden die Metallsilizidgebiete 155 gebildet,
woran sich das Abscheiden der Ätzstoppschicht 105a anschießt, was
typischerweise durch plasmaunterstützte chemische Dampfabscheidung
(CVD) geschieht, da die plasmaunterstützte CVD von Siliziumnitrid
bei moderat geringen Temperaturen von weniger als ungefähr 600 Grad bewerkstelligt
werden kann, was kompatibel mit vorhergehenden Fertigungsprozessen
und Materialien, etwa den Metallsiliziden 155 und dergleichen
ist. Wie zuvor erläutert
ist, kann die voranschreitende Reduzierung der Strukturgrößen auch
mit sich bringen, dass ein Abstand zwischen benachbarten Schaltungselementen
in dicht gepackten Bauteilgebieten reduziert wird und weniger als
ungefähr
150 nm in aktuell hergestellten CPU's der 65 nm-Technologie beträgt. Folglich
müssen
Abscheideverfahren zur Herstellung einer dielektrischen Schicht
zum Einbetten der Gateelektrodenstruktur 151, die eine
Höhe von ungefähr 100 bis
150 nm aufweist, Erfordernisse für ein
geeignetes Füllverhalten
erfüllen,
um damit zuverlässig
und vollständig
die Leerräume
zwischen den benachbarten Schaltungselementen aufzufüllen. Ferner
werden die Prozessparameter der plasmaunterstützten CVD für das Abscheiden des Siliziumnitridmaterials
der Schicht 105a in einem stark verspannten Zustand so
gewählt,
dass der gewünschte Verspannungspegel
erreicht wird, anstatt dass ein optimales Füllverhalten erreicht wird.
Somit kann für gut
etablierte plasmaunterstützte
CVD-Prozessrezepte für
Siliziumnitrid die Schicht 105a in einer mehr oder weniger
konformen Weise nur mit einer Dicke von ungefähr 100 nm oder weniger aufgebracht
werden.
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Danach
wird die Siliziumdioxidschicht 105b abgeschieden, was typischerweise
durch plasmaunterstützte
CVD auf der Grundlage von Vorstufenmaterialien, wie TEOS (Tetraethylorthosilikat)
und Sauerstoff bewerkstelligt wird, da plasmaunterstützte CVD
das Abscheiden von Siliziumdioxid in einer moderat konformen Weise – jedoch
mit eingeschränkterem
Spaltfüllvermögen im Vergleich
zu thermischer CVD – mit
einer relativ guten mechanischen Stabilität bei Temperaturen unterhalb
von 600 Grad C bei hoher Abscheiderate ermöglicht, was zu einer hohen Produktionsausbeute
führt.
Nach der Abscheidung besitzt die Siliziumdioxidschicht 105b eine
gewisse Topographie, die durch die darunter liegende Struktur der
Gateelektrodenstruktur 151 hervorgerufen wird, wodurch
nachfolgende Fertigungsprozesse beeinträchtigt werden, etwa ein Photolithographieschritt zur
Bildung von Kontaktöffnungen
für die
Kontaktelemente 110, 111. Folglich ist gemäß dem standardmäßigen Prozessablauf
es erforderlich, das die Siliziumdioxidschicht 105b eingeebnet
wird, typischerweise durch chemisch-mechanisches Polieren (CMP),
wobei überschüssiges Material
der Siliziumdioxidschicht 105b durch chemische und mechanische Wechselwirkung
mit einem Schleifmittel und einem Polierkissen entfernt wird, um
schließlich
eine im Wesentlichen eingeebnete Oberfläche 105s der Siliziumdioxidschicht 105b zu
erhalten. Der CMP-Prozess selbst ist ein sehr komplexer Prozess
und erfordert anspruchsvolle Prozessrezepte, wobei die Abtragsrate
deutlich von den Eigenschaften der Siliziumdioxidschicht 105b,
etwa der Dichte, der mechanischen Verspannung, dem Wasseranteil
und dergleichen abhängt.
Auf Grund der Komplexität
des CMP-Prozesses und auf Grund von Schwankungen in den vorhergehenden
Prozessen, etwa beim Abscheiden der Schicht 105b, kann
auch die schließlich
erreichte Höhe 105h der
Schicht 105b über
der Gateelektrodenstruktur 151 während der Massenfertigung variieren.
Des weiteren muss die Höhe 105h auch
weitere Materialverluste in nachfolgenden Prozessen abdecken, während andererseits
eine kritische Höhe über dem
aktiven Gebiet nicht überschritten
werden soll, da hier die Kontaktelemente mit großem Aspektverhältnis 111 zu
bilden sind, so dass die zusätzliche Höhe in diesem
Bereich die Wahrscheinlichkeit des Erzeugens von Kontaktfehlern
erhöhen
kann.
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1c zeigt
schematisch das Bauelement 100 in einer weiter fortgeschrittenen
Fertigungsphase. Wie gezeigt, sind die Kontaktelemente 110 (in dieser
Querschnittsansicht nicht gezeigt) und 111 in dem dielektrischen
Zwischenschichtmaterial 105 ausgebildet und weisen typischerweise
ein Barrierenmaterial 111a auf, beispielsweise in Form
einer Titanbeschichtung und einer Titannitridbeschichtung, wobei
das eigentliche Füllmaterial 111b in
Form eines Wolframmaterials vorgesehen ist.
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Die
Kontaktelemente 110, 111 werden durch gut etablierte
Techniken hergestellt, wozu Abscheideprozesse zur Herstellung eines
ARC-Materials und Strukturieren dieses Materials durch Photolithographie
gehören,
um damit eine Ätzmaske
für die
Herstellung von Kontaktöffnungen
in den Schichten 105d und 105a zu erhalten. Danach
wird die Ätzmaske
entfernt und das Barrierenmaterial 111a und das Füllmaterial 111b werden
abgeschieden. Während
der vorhergehenden Sequenz, d. h. dem Strukturieren der Kontaktöffnungen
und dem Füllen
dieser Öffnungen, hängt die
Prozessausbeute von dem Aspektverhältnis der Kontaktöffnungen
ab, wie dies zuvor erläutert ist.
Als nächstes
wird überschüssiges Material
des Füllmaterials 111b beispielsweise
durch CMP entfernt. Während
des Strukturierens der Kontaktöffnungen
und dem Entfernen des überschüssigen Materials
kann jedoch ein weiterer Materialverlust der Schicht 105b auftreten,
wie dies durch 105l gezeigt ist. Diese zusätzliche
Verringerung der Höhe 105l kann
ungefähr
100 nm betragen und muss berücksichtigt
werden, wenn die anfängliche
Sollhöhe
der Schicht 105 ausgewählt
wird, wodurch zu einem noch größeren Aspektverhältnis des
Kontaktelements 111 und zu einem geringen Grade des Kontaktelements 110 beigetragen
wird. Folglich besitzt das Kontaktelement 111, das mit
dem Drain- oder Sourcegebiet 153 in Verbindung steht, ein
moderat hohes Aspektverhältnis,
wobei die laterale Größe im Wesentlichen
durch die laterale Abmessung der Drain- und Sourcegebiete 153 beschränkt ist,
während
die Tiefe des Kontaktelements 111 durch die Dicke des dielektrischen
Zwischenschichtmaterials 105 bestimmt ist. Andererseits
erstreckt sich das Kontaktelement 110 lediglich bis hinab
zur oberen Fläche
der Gateelektrodenstruktur 151, d. h. zu dem Kontaktbereich 154,
wobei auch die laterale Abmessung des Kontaktelements 110 unterschiedlich
sein kann im Vergleich zum Element 111, abhängig von
der Größe und Form
des Kontaktbereichs 154. Die Kontaktelemente 110, 111 enthalten
typischerweise ein Barrierenmaterial in Form einer Titanbeschichtung 112,
woran sich eine Titannitridbeschichtung 113 anschließt, während das
eigentliche Füllmaterial 114 in
Form von Wolframmaterial vorgesehen ist.
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1d zeigt
schematisch das Bauelement 100 mit einer Metallisierungsschicht 120,
die über dem
dielektrischen Zwischenschichtmaterial 105 gebildet ist.
Die Metallisierungsschicht 120, die die erste Metallisierungsschicht
des Bauelements 100 ist, umfasst typi scherweise eine Ätzstoppschicht 123,
beispielsweise in Form von Siliziumnitrid, Siliziumkarbid, stickstoffangereichertem
Siliziumkarbid, und dergleichen, auf der ein geeignetes dielektrisches
Material 124 gebildet ist, etwa ein dielektrisches Material
mit kleinem ε mit
einer relativen Permittivität
von 3,0 oder weniger. Des weiteren sind entsprechende Metallleitungen 121, 122 in
dem dielektrischen Material 124 ausgebildet und sind mit
den Kontaktelementen 110, 111 verbunden. Die Metallleitungen 121, 122 umfassen
ein kupferenthaltendes Material in Verbindung mit einem geeigneten
Barrierenmaterial 125, etwa einem Material mit Tantal,
Tantalnitrid und dergleichen. Schließlich ist eine Deckschicht 126 typischerweise so
vorgesehen, dass das Kupfermaterial in den Metallleitungen 121, 122 eingeschlossen
wird, was auf Grundlage von dielektrischen Materialien, etwa Siliziumnitrid,
Siliziumkarbid, und dergleichen erreicht werden kann.
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Die
Metallisierungsschicht 120 wird gebildet, indem die Ätzstoppschicht 123 abgeschieden
wird, woran sich das Abscheiden des dielektrischen Materials 124 anschließt. Als
nächstes
werden entsprechende Gräben
in dem dielektrischen Material 124 gemäß gut etablierter Einzel-Damaszener-Verfahren gebildet.
Daran anschließend
werden die Metallleitungen 121, 122 durch Abscheiden
einer Barrierenschicht 125 und Einfüllen eines kupferbasierten
Materials, beispielsweise auf der Grundlage von Elektroplattieren,
gebildet, wobei das Abscheiden einer Kupfersaatschicht vorausgehen
kann. Schließlich
wird überschüssiges Material
entfernt, beispielsweise durch CMP, und die Deckschicht 126 wird
abgeschieden. Während
des Strukturierens der Gräben
muss die reduzierte Höhe 105r innerhalb
spezifizierter Toleranzen liegen, um damit einen zuverlässigen Strukturierungsprozess
zu gewährleisten.
Auf Grund von vorhergehenden Prozessschwankungen, insbesondere der
CMP-Prozesse zum
Einebnen der Schicht 105b in Verbindung mit dem Materialverlust 105l und den
strengen Anforderungen im Hinblick auf das Aspektverhältnis der
Kontaktelemente 110, 111, kann die erforderliche
minimale Höhe 105r unter
Umständen
in anspruchsvollen Anwendungen nur schwer erreicht werden, etwa
bei der Herstellung von Bauelementen der 65 nm oder 45 nm-Technologie.
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Die
US 5 494 854 A offenbart
ein Verfahren zur Einebnung eines dielektrischen Stapels unter Verwendung
von CMP, wobei eine konforme dielektrische Schicht über Leitungsstrukturen
abgeschieden wird, eine dielektrische spaltenfüllende Schicht über den
Leitungsstruk turen abgeschieden wird und sodann eine weiche konforme
dielektrische Polierschicht über
der gesamten Struktur abgeschieden wird.
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Die
EP 0 621 630 A1 offenbart
ein Einebnungsverfahren, in dem eine harte Polierschicht über einer
Zwischendielektrikumsschicht abgeschieden wird, die eine Leiterstruktur
bedeckt, und indem eine weiche Polierschicht auf der harten Polierschicht ausgebildet
wird.
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In
der
WO 97/12393 A1 wird
die Ausbildung einer ersten Zwischendielektrikumsschicht über einem
Transistorbauteil und einer zweiten Zwischendielektrikumsschicht über der
eingeebneten Zwischendielektrikumsschicht beschrieben, wobei die
Zwischendielektrikumsschichten aus verschiedenen Materialien gebildet
sind.
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In
der
US 5 674 784 A wird
ein Verfahren zum Ausbilden einer Polierstoppschicht für einen CMP-Prozess
mit Hilfe von Ionenimplantierung, welche durch eine Maskenschicht
ermöglicht
wird, gelehrt.
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Die
US 5 880 039 A offenbart
ein Verfahren zum Ausbilden zweier Isolierzwischenschicht unterschiedlicher Ätzraten
bei der Herstellung einer Halbleiterbauteils, die mithilfe einers
CMP-Prozesses eingeebnet werden.
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Die
US 2002/0042201 A1 offenbart
einen CMP-Prozess eines leitfähigen
Materials unter Verwendung einer Opferschicht und einer Schutzschicht unterschiedlicher Ätzraten.
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In
der
US 5 314 843 A wird
ein Verfahren zum Polieren einer integrierten Schaltung offenbart, in
dem eine Entfernungsrate einer dielektrischen Schicht mithilfe einer
Ionenimplantation gesteuert wird.
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Angesichts
der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung
Verfahren und Halbleiterbauelemente, in denen ein oder mehrere der
oben genannten Probleme vermieden oder zumindest in ihrer Auswirkung
reduziert werden.
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Überblick über die
Offenbarung
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand Techniken
und Bauelemente, in denen ein dielektrischer Zwischenschichtstapel
so gebildet wird, dass jeweilige Bedingungen, die durch Prozesse
zum Einebnen und Strukturieren der dielektrischen Zwischenschichtmaterials
auferlegt werden, erfüllt
werden, wobei gleichzeitig eine minimale Materialdicke über kritischen
Bauteilgebieten geschaffen wird, etwa über Gateelektrodenstrukturen.
Zu diesem Zweck wird in den hierin offenbarten Prinzipien die lokale
Anpassung der Abtragsrate während
eines spezifizierten CMP-Prozesses bewerkstelligt, um damit eine
verbesserte Prozesssteuerung zu erreichen. In einigen hierin offenbarten
anschaulichen Aspekten wird die verbesserte Prozesssteuerung und Robustheit
gewährleistet,
indem ein erster Bereich des dielektrischen Zwischenschichtmaterials
so gebildet wird, dass dieser eine reduzierte Abtragsrate aufweist,
woran sich das Abscheiden eines weiteren Bereichs des dielektrischen
Zwischenschichtmaterials in einer höheren Abtragsrate anschließt. Folglich wird
beim Freilegen des ersten Bereichs des dielektrischen Zwischenschichtmaterials,
das in einer mehr oder weniger konformen Weise abgeschieden wurde, die
Abtragsrate des Materials an kritischen Bauteilbereichen verringert,
etwa über
Gateelektrodenstrukturen und dergleichen. In einigen anschaulichen
Aspekten, die hierin offenbart sind, kann die Gesamtsteuerbarkeit
des CMP-Prozesses zusätzlich
oder alternativ verbessert werden, indem selektiv Materialeigenschaften
modifiziert werden, um damit unterschiedliche Abtragsraten an speziellen
Bauteilbereichen zu erreichen.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das
Bilden
einer ersten dielektrischen Schicht über einem Transistor, der eine
Gateelektrodenstruktur aufweist;
Bilden eines ersten dielektrischen
Zwischenschichtmaterials über
der ersten dielektrischen Schicht unter Anwendung eines spezifizierten
Vorstufenmaterials, wobei das erste dielektrische Zwischenschichtmaterial
eine erste Abtragsrate in Bezug auf ein spezifiziertes chemisch-mechanisches
Polierrezept besitzt;
Bilden eines zweiten dielektrischen Zwischenschichtmaterials über dem
ersten dielektrischen Zwischenschichtmaterial unter Anwendung des
spezifizierten Vorstufenmaterials, wobei das zweite dielektrische Zwischenschichtmaterial
eine größere Abtragsrate
in Bezug auf das spezifizierte chemisch-mechanische Polierrezept
als die Abtragsrate des ersten Zwischenschichtmaterials besitzt,
wobei das erste dielektrische Zwischenschichtmaterial (205b)
und das zweite dielektrische Zwischenschichtmaterial die gleiche
Materialzusammensetzung besitzen, und wobei das erste dielektrische
Zwischenschichtmaterial oberhalb der Gateelektrodenstruktur mit
einer Dicke größer als
eine minimale Dicke abgeschieden wird und das zweite dielektrische
Zwischenschichtmaterial seitlich von der Gateelektrodenstruktur
mit einer Dicke abgeschieden wird, die ein von der minimalen Dicke
oberhalb der Gateelektrodenstruktur bestimmtes Niveau überschreitet;
Einebenen
einer Oberfläche
eines Schichtstapels, der die erste dielektrische Schicht und das
erste und das zweite dielektrische Zwischenschichtmaterial aufweist,
indem ein Einebnungsprozess mit dem chemisch-mechanischen Polierprozess
ausgeführt wird,
der auf der Grundlage des spezifizierten chemisch-mechanischen Polierrezepts
ausgeführt
wird.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a schematisch
eine Draufsicht eines Halbleiterbauelements mit einem modernen Transistorelement
mit Kontaktelementen zeigt, die gemäß konventioneller Verfahren
hergestellt sind;
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1b bis 1d schematisch
Querschnittsansichten des Bauelements aus 1a während diverser
Fertigungsphasen bei der Herstellung einer Kontaktstruktur und einer
ersten Metallisierungsebene gemäß konventioneller
Techniken zeigen;
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2a und 2b schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen zeigen, wobei ein dielektrischer Zwischenschichtstapel
gebildet und eingeebnet wird, der für eine verbesserte Steuerbarkeit eines
CMP-Prozesses gemäß anschaulicher
Ausführungsformen
sorgt;
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2c schematisch
eine Querschnittsansicht eines Halbleiterbauelements mit einem dielektrischen
Zwischenschichtstapel mit einer Ätzstoppschicht
und mehreren Schichten eines dielektrischen Materials zeigt, die
auf der Grundlage des gleichen Vorstufenmaterials gebildet sind,
während
sich eine Abtragsrate während
eines CMP-Prozesses gemäß noch weiterer
anschaulicher Ausführungsformen
unterscheidet;
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2d schematisch
eine Querschnittsansicht eines Halbleiterbauelements gemäß noch weiterer
anschaulicher Ausführungsformen
zeigt, in denen eine Maskenschicht zusätzlich zu dem dielektrischen
Zwischenschichtmaterial so vorgesehen wird, dass eine Steuerbarkeit
des CMP-Prozesses weiter verbessert wird; und
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2e und 2f schematisch
Querschnittsansichten des Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung eines dielektrischen Zwischenschichtstapels
mit einer lokal angepassten Abtragsrate in Bezug auf einen CMP-Prozess
zeigen.
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Detaillierte Beschreibung
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Der
hierin offenbarte Gegenstand betrifft die Problematik des Bereitstellens
eines dielektrischen Zwischenschichtstapels mit einer erforderlichen
Höhe, um
damit der Strukturierungsstrategie zur Herstellung von Kontaktelementen
zu genügen,
die mit entsprechenden Bauteilbereichen in Verbindung stehen, wobei
entwurfsbezogene Aspektverhältnisse nicht überschritten
werden. Beispielsweise beträgt
in modernsten Halbleiterbauelementen die Gesamthöhe des dielektrischen Schichtstapels
ungefähr
350 nm oder weniger, beispielsweise 300 nm oder weniger, in nicht
kritischen Bauteilgebieten, etwa in aktiven Bereichen und Isolationsstrukturen,
während gleichzeitig
eine ausgeprägte
Oberflächentopographie
in der Bauteilschicht beispielsweise in Form von Gateelektrodenstrukturen
besteht, die eine Höhe
von ungefähr
120 nm oder mehr aufweisen können.
Daher ist in dieser Situation das Beibehalten einer gewünschten
minimalen Höhe
des dielektrischen Zwischenschichtmaterials über der Gateelektrodenstruktur, über der
auch ein dielektrisches Ätzstoppmaterial in
einer verspannten oder nicht verspannten Weise angeordnet sein kann,
sehr schwierig zu erreichen gemäß den konventionellen
Techniken, insbesondere wenn Massenproduktionsverfahren betrachtet werden.
Daher wird hierin eine Lösung
aufgezeigt, um eine erhöhte
Prozesseffizienz zu erreichen, wenn das dielektrische Zwischenschichtmaterial
eingeebnet wird, wobei in kritischen Bauteilbereichen, d. h. in Bereichen
mit einer größeren Höhe, etwa
in Gateelektrodenstrukturen, eine reduzierte Abtragsrate geschaffen
wird, wodurch in effizienter Weise Prozessschwankungen kompensiert
werden, die während des
Einebnungsprozesses und des Abscheidens des dielektrischen Zwischenschichtmaterials
auftreten können.
Somit wird zumindest in der abschließenden Phase des CMP-Prozesses
die reduzierte Abtragsrate über
den kritischen Bauteilbereichen zu einem gewissen Maß an „Selbststeuerung” führen, so
dass entsprechende Prozessschwankungen deutlich in diesen kritischen
Bereichen „abgeschwächt” werden, wobei
eine geringfügig
nicht-ebene Geometrie der Einebnung in anderen Bereichen, etwa den
Isolationsgebieten, aktiven Bereichen der Transistoren, die nicht
von den Gatelektroden bedeckt sind, akzeptabel sind und nicht in
unerwünschter
Weise die nachfolgende Strukturierung der Kontaktöffnungen
beeinflussen.
-
In
anderen anschaulichen Ausführungsformen,
die hierin offenbart sind, wird zusätzlich die Abtragsrate in kritischen
Bauteilbereichen während
einer anfänglichen
Phase des CMP-Prozesses
erhöht, um
damit eine im Wesentlichen ebene Oberflächentopographie bei einer geringeren
Prozesszeit zu erreichen, so dass eine reduzierte anfängliche
Schichtdicke für
den dielektrischen Zwischenschichtstapel verwendbar ist, wodurch
ebenfalls einer insgesamt verbesserten Prozesssteuerung oder einer
besseren Prozessrobustheit beigetragen wird, da die Prozessschwankung
des CMP-Prozesses verringert wird.
-
In
einigen anschaulichen hierin offenbarten Aspekten besitzen die Materialien
mit unterschiedlichen Abtragsraten während des CMP-Prozesses im Wesentlichen
die gleichen Materialzusammensetzung, um damit für ein moderat gleichmäßiges Prozessverhalten
während
des Strukturierens von Kontaktöffnungen
zu sorgen. Beispielsweise kann Siliziumdioxidmaterial auf der Grundlage
von TEOS so abgeschieden werden, dass es eine unterschiedliche Abtragsrate
mit einem Unterschied von ungefähr
20 bis 30% oder mehr aufweist, indem in geeigneter Weise ein oder
mehrere der Abscheideparameter, etwa Druck, Temperatur, Gasdurchflussraten,
Ionenbeschuss, wenn plasmaunterstützte Techniken betrachtet werden,
und dergleichen ausgewählt
werden. Folglich kann ein hohes Maß an Kompatibilität mit konventionellen
Prozesstechniken zur Herstellung eines dielektrischen Zwischenschichtmaterials auf
der Grundlage von Siliziumdioxid beibehalten werden, wobei dennoch
die Steuerbarkeit des CMP-Prozesses verbessert wird, wodurch eine
erforderliche minimale Materialhöhe über kritischen
Bauteilbereichen, etwa Gateelektrodenstrukturen sichergestellt ist.
Somit können
die hierin offenbarten Techniken vorteilhaft auf Technologiestandards
entsprechend der 65 nm Technologie, der 45 nm Technologie und dergleichen
eingesetzt werden. Es sollte jedoch beachtet werden, dass die hierin
offenbarten Prinzipien auch auf weniger kritischen Anwendungen bei
Bedarf übertragbar
sind. Daher sollte die vorliegende Offenbarung nicht auf spezielle
Bauteilabmessungen eingeschränkt
erachtet werden, sofern derartige Einschränkungen nicht explizit in der
Beschreibung oder den angefügten
Patentansprüchen
erwähnt
sind.
-
Zu
den 2a bis 2f werden
nunmehr weitere anschauliche Ausführungsformen detaillierter
beschrieben.
-
2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem Substrat 201, über
welchem eine Halbleiterschicht 203 ausgebildet ist, in
und über der
Schaltungselemente, etwa ein Transistor 250 gebildet sind.
Das Substrat 201 und die Halbleiterschicht 203 besitzen eine
geeignete Konfiguration, wie sie für die Herstellung des Transistor
gemäß den Entwurfsregeln
des betrachteten Technologiestandards erforderlich ist. Beispielsweise
repräsentiert
das Substrat 201 in Verbindung mit der Halbleiterschicht 203 eine SOI-(Halbleiter-auf-Isolator-)Konfiguration,
wobei eine vergrabene isolierende Schicht (nicht gezeigt) zwischen
der Halbleiterschicht 203 und dem Substrat 201 vorgesehen
ist. Es sollte beachtet werden, dass das Substrat 201 und
die Halbleiterschicht 203 einen ähnlichen Aufbau aufweisen können, wie
dies zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist.
Der Transistor 250 umfasst ferner eine Gateelektrodenstruktur 251,
die auf einer Gateisolationsschicht 256 gebildet ist, die
die Gateelektrodenstruktur 251 von einem aktiven Gebiet 204 abtrennt,
das in der Halbleiterschicht 203 auf der Grundlage einer Isolationsstruktur 202 gebildet
ist. Ferner ist an Seitenwänden
der Gateelektrodenstruktur 251 eine Abstandshalterstruktur 252 vorgesehen,
wobei zu beachten ist, dass die Abstandshalterstruktur 252 einen beliebigen
geeigneten Aufbau aufweisen kann oder in dieser Fertigungsphase
entfernt ist, abhängig
von dem Gesamtprozess und den Bauteilerfordernissen. Des weiteren
sind Drain- und Sourcegebiete 253 in dem aktiven Gebiet 204 gebildet,
wobei Metallsilizidgebiete 255 in den Drain- und Sourcegebieten 253 und
der Gateelektrodenstruktur 251 vorgesehen sind. In anderen
anschaulichen Ausführungsformen ist
die Gateelektrodenstruktur 251 aus einem beliebigen geeigneten
leitenden Material aufgebaut möglicherweise
in Verbindung mit dielektrischen Materialien mit großem ε in der Gateisolationsschicht 256. Unabhängig von
dem speziellen Aufbau des Transistors 250 wird eine ausgeprägte Oberflächentopographie
durch den Transistor 250 hervorgerufen, die in Verbindung
mit der Halbleiterschicht 203 auch als eine Bauteilschicht
bezeichnet werden kann, wie dies zuvor erläutert ist. Es sollte beachtet
werden, dass der Transistor 250 einen ähnlichen Aufbau wie der Transistor 150 aufweisen
kann, wie er zuvor mit Bezug zu den 1a bis 1d beschieben
ist.
-
Des
weiteren umfasst in der in 2a gezeigten
Fertigungsphase das Halbleiterbauelement 200 einen dielektrischen
Zwischenschichtstapel 205 mit einer ersten dielektrischen
Schicht 205a, die auch als eine Ätzstoppschicht während des
Strukturierens des dielektrischen Zwischenschichtstapels dienen kann,
wie dies zuvor mit Bezug zu dem Bauelement 100 erläutert ist,
und die aus Siliziumnitrid, stickstoffenthaltendem Siliziumkarbid
und dergleichen aufgebaut sein kann. In einigen anschaulichen Ausführungsformen
dient die dielektrische Schicht 205a auch als eine verformungsinduzierende
Schicht, wobei die Art und die Größe der inneren Verspannung der
Schicht 205a in unterschiedlichen Bauteilgebieten unterschiedlich
sein kann, um damit die gewünschte
lokale Verbesserung des Bauteilverhaltens zu erreichen. Wie zuvor
erläutert
ist, wird die Schicht 205a mit einer spezifizierten Dicke
so vorgesehen, dass gewisse Erfordernisse im Hinblick auf das Vermeiden
durch die Abscheidung hervorgerufene Defekte insbesondere in dicht
gepackten Bauteilgebieten erfüllt
werden. Somit wird in einigen anschaulichen Ausführungsformen die Dicke der
Schicht 205a auf ungefähr
100 nm oder weniger, beispielsweise 80 nm oder weniger festgelegt,
wobei eine Länge
der Gateelektrodenstruktur 251, die als 251l bezeichnet ist,
ungefähr
40 nm oder weniger betragen kann, wobei eine Höhe 251h ungefähr 100 nm
oder mehr, beispielsweise ungefähr
120 nm oder mehr beträgt.
Der Schichtstapel 205 umfasst ferner ein erstes dielektrisches
Zwischenschichtmaterial 205b, das auch als eine CMP-Steuerschicht
bezeichnet werden kann, da die Schicht 205b eine reduzierte
Abtragsrate im Hinblick auf ein spezifiziertes CMP-Rezept im Vergleich zu
einem zweiten dielektrischen Zwischenschichtmaterial 205c aufweist.
In einigen anschaulichen Ausführungsformen
besitzen die Materialien 205b, 205c im Wesentlichen
die gleiche Materialzusammensetzung, beispielsweise sind die Schichten 205b, 205c im
Wesentlichen aus Siliziumdioxid aufgebaut, wodurch für ein im
Wesentlichen gleichmäßiges Verhalten
während
des Strukturierens der dielektrischen Zwischenschichtmaterialien 205b, 205c gesorgt wird,
wenn Kontaktöffnungen
hergestellt werden. In anderen anschaulichen Ausführungsformen
sind die Schichten 205b, 205c aus unterschiedlichen
Materialzusammensetzungen aufgebaut, wobei dies jedoch ein im Wesentlichen ähnliches Ätzverhalten
besitzen, das jedoch unterschiedlich ist zu dem Verhalten der Schicht 205a.
Somit kann ein hohes Maß an
Kompatibilität
mit gut etablierten Strukturierungsschemata für den dielektrischen Zwischenschichtstapel
beibehalten werden. Die Materialien 205b, 205c können mit
einer geeigneten Dicke so gebildet werden, dass eine gewünschte Sollhöhe 205d in
Bereichen des Bauelements 200 erreicht wird, die eine im
Wesentlichen ebene Oberflächentopographie
besitzen. D. h., die Sollhöhe 205d repräsentiert
eine gewünschte Höhe des Stapels 205 an
dem Bauteilgebiet 204, d. h. der nicht von der Gateelektrodenstruktur 251 bedeckt
ist, oder in den Grabenisolationsstrukturen 202. Folglich
bestimmt die Sollhöhe 205d in
Verbindung mit einer spezifizierten lateralen Abmessung entsprechender
Kontaktöffnungen,
die in dem Stapel 205 zu bilden sind, ein Aspektverhältnis der
Kontaktelemente, etwa der Elemente 110, 111, wie
sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Somit
muss, wie zuvor erläutert
ist, die Sollhöhe 205d innerhalb
vorbestimmter Prozesstoleranzen gehalten werden, wobei die Sollhöhe 205d in
Verbindung mit der Höhe
der Gateelektrode 251h und der Dicke der Schicht 205a ferner
auch eine erforderliche minimale Dicke 205r des dielektrischen
Zwischensichtmaterials 205b und/oder 205c über der
Gateelektrodenstruktur 251 bestimmt. Wie zuvor erläutert ist,
führen
ggf. entsprechende Prozessschwankungen insbesondere unter Massenproduktionsbedingungen
zu einer nicht akzeptablen Reduzierung des dielektrischen Zwischenschichtmaterials über der Gateelektrodenstruktur
gemäß den konventionellen Techniken,
die mit Bezug zu dem Bauelement 100 beschrieben sind. Gemäß anschaulicher
Ausführungsformen
wird die Schicht 205b mit einer Dicke gebildet, die vergleichbar
ist mit der gewünschten
minimalen Höhe 205r,
wodurch für
eine lokal reduzierte Abtragsrate während der Einebnung des Materials 205c in
einer späteren
Phase gesorgt ist. In anderen anschaulichen Ausführungsformen wird das Material 205b mit
einer deutlich größeren Höhe im Vergleich zur
Höhe 205r vorgesehen,
und/oder zusätzliche CMP-Steuerschichten werden
vorgesehen, wie dies nachfolgend detaillierter erläutert ist.
-
Das
in 2a gezeigte Halbleiterbauelement 200 kann
auf der Grundlage der folgenden Prozesse gebildet werden. Der Transistor 250 wird
in ähnlicher
Weise hergestellt, wie dies zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
Danach wird die erste dielektrische Schicht 205a abgeschieden,
beispielsweise auf der Grundlage einer plasmaunterstützten CVD,
wobei bei Bedarf Prozessparameter so eingestellt werden, dass ein
gewünschter
Verspannungspegel in der Schicht 205a erreicht wird. Als
nächstes
wird das dielektrische Zwischenschichtmaterial 205b abgeschieden,
beispielsweise auf der Grundlage einer plasmaunterstützten CVD
unter Anwendung von TEOS als Vorstufenmaterial, wobei das Abscheiden
in einer sauerstoffenthaltenden Umgebung gemäß gut etablierter Rezepte ausgeführt werden
kann. In anderen Fällen
wir das Material 205b unter Anwendung eines thermischen
aktivierten CVD-Prozesses auf der Grundlage von TEOS abgeschieden,
möglicherweise
in Verbindung mit Ozon, wobei die Abscheideumgebung auf Basis eines
Druckes von ungefähr
27 kPa bis 93 kPa eingerichtet wird. Aus diesem Grunde wird diese
Abscheidetechnik als eine subatomosphärische CVD (SACVD) bezeichnet.
Typischerweise weisen SACVD-Verfahren, die auf der Grundlage von
TEOS zur Herstellung von Siliziumdioxid ausgeführt werden, ein ausgezeichnetes
Spaltfüllvermögen, wodurch
das Füllen
von Spalten zwischen dicht gepackten Schaltungselementen, etwa Gateelektrodenstrukturen,
möglich
ist. Beispielsweise definieren eine Vielzahl von Gateelektrodenstrukturen
eine spezifizierte Oberflächentopographie
mit einem Abstand zwischen benachbarten Gateelektrodenstrukturen
von ungefähr
200 nm oder weniger. Abhängig
von der Höhe
der Gateelektrodenstrukturen wird somit ein moderat großes Aspektverhältnis geschaffen,
das durch das Abscheiden der dielektrischen Schicht 205a noch
weiter vergrößert werden
kann. In diesem Falle kann das Abscheiden von Siliziumdioxidmaterial
auf der Grundlage von SACVD-Verfahren dennoch für ein zuverlässiges Füllen von
Spalten, die durch das vorhergehende Abscheiden des Materials 205a geschaffen
wurden, wirken.
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Während des
Abscheidens des dielektrischen Zwischenschichtmaterials 205b wird
zumindest ein Prozessparameter, etwa der Druck, die Temperatur,
der Ionenbeschuss, wenn ein plasmaunterstützter Prozess verwendet wird,
Gasdurchflussraten, Zuführraten
für TEOS
und dergleichen so eingestellt, dass spezielle Materialeigenschaften
erhalten werden, die einer speziellen Abtragsrate für ein vorbestimmtes
CMP-Rezept entsprechen. Es sollte beachtet werden, dass geeignete
Abscheideparameterwerte effizient ermittelt werden können, indem
ein Material entsprechend dem Material 205b unter Anwendung
unterschiedlicher Werte für
einen oder mehrere Prozessparameter abgeschieden wird und anschließend die
Abtragsraten für
das vorbestimmte CMP-Rezept ermittelt werden.
-
In ähnlicher
Weise kann das Material 205c durch plasmaunterstützte oder
thermisch aktivierte CVD aufgebracht werden, wobei die Materialeigenschaften
so eingestellt werden, dass diese einer Abtragsrate entsprechen,
die größer ist
als die Abtragsrate des Materials 205b.
-
2b zeigt
schematisch das Bauelement 200 während einer Endphase eines
CMP-Prozesses 230.
Wie gezeigt, wurde ein wesentlicher Teil des Materials 205c während des
Prozesses 230 entfernt, der auf der Grundlage eines vorbestimmten
Rezepts ausgeführt
wird, das im Wesentlichen so gestaltet ist, dass eine gewünschte Abtragsrate
beim Polieren des Materials 205c erreicht wird. Beispielsweise
können gut
etablierte Rezepte eingesetzt werden, wie sie beispielsweise zur
Herstellung des konventionellen Bauelements 100 eingesetzt
werden. Während
des CMP-Prozesses 230 wird daher die anfänglich ausgeprägte Oberflächentopographie
zunehmend eingeebnet, wodurch das Material 205c „verbraucht” wird,
das mit einer ausreichenden Überschusshöhe abgeschieden
wurde, um damit eine im Wesentlichen ebene Oberflächentopographie
zu erreichen. Wenn die Sollhöhe 205d erreicht
ist. Wie zuvor erläutert
ist, kann auf Grund von Prozessschwankungen, beispielsweise Schwankungen
von Substrat zu Substrat oder Schwankungen der Abtragsrate über das
Substrat 201 hinweg, eine mehr oder weniger ausgeprägte Abweichung
von der Sollhöhe 205d auftreten,
was innerhalb eines spezifizierten Bereichs an Toleranzen in nicht- kritischen Bauteilgebieten
akzeptabel sein kann, etwa über
den Drain- und Sourcegebieten 253 und der Isolationsstruktur 202,
während
eine gewisse Toleranz über
der Gateelektrode 251 ggf. nicht akzeptabel ist, da weitere
Prozessschwankungen während
des Strukturierens von Kontaktöffnungen
und dem Neubefüllen
dieser Öffnungen
zu einem weiteren wesentlichen Materialabtrag führen kann, wie dies zuvor erläutert ist.
In der abschließenden
Phase des Prozesses 230 tritt, wie gezeigt, ein gewisses Maß an „Nachpolieren” in nicht-kritischen
Bauteilgebieten auf, beispielsweise auf Grund einer erhöhten Polierrate
oder einer reduzierten Abscheidehöhe während des vorhergehenden Abscheideprozesses. Obwohl
die geringere Höhe,
wie sie durch die Höhe 205e definiert
ist, in den nicht-kritischen Bereichen akzeptabel sein kann, wäre ein ähnlicher
Materialverlust über
der Gateelektrodenstruktur 251 mit der weiteren Bearbeitung
nicht kompatibel. In diesem Falle kann die geringere Abtragsrate
des Materials 205b dem Materialabtrag über der Gateelektrodenstruktur 251 verlangsamen,
wobei dennoch eine ausreichende Menge an Material beibehalten wird,
um den durch die Höhe 205r definierten
Erfordernissen Rechnung zu tragen. Somit wird ein gewisses Maß an lokaler
Selbststeuerung des Prozesses 230 in dem kritischen Bauteilgebiet,
das den Punkten der maximalen Höhe
der Oberflächentopographie
des Bauelements vor dem Bilden des dielektrischen Zwischenschichtstapels 205 entspricht,
erreicht, wodurch die Prozessspielräume im Hinblick auf Prozessschwankungen
vergrößert werden,
die während des
Abscheidens des Stapels 205 und des CMP-Prozesses 230 auftreten
können.
Somit kann eine Differenz in den Abtragsraten von ungefähr 30% das
jeweilige Prozessfenster für
das Abscheiden des Stapels 205 und das Einebnen des Stapels
von ungefähr 30%
im Vergleich zu konventionellen Techniken vergrößern.
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2c zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen,
in denen der dielektrische Schichtstapel 205 drei oder
mehr Schichten mit unterschiedlicher Abtragsrate aufweist. Wie gezeigt,
wird eine weitere Schicht 205i zwischen den Materialien 205b und 205c vorgesehen,
wobei das Material 205i eine Zwischenabtragsrate aufweist,
d. h., die Abtragsrate ist höher
im Vergleich zum Material 205b, ist aber kleiner als die
Abtragsrate des Materials 205c. Die Schicht 205i wird
in einigen anschaulichen Ausführungsformen
so positioniert, dass sie unter der Sollhöhe 205d in nicht kritischen
Bauteilgebieten liegt. Während
des CMP-Prozesses wird folglich der Materialabtrag über der
Gateelektrodenstruktur 251 beim Freilegen der Schicht 205i verlangsamt.
Wenn die Sollhöhe 205d in
den nicht-kritischen Bauteilgebieten erreicht ist, im Falle, dass die
Gesamtprozessbedingungen zu einer Unterschreitung der Sollhöhe in diesen
Gebieten führen,
führt eine
weitere „Nachpolierzeit”, die durch
Prozessschwankungen erforderlich ist, zu einem weniger ausgeprägten Materialabtrag auf
Grund der reduzierten Abtragsrate, die durch die Schicht 205i hervorgerufen
wird. Andererseits liefert das Material 205l weitere ausreichende
Prozessspielräume über der
Gateelektrodenstruktur 251.
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Es
sollte beachtet werden, dass mehrere einzelne Schichten und Materialien,
etwa die Materialschichten 205b, 205i, 205c mit
unterschiedlichen Abtragsraten vorgesehen werden können, wodurch
ein gewünschtes
Profil zum lokalen Definieren des Polierverhaltens erreicht wird.
In anderen Fällen
wird eine mehr oder weniger kontinuierliche Änderung der Abtragsrate innerhalb
des dielektrischen Zwischenschichtmaterials erreicht, indem entsprechend
kontinuierlich ein oder mehrere Prozessparameter während des
Abscheidens des dielektrischen Zwischenschichtmaterials variiert
werden, etwa beim Abscheiden des Materials 205b und möglicherweise
des Materials 205c. Z. B. wird das Material 205b mit
einer deutlich erhöhten
Dicke im Vergleich zu den Ausführungsformen
vorgesehen, wie sie in den 2a und 2b beschrieben
sind, d. h. die Dicke des Materials mit der im Wesentlichen kontinuierlich
variierenden Abtragsrate ist deutlich größer im Vergleich zu der gewünschten
Dicke 205r, wodurch ein moderat glatter Übergang
von einer gewünschten
hohen Abtragsrate zu Beginn des CMP-Prozesses zu einer zunehmend
kleineren Abtragsrate am Ende des CMP-Prozesses erreicht wird.
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Folglich
können
größere Prozessspielräume während des
Abscheidens und des Einebnens des dielektrischen Zwischenschichtmaterials
verwendet werden, d. h. der Materialien des Schichtstapels 205, die über der
ersten dielektrischen Schicht 205a gebildet sind, indem
lokal die Abtragsrate über
kritischen Bauteilgebieten, etwa der Gateelektrodenstruktur 251 verringert
wird.
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Danach
wird die weitere Bearbeitung fortgesetzt, indem Kontaktöffnungen
und Kontaktelemente gebildet werden, woran sich das Herstellen der
ersten Metallisierungsschicht anschließt. Zu diesem Zweck können im
Wesentlichen die gleichen Prozesstechniken angewendet werden, wie
sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
Es sollte beachtet werden, dass eine entsprechende nicht-ebene Oberflächentopographie,
die während des
CMP-Prozesses 230 auf Grund der unterschiedlichen lokalen
Abtragsraten geschaffen wird, nicht unerwünschter Weise den Prozess zur
Herstellung der Kontaktelemen te, etwa der Kontaktelemente 111, 110,
beeinflusst, da die kritischen Kontakte über dem nicht-kritischen Bauteilgebiet
gebildet werden, d. h. nicht-kritisch im Hinblick auf die anfängliche
Oberflächentopographie,
so dass eine reduzierte Höhe
im Vergleich zu der Sollhöhe
in diesem Gebieten akzeptabel ist, solange die jeweilige Höhe des Stapels 205 innerhalb
der gewünschten
Toleranzen für
nicht-kritische Gebiete liegt.
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2d zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher. Ausführungsformen,
in denen eine Maskenschicht 206 so gebildet wird, dass
eine Oberflächentopographie
des Stapels 205 verringert wird. Beispielsweise wird die Maskenschicht 206 auf
Grundlage einer äußerst nicht-konformen
Abscheidetechnik, etwa Aufschleuderverfahren, und dergleichen unter
Anwendung eines Polymaterials, das in einem sehr viskosen Zustand
aufgebracht wird, gebildet. Anschließend wird Material der Maskenschicht 206 in
einer geeigneten Weise behandelt, beispielsweise durch Strahlung, Wärme, und
dergleichen, um damit die Schicht 206 auszuhärten. Daraufhin
wird das Bauelement 200 dem CMP-Prozess 230 unterzogen,
wobei Material der Schicht 205c lokal über der Gateelektrodenstruktur 251 abgetragen
wird, während
ein Materialabtrag der Schicht 205c in den nicht kritischen
Gebieten unterdrückt
oder verzögert
wird auf Grund des Vorhandenseins der Maskenschicht 206.
Folglich können während des
Voranschreitens des CMP-Prozesses 230 ähnliche Höhenniveaus über der Gateelektrodenstruktur 251 und über den
nicht-kritischen
Bauteilgebieten, etwa der Isolationsstrukturen 202 und dem
Bereich des aktiven Gebiets 204, der nicht von der Gateelektrodenstruktur 251 bedeckt
ist, bei einer geringeren Gesamtanfangsdicke des Stapels 205 erreicht
werden, wodurch die Gesamtgleichmäßigkeit des Prozessors 230 weiter
verbessert wird. Ferner kann das Material 205b mit der
geringeren Abtragsrate für
eine besserte Prozessrobustheit sorgen, wie dies zuvor erläutert ist.
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2e zeigt
schematisch das Halbleiterbauelement 200 gemäß anderer
Verfahren, in denen die Maskenschicht 206 als eine Implantationsmaske während eines
Implantationsprozesses 231 eingesetzt wird. Während des
Prozesses 231 wird eine geeignete Implantationssorte, etwa
Germanium, Xenon, Silizium, und dergleichen in das Material 205c bis
zu einer Tiefe eingebracht, die im Wesentlichen der Dicke der Maskenschicht 206 oder
weniger entspricht, wodurch ein Eindringen in das Material 205c, das
von der Maskenschicht 206 bedeckt ist, vermieden wird.
Folglich können
die mechanischen und/oder die chemischen Eigenschaften des freiliegenden
Materialbereichs, oder des nicht freigelegten Materialbereichs,
wenn die Maskenschicht auch das Material 205c über der
Gateelektrode 251 jedoch mit einer reduzierten Dicke abdeckt,
modifiziert werden, wodurch auch das Abtragsverhalten während des nachfolgenden
CMP-Prozesses modifiziert wird. Auf Grund des Ionenbeschusses kann
beispielsweise die Molekularstruktur auf Grund der schweren Schäden und
des Einbaus der Implantationssorte geändert werden, was zu einer
geringeren mechanischen Festigkeit und/oder zu einem anderen chemischen
Verhalten führen
kann, beispielsweise auf Grund der ausgeprägteren Diffusionspfade für eine chemische Komponente,
die in dem Schleifmaterial enthalten ist, das typischerweise während des
CMP-Prozesses 230 eingesetzt wird. In einigen anschaulichen
Ausführungsformen
wird der CMP-Prozess 230 in Anwesenheit der Maskenschicht 206 ausgeführt, wobei der
Ionenbeschuss für
eine größere Abtragsrate über der
Gateelektrodenstruktur 251 sorgt, unabhängig von dem Verhalten der
Maskenschicht 206 während des
CMP-Prozesses. D. h., selbst wenn die Maskenschicht 206 in
einer anfänglichen
Phase abgetragen wird, wird dennoch ein deutlicher Unterschied in
der Abtragsrate zwischen dem modifizierten und dem nicht modifizierten
Bereich erreicht, wodurch das Einebnen der anfänglich ausgeprägten Oberflächentopographie
in einer kürzeren
Prozesszeit möglich
ist, während
das Material 205b für
eine verbesserte Prozessrobustheit während der Endphase des CMP-Prozesses
sorgt, wie dies zuvor erläutert
ist.
-
2f zeigt
schematisch das Bauelement aus 2e nach
dem Entfernen der Maskenschicht 206, was auf Grundlage
gut etablierter Ätztechniken erreicht
werden kann, etwa von Plasmaveraschung und dergleichen. Folglich
wird der CMP-Prozess durch Anwenden gut etablierter Rezepte ausgeführt, ohne
dass das Vorhandensein von Materialien, die nicht dem Material 205c entsprechen,
berücksichtigt werden
muss, wobei der zuvor modifizierte Bereich 205f für eine rasche
Nivellierung der anfänglichen
Topographie sorgt, wodurch eine Verringerung der Gesamthöhe des anfänglichen
Schichtstapels und/oder eine Reduzierung der Gesamtpolierzeit möglich ist. Somit
kann die Gesamtsteuerbarkeit und die Robustheit im Hinblick auf
Prozessschwankungen des CMP-Prozesses weiter verbessert werden.
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Es
gilt also: Der hierin offenbarte Gegenstand stellt eine verbesserte
Technik zur Herstellung eines dielektrischen Zwischenschichtstapels
mit einer lokal variierenden Abtragsrate bereit, um damit größere Prozessspielräume für kritische
Bauteilgebiete zu ermöglichen,
d. h. für
Bauteilgebiete, die den Punkten mit einer erhöhten oder maximalen Höhe in der
anfänglichen
Topographie vor dem Ausführen des
CMP-Prozesses entsprechen, wodurch die Gesamtprozessrobustheit in
anspruchsvollen Anwendungen verbessert wird. Zu diesem Zweck wird
ein dielektrisches Zwischenschichtmaterial und in einer Ausführungsform
ein siliziumdioxidenthaltendes Material so verwendet, dass das dielektrische
Zwischenschichtmaterial eine geringere Abtragsrate über den kritischen
Bauteilbereichen aufweist, etwa den Gateelektrodenstrukturen während einer
abschließenden Phase
des CMP-Prozesses, wodurch zu einer verbesserten Zuverlässigkeit
beim Beibehalten einer gewünschten
minimalen Materialhöhe über der
Gateelektrodenstruktur beigetragen wird. Somit wird eine Sollhöhe des dielektrischen
Zwischenschichtstapels über
nicht-kritischen Bauteilgebieten nach dem CMP-Prozess von ungefähr 300 nm
oder weniger erreicht, wobei auch für eine erforderliche minimale
Dicke über
den Gateelektrodenstrukturen gesorgt wird, die eine Gatehöhe von ungefähr 120 nm
oder sogar mehr besitzen können.