JP3645129B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3645129B2 JP3645129B2 JP18061999A JP18061999A JP3645129B2 JP 3645129 B2 JP3645129 B2 JP 3645129B2 JP 18061999 A JP18061999 A JP 18061999A JP 18061999 A JP18061999 A JP 18061999A JP 3645129 B2 JP3645129 B2 JP 3645129B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- copper
- film
- less
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、銅配線を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年における半導体装置の高集積化に伴う配線層の低抵抗化への要請から、配線層材料として、エレクトロマイグレーション耐性の高い銅が広く用いられるようになってきた。ところが配線材料として銅を用いる場合、ＲＩＥ（反応性イオンエッチング）による異方性エッチングが困難であるため、通常、化学的機械的研磨（Chemical Mechanical Polishing ;CMP）を利用したダマシンプロセスが採用される。以下、ＣＭＰを用いた従来の銅配線の形成方法について、図１６を参照して説明する。
【０００３】
まず図１６（ａ）に示すように、シリコン基板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、ついでシリコン酸化膜３中にシリコン窒化膜２に到達する複数の凹部をドライエッチングにより形成する。
【０００４】
次に図１６（ｂ）に示すように、全面にＴａおよびＴａＮからなるバリアメタル膜４をスパッタリング法により堆積する。膜厚は２０ｎｍとする。つづいてこの上に、銅めっきを成長させるための銅からなるシード金属膜をスパッタリング法により堆積する（不図示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっき法により銅膜５を形成し、その後、アニールを行う。銅膜５の膜厚は平坦部で９００ｎｍ程度とする。この状態を図１６（ｂ）に示す。
【０００５】
次にＣＭＰにより銅膜５を研磨して基板表面を平坦化する。ＣＭＰは、通常、図１７に示すような研磨装置を用いて行う。図中、ウエハ１０とは、上述のようにして基板１表面に成膜がなされたものをいう。ウエハ１０は、ウエハキャリア１１下面に設置される。ウエハ１０の成膜面を研磨パッド１２に接触させながら、ウエハキャリア１１と研磨パッド１２の両方を一定速度で回転させる。ウエハ１０と研磨パッド１２の間には、ポンプ１５により供給口１３から研磨液１４が供給される。研磨液１４としては、一般に、アルミナ粒子やシリカ粒子等の研磨材を分散させたスラリーが使用される。
【０００６】
バリアメタル膜４露出後（図１６（ｃ））、さらに研磨を続け、図１６（ｄ）に示す状態とし、埋め込み銅配線を完成する。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来技術のプロセスを行った場合、ディッシングおよびエロージョンと呼ばれる現象が発生し、配線抵抗値が上昇するとともに抵抗値がばらつくという問題が生じやすかった。これについて、以下、詳細に説明する。
【０００８】
まず、ディッシングについて説明する。図１６（ｃ）のＣＭＰ工程においては、シリコン酸化膜３上のバリアメタル膜４が残存しないように研磨時間を充分にとる必要がある。ここで、バリアメタル膜４と比較して銅膜５の研磨速度はきわめて大きく、たとえばバリアメタル膜として一般的に使用されるＴａ系金属と比較すると銅のＣＭＰ研磨速度は、通常、３０倍以上となる。このため図１６（ｃ）のようにバリアメタル膜４が露出した後の工程において銅膜５の研磨がバリアメタル膜４の研磨よりも過剰に進行し、図１９のように銅膜５の中央部が凹んだ形状となる。この現象をディッシング（Ｄｉｓｈｉｎｇ）という。絶縁膜３上のバリアメタル膜４はほぼ完全に除去しなければならないため、一定程度のオーバー研磨を行う必要があることから、通常、一定程度のディッシングが生じることとなる。このような銅膜のディッシングが生じると、局所的に配線抵抗が増加するという問題が発生する。また、エレクトロマイグレーションを引き起こし、素子の信頼性を損なう場合もある。
【０００９】
次にエロージョンについて説明する。上述のように図１６（ｃ）のＣＭＰ工程では一定のオーバー研磨時間をとる必要がある。ここで、バリアメタル膜４やシリコン酸化膜３と比較して銅膜５の研磨速度はきわめて大きく、銅めっき膜の研磨がより速く進行する。このためバリアメタル膜４露出後のＣＭＰ工程においては配線密集部と配線孤立部とでＣＭＰの進行速度が異なってくる。すなわち、銅膜５の埋め込み部が多く存在する配線密集部では、銅膜５の埋め込み部があまり存在しない配線孤立部に比べ、バリアメタル膜４やシリコン酸化膜３に加わる圧力が相対的に高くなる。このため配線密集部でＣＭＰが過剰に進行し、図１６（ｄ）のように表面が凹んでしまうのである。この現象をエロージョン（Ｅｒｏｓｉｏｎ）という。
【００１０】
上記のようにエロージョンが発生すると基板表面の平坦性が悪化する。平坦性の悪化は多層構造とした場合にさらに顕著となり、配線部の短絡等が生じる等の問題を引き起こす。また埋め込み配線を形成した場合においては、断面積が小さくなり配線抵抗が大きくなるという問題がある。
【００１１】
以上のようにディッシングやエロージョンは金属とバリアメタル膜あるいは絶縁膜との研磨速度の差に起因して発生するが、実際の製造プロセスにおいては、これ以外のプロセス上の要因によって一層促進される。この点について以下、説明する。
【００１２】
図１８は、研磨液を供給したときのウエハ表面の状態を示す図である。ウエハと研磨パッドは同程度の速度で同方向に回転している。このような状態で研磨を行うと、ウエハの外周部は内周部に比べ周速度が大きいため、単位時間当たりにより多くのパッド面と接することとなる。このため外周部の方が内周部よりも研磨が過剰に進行しやすくなる。また、ウエハ表面の研磨液の分布についても外周部と内周部で不均一が生じる。研磨パッドに滴下された研磨液はウエハ外周部から内周部に向かって移動しウエハ全面に行き渡っていくが、この過程を考慮すると、研磨液の時間平均濃度は外周部の方が内周部よりも高くなる。このことも外周部の方が内周部よりも研磨が過剰に進行させる要因となる。さらに、表面に金属膜や絶縁膜が形成されたウエハは、これらの膜の形成された面の側に反った状態となる。このため研磨に際しウエハを研磨パッド１２に押しつけたとき、反りが一定程度残存し、外周部がより研磨されやすくなる。
【００１３】
以上のように、プロセス上の要因によって外周部の方が内周部よりも研磨が過剰に進行しやすくなるため、ウエハ面内の全体について平坦化を完了させるにはオーバー研磨時間をより長くとらざるを得ないこととなる。このためディッシングやエロージョンがより顕著になるのである。
【００１４】
このようにディッシングやエロージョンが顕著になると、銅配線の膜厚が減少して配線抵抗が上昇する。また、各銅配線の膜厚の相違が大きくなり、配線抵抗値がばらつくこととなる。この膜厚の相違は、特にウエハ外周部と内周部において顕著となる。
【００１５】
銅配線を形成するためには、ＣＭＰを利用したいわゆるダマシンプロセスによるのが一般的であるが、その際、上述したディッシングやエロージョンの発生を防止することが重要な技術的課題となっている。かかる技術的課題を解決するべく、ＣＭＰプロセスの改良、特に研磨液の選択や研磨終点の検出方法等に関し種々の検討がなされてきた。しかしながら、これらの方法ではディッシングやエロージョンを十分に防止することは困難であった。
【００１６】
本発明は上記事情に鑑みてなされたものであり、埋め込み銅配線を形成する際、ディッシングやエロージョンの発生を防止し、配線抵抗値の上昇および配線抵抗値のばらつきを防止することを課題とする。
【００１７】
【課題を解決するための手段】
従来、ディッシングやエロージョンの対策は、主としてＣＭＰプロセスの改良という観点からなされてきた。これに対し、本発明は、銅配線の平面方向のレイアウトを制御することにより、ディッシングやエロージョンを防止するものである。配線のレイアウトの工夫によりディッシングやエロージョンを防止するという検討はこれまでほとんどなされてこなかったが、本発明者の検討によれば、配線占有率やライン／スペース比を従来の配線設計とは異なる領域の値に設定することによりディッシングやエロージョンを効果的に防止できることが明らかになった。本発明はかかる知見に基づきなされたものである。以下、本発明の構成および作用について説明する。
【００１８】
本発明によれば、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれてなる配線層を備えた半導体装置であって、該配線層の配線占有率が１０〜６０％であることを特徴とする半導体装置が提供される。
【００１９】
また本発明によれば、素子形成領域を含む半導体基板上に絶縁膜を成膜した後、該素子形成領域内の絶縁膜に凹部を形成する工程と、該凹部の内部にバリアメタル膜を成膜した後、該凹部を埋め込むように銅膜を形成する工程と、、化学的機械的研磨により該凹部以外の領域に形成された銅膜を除去して銅配線を形成する工程とを含む半導体装置の製造方法であって、前記素子形成領域における前記銅配線の配線占有率を１０〜６０％とすることを特徴とする半導体装置の製造方法が提供される。
【００２０】
従来の銅配線を含む半導体装置は、高集積化の観点から、配線占有率を高める方向で開発が進められてきた。これに対し、本発明においては配線占有率を１０〜６０％と低い値に設定している。このため、配線層をＣＭＰを利用したプロセスで形成した場合においても、ディッシングやエロージョンを効果的に防止できる。ＣＭＰプロセスは、エッチング困難な銅を比較的簡便な工程でパターニングすることができ、銅配線を形成する上で種々の利点を有する。本発明の半導体装置の製造方法は、かかるＣＭＰプロセスの有するディッシングおよびエロージョンの課題を解決するものであり、高品質および高生産性のプロセスを実現できる。また本発明の半導体装置は、配線占有率を上記範囲に設定した特定の構造を有するため、銅配線を形成する上で有利なＣＭＰプロセスを利用した場合にもディッシングやエロージョンの発生が少なく、抵抗値が安定し、また、生産性も良好である。
【００２１】
また本発明によれば、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれてなる配線層を備えた半導体装置であって、該配線層は、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された配線領域を含み、該配線領域における銅配線のライン／スペース比の平均値が４．５以下であることを特徴とする半導体装置が提供される。
【００２２】
また本発明によれば、素子形成領域を含む半導体基板上に絶縁膜を成膜した後、該素子形成領域内の所定の配線領域に、一方向のみに１００μｍ以上にわたって延在する複数の凹部を形成する工程と、該凹部の内部にバリアメタル膜を成膜した後、凹部を埋め込むように銅膜を形成する工程と、化学的機械的研磨により前記凹部以外の領域に形成された銅膜を除去して複数の銅配線を形成する工程とを含む半導体装置の製造方法であって、前記配線領域におけるライン／スペース比の平均値を４．５以下とすることを特徴とする半導体装置の製造方法が提供される。
【００２３】
一般に、配線層は、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された配線領域（以下、領域（ａ）とよぶ）と、複数の銅配線が二以上の方向に延在するように形成された領域（以下、領域（ｂ）とよぶ）とを含む形態で形成されることが多い。上記発明は、このうちの領域（ａ）について設計基準を設けたものである。本発明者の検討によれば、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された領域（ａ）に注目し、この領域について独自の設計基準を設ければ、一層効果的にディッシングやエロージョンを効果的に防止できることが明らかになった。上記発明は、かかる知見に基づきなされたものである。
【００２４】
図１は領域（ａ）における配線のレイアウトの一例を示す図である。シリコン基板１上にシリコン窒化膜を介して配線層が形成されている。配線層は、シリコン酸化膜３中に複数の銅配線７が設けられた構成となっている。銅配線７は、それぞれ平行に、一方向のみに１００μｍ以上にわたって延在するように形成されている。なお、実際には、銅配線７と絶縁膜３の間にバリアメタル膜が介在するが、図では省略されている。このような配置を有する領域（ａ）は、通常、メモリセルにおけるセル内領域やＣＰＵ等のロジック系ＩＣにおけるコア領域の主要部分を構成する。
【００２５】
一方、図２は領域（ｂ）における配線のレイアウトの一例を示す図である。この配線層は、配線幅の広い主配線７ａ（ＶDDとＶSS）と、主配線からトランジスタの拡散層８に導く副配線７ｂとを含んでおり、複数の銅配線が縦方向および横方向に配置されている。
【００２６】
【発明の実施の形態】
本発明における配線層は、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれた構成を有している。ここで、絶縁膜としては、従来から用いられてきているシリコン酸化膜の他に、デバイスをより高速化するため、低誘電率の膜材料を利用することができる。例えば、ベンゾシクロブテン（ＢＣＢ）膜、パリレン（Ｐａｒｙｌｅｎｅ）−Ｎ膜、サイトップ（ＣＹＴＯＰ）膜などの有機膜、ゼロゲル（Ｘｅｒｏｇｅｌ）膜、ＨＳＱ（Hydrogen Silisesquioxane）膜などの無機膜、ＨＭＯ(Hydrogen peroxide (H2O2) / Methylsilane-based CVD)膜などの有機無機複合膜がある。そのなかでも、ＨＳＱ膜（ｋ＝２．８〜３．２）は性能がより安定し、好適に用いられる。また、本発明におけるバリアメタル膜とは、接続孔内に埋め込まれた金属の拡散を防止する機能を有する膜をいう。バリアメタル膜を構成する材料としては、たとえば、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ等が挙げられる。このうち、銅の拡散をより効果的に防止できる、Ｔａ、ＴａＮ、またはＴａＳｉＮが好ましく用いられる。バリアメタル膜は、たとえば上記のような材料からなる、単一膜または二以上の膜からなる構成とする。
【００２７】
本発明における配線層とは、絶縁膜中に銅配線が埋め込まれた層をいう。ここで「層」とは、同一工程で形成される銅配線を含む層をいう。たとえば図６（ｄ）には、銅配線が４箇所に埋め込まれた断面形状が示されているが、これらの銅配線を含む層が、本発明にいう配線層に相当する。また、図３は多層配線の一例を示す断面模式図であるが、図中、最下層配線層２５、第２配線層２６、第３配線層２７、第４配線層２８、第５配線層２９はいずれも絶縁膜中に銅配線が埋め込まれた形態を有しており、それぞれが本発明にいう「配線層」に該当する。
【００２８】
本発明における配線占有率とは、上記のように定義された配線層の上面全体の面積に対する銅配線の面積比率をいう。たとえば図１（ａ）は、図１（ｂ）の配線層上面を上から見た上面図であるが、この図１（ａ）において、全体を囲う矩形の面積に対する斜線部の面積の占める割合が、配線占有率となる。本発明においては、配線層の全体の配線占有率が、好ましくは６０％以下、さらに好ましくは５０％以下とする。これにより、ディッシングやエロージョンを防止でき、配線抵抗の上昇および配線抵抗値のばらつきを低減できる。また、配線占有率の下限については、配線密度の極端な減少を避けるため、１０％以上とすることが望ましい。
図４は、配線占有率の異なる複数の配線層について配線膜厚と配線抵抗のばらつきの関係を求めた図である。図中の６０、７０、８０および９０％の数値は、配線占有率を示す。図に示された結果から、配線膜厚にかかわらず配線抵抗のばらつきに対して要求される１０％の水準を満たすためには、配線占有率を６０％以下とすればよいことがわかる。また、後述するように、寄生容量低減の観点より配線膜厚は３５０ｎｍ、あるいは３００ｎｍ以下とすることが望まれるが、このような膜厚とした場合において配線抵抗ばらつきを１０％以下とするためには、配線占有率を６０％以下とすればよいことがわかる。
【００２９】
本発明におけるライン／スペース比とは、配線幅を隣接配線間距離（配線間隔）で除した値をいう。たとえば図１において、ＬをＳで除した値をいう。同一ＩＣ上にはライン／スペース比の異なる数種類の配線が形成される場合もある。なお、ライン／スペース比の異なる２種類の配線領域が隣接して設けられた場合は、各配線領域についてそれぞれライン／スペース比を求めるものとし、各配線領域の境界部分における値は無視するものとする。
【００３０】
本発明において、複数の銅配線が一方向に１００μｍ以上にわたって延在するように形成された配線領域（領域（ａ））を含む場合は、この領域について独自に設計基準を設けることが望ましい。すなわち、領域（ａ）において、銅配線のライン／スペース比を好ましくは４．５以下、より好ましくは４以下、最も好ましくは３以下とする。このようにすれば、実施例２で後述するように、ディッシングやエロージョンを効果的に防止でき、配線抵抗の上昇および配線抵抗値のばらつきを低減できる。なおライン／スペース比の下限については特に制限がないが、配線密度を考慮すれば０．５以上とすることが好ましい。
【００３１】
また、領域（ａ）内にはライン／スペース比の異なる複数の配線が設けらることがあるが、この場合、ライン／スペース比の平均値だけでなく、その分布についても規定を設ければ、より顕著な効果が得られる。すなわち、ライン／スペース比の最大値を５以下とすれば、配線抵抗のばらつきを一層効果的に低減できる。実施例の項で後述するように、ライン／スペース比の値が５を超えると配線抵抗のばらつきが極端に大きくなるため、このような配線を除くことにより、より効果的に抵抗のばらつきを低減できるのである。
【００３２】
以上述べた点を考慮してＩＣのレイアウト設計を行うに際しては、たとえば以下のような手順にしたがうのがよい。
（ステップ１） ＩＣ全体を、１００μｍ×１００μｍのエリアに分割する。
（ステップ２） 得られた複数のエリアのうち、複数の銅配線が一方向に１００μｍ以上にわたって延在するように形成されたエリアを抽出する。
（ステップ３） ステップ２で抽出された複数のエリアについて、ライン／スペース比を所定の値に制御する。このとき、ＩＣ全体における配線層の配線占有率が６０％以下となるようにする。
【００３３】
ステップ１のように、全体を１００μｍ×１００μｍのエリアに分割する方法を採用すれば、領域（ａ）をもれなく抽出し、ライン／スペース比の制御を確実に、かつ効率的に行うことができる。
【００３４】
ＩＣ全体の面積に対する領域（ａ）の面積は、通常、６０〜８０％と高い値となることが多い。このため、領域（ａ）のライン／スペース比の設定により、配線層の配線占有率が決まることが多い。したがって、配線層の配線占有率は、上記ステップ３のライン／スペース比の調整により実質的に決定される場合が多い。
【００３５】
ステップ２で抽出された複数のエリアは、ライン／スペース比の平均値が４．５以下となるように設定することが望ましい。また、当該エリアにおけるライン／スペース比の最大値を５以下とすることがより望ましい。
【００３６】
本発明における銅配線を構成する銅配線の膜厚（平均値）は、３５０ｎｍ以下、より好ましくは３００ｎｍ以下とする。下限については特に制限がないが、たとえば、５０ｎｍ以上とする。膜厚が厚すぎると、隣接配線間の寄生容量が大きくなり、クロストークが発生し、高速動作の実現が困難となる。図５は、配線膜厚と動作速度との関係を示す図である。横軸は負荷配線長を示し、縦軸は回路遅延を示す。同一配線長に対し回路遅延が少ない方がより高速に動作することを示す。図のアルミ配線の膜厚は６００ｎｍである。銅配線を用いる主目的は、従来のアルミ配線よりも高速動作を実現することにあるが、このような利点を得るためには、膜厚３５０ｎｍ以下、望ましくは膜厚３００ｎｍ以下とすればよいことがわかる。ところが、従来のプロセスを用いた場合、３５０ｎｍ以下とすると、ディッシングやエロージョンによる膜厚減少の影響が顕著に大きくなる。以上のことから、膜厚３５０ｎｍ以下、特に膜厚３００ｎｍ以下の銅配線から構成される配線構造に本発明を適用した場合、膜減りを効果的に防止しつつ高速動作を実現でき、本発明の効果がより顕著に発揮される。
【００３７】
本発明は多層配線に適用された場合、特に効果的である。この場合、半導体基板上に積層された複数の配線層のうちの一部の層が本願に規定する要件を満たすものであればよいが、特に、最下層の配線層を本願に規定する要件を満たすものとすることが望ましい。
【００３８】
以下、多層配線構造について、図面を参照して説明する。図３は、ロジック系ＩＣの多層配線構造を示す断面図である。半導体基板１上に、ゲート電極２１、拡散層２０などからなるＭＯＳトランジスタが形成されている。このＭＯＳトランジスタが形成された層の上に、銅配線２３を含む最下層の配線層２５が形成されている。最下層の配線層２５は、拡散層２２と、コンタクトプラグ２２を介して接続している。最下層配線層２５の上に、第２配線層２６、第３配線層２７、第４配線層２８、第５配線層２９がこの順で積層され、最上部にパッシベーション膜３０が形成されている。このような多層配線構造とした場合、最下層の配線層２５の設計が最も重要となる。最下層の配線層においてディッシングやエロージョンが発生すると、平坦性が悪化し、さらにその上に配線層が積層されるにつれて平坦性の悪化が顕著となる。すなわち、最下層の配線層でディッシングやエロージョンが発生した場合、上層の配線層で発生した場合に比べ、多層配線全体の平坦性が特に悪化するのである。このような平坦性の悪化が生じると、配線の断線が発生しやすくなったり、また、配線溝やスルーホールを形成する際のマスクの目合わせずれが起こりやすくなる。以上のことから、最下層の配線層について、配線占有率やライン／スペース比を好適に設定することが望ましい。なお、多層配線を構成するすべての配線層について、配線占有率やライン／スペース比を好適範囲に設定すれば、より効果的である。
【００３９】
また、最下層の配線層については、クロストークの影響を特に排除する必要があり、かかる観点から、銅配線の膜厚を薄くする必要が生じる。通常、膜厚３００ｎｍ程度の銅配線が形成される。ところが、このような膜厚とした場合、前述のようにディッシングやエロージョンによる膜減りの影響が顕著となり、この点からも最下層の配線層２５の設計が最も重要となる。
【００４０】
本発明の半導体装置において、配線層はＣＭＰを利用したダマシンプロセスにより形成することができる。この場合、銅配線の上面は、ＣＭＰにより平坦化される。なおＣＭＰの研磨液等については特に制限が無い。
【００４１】
本発明における配線層は、探針パッド領域をさらに含んでいてもよい。探針パッド領域とは、銅配線の抵抗値のチェックを探針法により行う場合に、針先を接触させるパッドを設けた領域をいう。このような構成とした場合、探針パッド領域における配線占有率は、好ましくは７０〜９０％、より好ましくは７５〜９０％とする。このようにすれば、探針法により銅配線の抵抗値のチェックを行う場合、図２０のように探針３０の先端部が絶縁膜３上に乗り上げ、銅配線５からなる探針パッドとの接触不良が起こり測定が不正確になることがある。探針パッド領域における配線占有率を上記範囲とすれば、このような問題を解決することができる。前述のように、配線層全体の配線占有率については６０％以下とすることが好ましいのであるが、この中に含まれる探針パッド領域については、上記したように高めの値とすることが望ましい。この点について、図１４および図１５を参照して説明する。これらの図において、横軸は配線占有率、縦軸は配線抵抗の測定値を示す。各パターンの探針パッド領域について、それぞれ４回繰り返し測定を行った。図に示す結果より、水準７（配線占有率６８．７５％）の探針パッドを用いた場合、他のものに比べ、極端に抵抗値が大きくなっている。以上のことから、探針パッド領域に関しては、配線占有率を７０％以上とすることが望ましい。また、測定値の安定性を考慮すると、７５％以上とすることがより好ましい。なお、上限については、レイアウトの制約上、９０％以下とすることが好ましい。
【００４２】
本発明の半導体装置の製造方法は、ＣＭＰプロセスを含む、いわゆるダマシン法を利用した銅配線の形成法に関するものである。本発明の半導体装置の製造方法においては、素子形成領域内における銅配線の占有率やライン／スペース比を適切な範囲に設定することが重要となる。なお、素子形成領域とは、ウエハ上のスクライブ線により区画された各領域をいい、後の工程でチップとして切り出される領域をいう。例えば図７に示される各矩形領域（チップ５１、５２）をいう。
【００４３】
なお、本発明の製造方法における銅配線の形成プロセスは、配線層とスルーホールを別工程で形成するシングルダマシンプロセスであっても、これらを同一工程で形成するデュアルダマシンプロセスであってもよい。また、銅配線は、めっき法、ＣＶＤ法、スパッタリング法等により成膜することができる。
【００４４】
【実施例】
実施例１
本実施例では、銅配線が二以上の方向に延在するように形成された種々のパターンの銅配線（図８）を作製し、各パターンについて、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。図８に評価パターンの平面図を示す。図中、黒塗りの部分が配線部であり、数値は配線占有率を示す。
【００４５】
銅配線の形成は、図６に示す手順に従って行った。まず図６（ａ）に示すように、シリコン基板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、ついでシリコン酸化膜３中にシリコン窒化膜２に到達する複数の凹部をドライエッチングにより形成した。
【００４６】
次に図６（ｂ）に示すように、全面にＴａおよびＴａＮからなるバリアメタル膜４をスパッタリング法により堆積した。膜厚は１５ｎｍとした。つづいてこの上に、銅めっきを成長させるための銅からなるシード金属膜をスパッタリング法により堆積した（不図示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっき法により銅膜５を形成し、その後、アニールを行った。銅膜５の膜厚は平坦部で９００ｎｍ程度とした。この状態を図６（ｂ）に示す。
【００４７】
次にＣＭＰにより銅膜５を研磨して基板表面を平坦化した。バリアメタル膜４露出後（図６（ｃ））、さらに研磨を続け、図６（ｄ）に示す状態とし、埋め込み配線を完成した。この段階で、銅膜５の膜厚は３００ｎｍとなった。
【００４８】
以上のようにして、図８に示す種々のパターンの銅配線を作製した後、ウエハを各チップに切り出し、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。膜厚減少率は、図１９で示されるａ／ｂの値で定義した。各チップの膜厚減少率を評価した結果を図９に示す。図９中のパターン１〜６は、図８に示したパターンに対応する。図９のウエハ中央チップとは、図７におけるウエハ５０上のチップ５１をいう。一方、ウエハ端チップとは、図７におけるウエハ上のチップをいう。
【００４９】
全般的な傾向として、膜厚減少率は、ウエハ端チップでは高くウエハ中央部では低かったが、いずれにおいても、膜厚減少率の要求水準となる１８％以下とするためには、配線占有率を６０％以下とすればよいことがわかった。
【００５０】
また、膜厚減少率に対するパターン形状の影響は、配線占有率の影響に比べて小さく、所定の膜厚を確保するためには配線占有率に注目し、これを制御することが有効であることが確認された。
【００５１】
実施例２
本実施例では、図１に示すような、銅配線が一方向に１００μｍ以上にわたって延在するように形成された領域を主領域として含む種々のパターンの銅配線を作製し、各パターンについて、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。各パターンは、Ｌ／Ｓ値（Ｌは配線幅、Ｓは隣接配線間の配線間隔を示す。）の値がそれぞれ相違している。
【００５２】
配線パターンを変えること以外は実施例１と同様にして銅配線の形成を行った。なお、銅配線の膜厚は実施例１と同様、３００ｎｍである。
【００５３】
銅配線を作製した後、各パターンについてシート抵抗を測定した。ライン／スペース比は、各図中に示した。たとえば図１０で、４／０．８４とあるのは、配線幅（ライン）が４μｍ、配線間隔（スペース）が０．８４μｍであることを意味する。
【００５４】
シート抵抗の測定は、２探針法および４探針法により行った。測定された抵抗値は、一本の配線についての抵抗値を示す。結果を図１０〜図１３に示す。図中、横軸はシート抵抗値、縦軸は累積確率を示す。このグラフの見方について、図１０におけるＬ／Ｓ＝４／０．８４ｎｍ（図中の白丸）の場合を例にとって説明する。図中、多くの点のプロットされているが、これらはそれぞれシート抵抗測定値を示す。図を見ると、複数のシート抵抗値のうち７０ｍΩ／□以下のものは約３０％となっており、９０ｍΩ／□以下のものは約８５％となっていることがわかる。
【００５５】
次に、シート抵抗値のばらつきに対するライン／スペース比の影響について説明する。図１０において、Ｌ／Ｓ＝２．５２／０．８４μｍ（ライン／スペース比が３）のものおよびＬ／Ｓ＝１．１２／０．８４μｍ（ライン／スペース比が１．３）のものは、シート抵抗７０〜９０ｍΩ／□の領域において顕著に曲線が立ち上がっている。これは、極端に高い抵抗値が比較的少なく、抵抗値のばらつきが少ないことを示している。これらの測定値分布と比較して、Ｌ／Ｓ＝４／０．８４μｍ（ライン／スペース比が４．８）のものは、高抵抗値を示す領域における曲線の立ち上がりが少なく、抵抗値のばらつきが大きい結果となっている。
【００５６】
本実施例において測定したシート抵抗のデータに関し、表１に、累積確率５０％および９０％に対応するシート抵抗値を示す。累積確率５０％に対応する値は、シート抵抗の中央値に相当する。低抵抗化の観点より、この値を７５ｍΩ／□以下とすることが望ましく、７２ｍΩ／□以下とすることがさらに望ましい。一方、累積確率９０％に対応する値は、シート抵抗のばらつきを示す指標となる。この値を９０ｍΩ／□以下とすることが望ましく、８５ｍΩ／□以下とすることがさらに望ましい。
【００５７】
【表１】
【００５８】
以上の結果から、ライン／スペース比の値を４．５以下、好ましくは４以下とすることにより、シート抵抗値を低減し、抵抗値のばらつきを低減することができることがわかる。また、特にライン／スペース比を３以下とすれば、配線幅の大小にかかわらずシート抵抗値のばらつきを一層効果的に低減できることがわかる。たとえば、表中のＮＯ．２、ＮＯ．５は配線幅２．５２μｍの例であり、表中のＮＯ．８、ＮＯ．１０は配線幅０．８４μｍの例であるが、いずれも抵抗値のばらつきは低減されている。
【００５９】
また、ライン／スペース比が５を超えると、累積確率９０％に対応するシート抵抗値が９８を超える値となり、シート抵抗のばらつきが極端に大きくなる。このことから、同一ＩＣ上にライン／スペース比の異なる数種類の配線を設ける際には、ライン／スペース比の最大値を５以下とすることが望ましい。ライン／スペース比の極端に高い部分が存在すると、ディッシングやエロージョンの発生が顕著となり、抵抗値のばらつきが大きくなるからである。
【００６０】
実施例３
半導体基板上に、ＭＯＳＦＥＴを形成し、その上に配線層を５層積層したロジック系ＩＣを作製した。各配線層のプロファイルは以下の表のとおりである。
【００６１】
【表２】
【００６２】
作製したＩＣは、良好な高速動作性を示した。特に、銅配線の膜厚を設計どおりの値とすることができ、高周波回路動作におけるマッチング特性も良好となり、歩留まりが向上した。
【００６３】
【発明の効果】
以上説明したように本発明によれば、配線占有率やライン／スペース比を適切な範囲に設定しているため、ディッシングやエロージョンの発生を防止し、配線抵抗値の上昇および配線抵抗値のばらつきを有効に防止することができる。
【図面の簡単な説明】
【図１】配線層のレイアウトの一例を示す図である。
【図２】配線層のレイアウトの一例を示す図である。
【図３】多層配線の断面模式図である。
【図４】配線膜厚と配線抵抗のばらつきの関係を示す図である。
【図５】配線膜厚と動作速度との関係を示す図である。
【図６】本発明の半導体装置の製造方法に係る銅配線の形成方法を示す図である。
【図７】実施例１の評価方法を説明するための図である。
【図８】実施例１における評価パターンの一覧図である。
【図９】配線占有率と銅配線の膜厚減少率との関係を示す図である。
【図１０】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１１】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１２】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１３】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１４】探針パッド領域の配線占有率と配線抵抗値の関係を示す図である。
【図１５】探針パッド領域の配線占有率と配線抵抗値の関係を示す図である。
【図１６】従来のの半導体装置の製造方法に係る銅配線の形成方法を示す図である。
【図１７】ＣＭＰ研磨装置の概略図である。
【図１８】ＣＭＰプロセスにおいて、研磨液を供給したときのウエハ表面状態を示す図である。
【図１９】ディッシングが生じた銅配線の断面図である。
【図２０】探針法により抵抗測定を行った場合の課題を説明するための図である。
【符号の説明】
１ シリコン基板
２ シリコン窒化膜
３ シリコン酸化膜
４ バリアメタル膜
５ 銅膜
７ 銅配線
７ａ 主配線
７ｂ 副配線
８ 拡散層
１０ ウエハ
１１ ウエハキャリア
１２ 研磨パッド
１３ 供給口
１４ 研磨液
１５ ポンプ
２０ 拡散層
２１ ゲート電極
２２ コンタクトホール
２３ 銅配線
２４ スルーホール
２５ 最下層の配線層
２６ 第２配線層
２７ 第３配線層
２８ 第４配線層
２９ 第５配線層
３０ 探針パッド
５０ ウエハ
５１ チップ
５２ チップ
【発明の属する技術分野】
本発明は、銅配線を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年における半導体装置の高集積化に伴う配線層の低抵抗化への要請から、配線層材料として、エレクトロマイグレーション耐性の高い銅が広く用いられるようになってきた。ところが配線材料として銅を用いる場合、ＲＩＥ（反応性イオンエッチング）による異方性エッチングが困難であるため、通常、化学的機械的研磨（Chemical Mechanical Polishing ;CMP）を利用したダマシンプロセスが採用される。以下、ＣＭＰを用いた従来の銅配線の形成方法について、図１６を参照して説明する。
【０００３】
まず図１６（ａ）に示すように、シリコン基板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、ついでシリコン酸化膜３中にシリコン窒化膜２に到達する複数の凹部をドライエッチングにより形成する。
【０００４】
次に図１６（ｂ）に示すように、全面にＴａおよびＴａＮからなるバリアメタル膜４をスパッタリング法により堆積する。膜厚は２０ｎｍとする。つづいてこの上に、銅めっきを成長させるための銅からなるシード金属膜をスパッタリング法により堆積する（不図示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっき法により銅膜５を形成し、その後、アニールを行う。銅膜５の膜厚は平坦部で９００ｎｍ程度とする。この状態を図１６（ｂ）に示す。
【０００５】
次にＣＭＰにより銅膜５を研磨して基板表面を平坦化する。ＣＭＰは、通常、図１７に示すような研磨装置を用いて行う。図中、ウエハ１０とは、上述のようにして基板１表面に成膜がなされたものをいう。ウエハ１０は、ウエハキャリア１１下面に設置される。ウエハ１０の成膜面を研磨パッド１２に接触させながら、ウエハキャリア１１と研磨パッド１２の両方を一定速度で回転させる。ウエハ１０と研磨パッド１２の間には、ポンプ１５により供給口１３から研磨液１４が供給される。研磨液１４としては、一般に、アルミナ粒子やシリカ粒子等の研磨材を分散させたスラリーが使用される。
【０００６】
バリアメタル膜４露出後（図１６（ｃ））、さらに研磨を続け、図１６（ｄ）に示す状態とし、埋め込み銅配線を完成する。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来技術のプロセスを行った場合、ディッシングおよびエロージョンと呼ばれる現象が発生し、配線抵抗値が上昇するとともに抵抗値がばらつくという問題が生じやすかった。これについて、以下、詳細に説明する。
【０００８】
まず、ディッシングについて説明する。図１６（ｃ）のＣＭＰ工程においては、シリコン酸化膜３上のバリアメタル膜４が残存しないように研磨時間を充分にとる必要がある。ここで、バリアメタル膜４と比較して銅膜５の研磨速度はきわめて大きく、たとえばバリアメタル膜として一般的に使用されるＴａ系金属と比較すると銅のＣＭＰ研磨速度は、通常、３０倍以上となる。このため図１６（ｃ）のようにバリアメタル膜４が露出した後の工程において銅膜５の研磨がバリアメタル膜４の研磨よりも過剰に進行し、図１９のように銅膜５の中央部が凹んだ形状となる。この現象をディッシング（Ｄｉｓｈｉｎｇ）という。絶縁膜３上のバリアメタル膜４はほぼ完全に除去しなければならないため、一定程度のオーバー研磨を行う必要があることから、通常、一定程度のディッシングが生じることとなる。このような銅膜のディッシングが生じると、局所的に配線抵抗が増加するという問題が発生する。また、エレクトロマイグレーションを引き起こし、素子の信頼性を損なう場合もある。
【０００９】
次にエロージョンについて説明する。上述のように図１６（ｃ）のＣＭＰ工程では一定のオーバー研磨時間をとる必要がある。ここで、バリアメタル膜４やシリコン酸化膜３と比較して銅膜５の研磨速度はきわめて大きく、銅めっき膜の研磨がより速く進行する。このためバリアメタル膜４露出後のＣＭＰ工程においては配線密集部と配線孤立部とでＣＭＰの進行速度が異なってくる。すなわち、銅膜５の埋め込み部が多く存在する配線密集部では、銅膜５の埋め込み部があまり存在しない配線孤立部に比べ、バリアメタル膜４やシリコン酸化膜３に加わる圧力が相対的に高くなる。このため配線密集部でＣＭＰが過剰に進行し、図１６（ｄ）のように表面が凹んでしまうのである。この現象をエロージョン（Ｅｒｏｓｉｏｎ）という。
【００１０】
上記のようにエロージョンが発生すると基板表面の平坦性が悪化する。平坦性の悪化は多層構造とした場合にさらに顕著となり、配線部の短絡等が生じる等の問題を引き起こす。また埋め込み配線を形成した場合においては、断面積が小さくなり配線抵抗が大きくなるという問題がある。
【００１１】
以上のようにディッシングやエロージョンは金属とバリアメタル膜あるいは絶縁膜との研磨速度の差に起因して発生するが、実際の製造プロセスにおいては、これ以外のプロセス上の要因によって一層促進される。この点について以下、説明する。
【００１２】
図１８は、研磨液を供給したときのウエハ表面の状態を示す図である。ウエハと研磨パッドは同程度の速度で同方向に回転している。このような状態で研磨を行うと、ウエハの外周部は内周部に比べ周速度が大きいため、単位時間当たりにより多くのパッド面と接することとなる。このため外周部の方が内周部よりも研磨が過剰に進行しやすくなる。また、ウエハ表面の研磨液の分布についても外周部と内周部で不均一が生じる。研磨パッドに滴下された研磨液はウエハ外周部から内周部に向かって移動しウエハ全面に行き渡っていくが、この過程を考慮すると、研磨液の時間平均濃度は外周部の方が内周部よりも高くなる。このことも外周部の方が内周部よりも研磨が過剰に進行させる要因となる。さらに、表面に金属膜や絶縁膜が形成されたウエハは、これらの膜の形成された面の側に反った状態となる。このため研磨に際しウエハを研磨パッド１２に押しつけたとき、反りが一定程度残存し、外周部がより研磨されやすくなる。
【００１３】
以上のように、プロセス上の要因によって外周部の方が内周部よりも研磨が過剰に進行しやすくなるため、ウエハ面内の全体について平坦化を完了させるにはオーバー研磨時間をより長くとらざるを得ないこととなる。このためディッシングやエロージョンがより顕著になるのである。
【００１４】
このようにディッシングやエロージョンが顕著になると、銅配線の膜厚が減少して配線抵抗が上昇する。また、各銅配線の膜厚の相違が大きくなり、配線抵抗値がばらつくこととなる。この膜厚の相違は、特にウエハ外周部と内周部において顕著となる。
【００１５】
銅配線を形成するためには、ＣＭＰを利用したいわゆるダマシンプロセスによるのが一般的であるが、その際、上述したディッシングやエロージョンの発生を防止することが重要な技術的課題となっている。かかる技術的課題を解決するべく、ＣＭＰプロセスの改良、特に研磨液の選択や研磨終点の検出方法等に関し種々の検討がなされてきた。しかしながら、これらの方法ではディッシングやエロージョンを十分に防止することは困難であった。
【００１６】
本発明は上記事情に鑑みてなされたものであり、埋め込み銅配線を形成する際、ディッシングやエロージョンの発生を防止し、配線抵抗値の上昇および配線抵抗値のばらつきを防止することを課題とする。
【００１７】
【課題を解決するための手段】
従来、ディッシングやエロージョンの対策は、主としてＣＭＰプロセスの改良という観点からなされてきた。これに対し、本発明は、銅配線の平面方向のレイアウトを制御することにより、ディッシングやエロージョンを防止するものである。配線のレイアウトの工夫によりディッシングやエロージョンを防止するという検討はこれまでほとんどなされてこなかったが、本発明者の検討によれば、配線占有率やライン／スペース比を従来の配線設計とは異なる領域の値に設定することによりディッシングやエロージョンを効果的に防止できることが明らかになった。本発明はかかる知見に基づきなされたものである。以下、本発明の構成および作用について説明する。
【００１８】
本発明によれば、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれてなる配線層を備えた半導体装置であって、該配線層の配線占有率が１０〜６０％であることを特徴とする半導体装置が提供される。
【００１９】
また本発明によれば、素子形成領域を含む半導体基板上に絶縁膜を成膜した後、該素子形成領域内の絶縁膜に凹部を形成する工程と、該凹部の内部にバリアメタル膜を成膜した後、該凹部を埋め込むように銅膜を形成する工程と、、化学的機械的研磨により該凹部以外の領域に形成された銅膜を除去して銅配線を形成する工程とを含む半導体装置の製造方法であって、前記素子形成領域における前記銅配線の配線占有率を１０〜６０％とすることを特徴とする半導体装置の製造方法が提供される。
【００２０】
従来の銅配線を含む半導体装置は、高集積化の観点から、配線占有率を高める方向で開発が進められてきた。これに対し、本発明においては配線占有率を１０〜６０％と低い値に設定している。このため、配線層をＣＭＰを利用したプロセスで形成した場合においても、ディッシングやエロージョンを効果的に防止できる。ＣＭＰプロセスは、エッチング困難な銅を比較的簡便な工程でパターニングすることができ、銅配線を形成する上で種々の利点を有する。本発明の半導体装置の製造方法は、かかるＣＭＰプロセスの有するディッシングおよびエロージョンの課題を解決するものであり、高品質および高生産性のプロセスを実現できる。また本発明の半導体装置は、配線占有率を上記範囲に設定した特定の構造を有するため、銅配線を形成する上で有利なＣＭＰプロセスを利用した場合にもディッシングやエロージョンの発生が少なく、抵抗値が安定し、また、生産性も良好である。
【００２１】
また本発明によれば、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれてなる配線層を備えた半導体装置であって、該配線層は、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された配線領域を含み、該配線領域における銅配線のライン／スペース比の平均値が４．５以下であることを特徴とする半導体装置が提供される。
【００２２】
また本発明によれば、素子形成領域を含む半導体基板上に絶縁膜を成膜した後、該素子形成領域内の所定の配線領域に、一方向のみに１００μｍ以上にわたって延在する複数の凹部を形成する工程と、該凹部の内部にバリアメタル膜を成膜した後、凹部を埋め込むように銅膜を形成する工程と、化学的機械的研磨により前記凹部以外の領域に形成された銅膜を除去して複数の銅配線を形成する工程とを含む半導体装置の製造方法であって、前記配線領域におけるライン／スペース比の平均値を４．５以下とすることを特徴とする半導体装置の製造方法が提供される。
【００２３】
一般に、配線層は、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された配線領域（以下、領域（ａ）とよぶ）と、複数の銅配線が二以上の方向に延在するように形成された領域（以下、領域（ｂ）とよぶ）とを含む形態で形成されることが多い。上記発明は、このうちの領域（ａ）について設計基準を設けたものである。本発明者の検討によれば、複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成された領域（ａ）に注目し、この領域について独自の設計基準を設ければ、一層効果的にディッシングやエロージョンを効果的に防止できることが明らかになった。上記発明は、かかる知見に基づきなされたものである。
【００２４】
図１は領域（ａ）における配線のレイアウトの一例を示す図である。シリコン基板１上にシリコン窒化膜を介して配線層が形成されている。配線層は、シリコン酸化膜３中に複数の銅配線７が設けられた構成となっている。銅配線７は、それぞれ平行に、一方向のみに１００μｍ以上にわたって延在するように形成されている。なお、実際には、銅配線７と絶縁膜３の間にバリアメタル膜が介在するが、図では省略されている。このような配置を有する領域（ａ）は、通常、メモリセルにおけるセル内領域やＣＰＵ等のロジック系ＩＣにおけるコア領域の主要部分を構成する。
【００２５】
一方、図２は領域（ｂ）における配線のレイアウトの一例を示す図である。この配線層は、配線幅の広い主配線７ａ（ＶDDとＶSS）と、主配線からトランジスタの拡散層８に導く副配線７ｂとを含んでおり、複数の銅配線が縦方向および横方向に配置されている。
【００２６】
【発明の実施の形態】
本発明における配線層は、絶縁膜中の凹部にバリアメタル膜を介して銅配線が埋め込まれた構成を有している。ここで、絶縁膜としては、従来から用いられてきているシリコン酸化膜の他に、デバイスをより高速化するため、低誘電率の膜材料を利用することができる。例えば、ベンゾシクロブテン（ＢＣＢ）膜、パリレン（Ｐａｒｙｌｅｎｅ）−Ｎ膜、サイトップ（ＣＹＴＯＰ）膜などの有機膜、ゼロゲル（Ｘｅｒｏｇｅｌ）膜、ＨＳＱ（Hydrogen Silisesquioxane）膜などの無機膜、ＨＭＯ(Hydrogen peroxide (H2O2) / Methylsilane-based CVD)膜などの有機無機複合膜がある。そのなかでも、ＨＳＱ膜（ｋ＝２．８〜３．２）は性能がより安定し、好適に用いられる。また、本発明におけるバリアメタル膜とは、接続孔内に埋め込まれた金属の拡散を防止する機能を有する膜をいう。バリアメタル膜を構成する材料としては、たとえば、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ等が挙げられる。このうち、銅の拡散をより効果的に防止できる、Ｔａ、ＴａＮ、またはＴａＳｉＮが好ましく用いられる。バリアメタル膜は、たとえば上記のような材料からなる、単一膜または二以上の膜からなる構成とする。
【００２７】
本発明における配線層とは、絶縁膜中に銅配線が埋め込まれた層をいう。ここで「層」とは、同一工程で形成される銅配線を含む層をいう。たとえば図６（ｄ）には、銅配線が４箇所に埋め込まれた断面形状が示されているが、これらの銅配線を含む層が、本発明にいう配線層に相当する。また、図３は多層配線の一例を示す断面模式図であるが、図中、最下層配線層２５、第２配線層２６、第３配線層２７、第４配線層２８、第５配線層２９はいずれも絶縁膜中に銅配線が埋め込まれた形態を有しており、それぞれが本発明にいう「配線層」に該当する。
【００２８】
本発明における配線占有率とは、上記のように定義された配線層の上面全体の面積に対する銅配線の面積比率をいう。たとえば図１（ａ）は、図１（ｂ）の配線層上面を上から見た上面図であるが、この図１（ａ）において、全体を囲う矩形の面積に対する斜線部の面積の占める割合が、配線占有率となる。本発明においては、配線層の全体の配線占有率が、好ましくは６０％以下、さらに好ましくは５０％以下とする。これにより、ディッシングやエロージョンを防止でき、配線抵抗の上昇および配線抵抗値のばらつきを低減できる。また、配線占有率の下限については、配線密度の極端な減少を避けるため、１０％以上とすることが望ましい。
図４は、配線占有率の異なる複数の配線層について配線膜厚と配線抵抗のばらつきの関係を求めた図である。図中の６０、７０、８０および９０％の数値は、配線占有率を示す。図に示された結果から、配線膜厚にかかわらず配線抵抗のばらつきに対して要求される１０％の水準を満たすためには、配線占有率を６０％以下とすればよいことがわかる。また、後述するように、寄生容量低減の観点より配線膜厚は３５０ｎｍ、あるいは３００ｎｍ以下とすることが望まれるが、このような膜厚とした場合において配線抵抗ばらつきを１０％以下とするためには、配線占有率を６０％以下とすればよいことがわかる。
【００２９】
本発明におけるライン／スペース比とは、配線幅を隣接配線間距離（配線間隔）で除した値をいう。たとえば図１において、ＬをＳで除した値をいう。同一ＩＣ上にはライン／スペース比の異なる数種類の配線が形成される場合もある。なお、ライン／スペース比の異なる２種類の配線領域が隣接して設けられた場合は、各配線領域についてそれぞれライン／スペース比を求めるものとし、各配線領域の境界部分における値は無視するものとする。
【００３０】
本発明において、複数の銅配線が一方向に１００μｍ以上にわたって延在するように形成された配線領域（領域（ａ））を含む場合は、この領域について独自に設計基準を設けることが望ましい。すなわち、領域（ａ）において、銅配線のライン／スペース比を好ましくは４．５以下、より好ましくは４以下、最も好ましくは３以下とする。このようにすれば、実施例２で後述するように、ディッシングやエロージョンを効果的に防止でき、配線抵抗の上昇および配線抵抗値のばらつきを低減できる。なおライン／スペース比の下限については特に制限がないが、配線密度を考慮すれば０．５以上とすることが好ましい。
【００３１】
また、領域（ａ）内にはライン／スペース比の異なる複数の配線が設けらることがあるが、この場合、ライン／スペース比の平均値だけでなく、その分布についても規定を設ければ、より顕著な効果が得られる。すなわち、ライン／スペース比の最大値を５以下とすれば、配線抵抗のばらつきを一層効果的に低減できる。実施例の項で後述するように、ライン／スペース比の値が５を超えると配線抵抗のばらつきが極端に大きくなるため、このような配線を除くことにより、より効果的に抵抗のばらつきを低減できるのである。
【００３２】
以上述べた点を考慮してＩＣのレイアウト設計を行うに際しては、たとえば以下のような手順にしたがうのがよい。
（ステップ１） ＩＣ全体を、１００μｍ×１００μｍのエリアに分割する。
（ステップ２） 得られた複数のエリアのうち、複数の銅配線が一方向に１００μｍ以上にわたって延在するように形成されたエリアを抽出する。
（ステップ３） ステップ２で抽出された複数のエリアについて、ライン／スペース比を所定の値に制御する。このとき、ＩＣ全体における配線層の配線占有率が６０％以下となるようにする。
【００３３】
ステップ１のように、全体を１００μｍ×１００μｍのエリアに分割する方法を採用すれば、領域（ａ）をもれなく抽出し、ライン／スペース比の制御を確実に、かつ効率的に行うことができる。
【００３４】
ＩＣ全体の面積に対する領域（ａ）の面積は、通常、６０〜８０％と高い値となることが多い。このため、領域（ａ）のライン／スペース比の設定により、配線層の配線占有率が決まることが多い。したがって、配線層の配線占有率は、上記ステップ３のライン／スペース比の調整により実質的に決定される場合が多い。
【００３５】
ステップ２で抽出された複数のエリアは、ライン／スペース比の平均値が４．５以下となるように設定することが望ましい。また、当該エリアにおけるライン／スペース比の最大値を５以下とすることがより望ましい。
【００３６】
本発明における銅配線を構成する銅配線の膜厚（平均値）は、３５０ｎｍ以下、より好ましくは３００ｎｍ以下とする。下限については特に制限がないが、たとえば、５０ｎｍ以上とする。膜厚が厚すぎると、隣接配線間の寄生容量が大きくなり、クロストークが発生し、高速動作の実現が困難となる。図５は、配線膜厚と動作速度との関係を示す図である。横軸は負荷配線長を示し、縦軸は回路遅延を示す。同一配線長に対し回路遅延が少ない方がより高速に動作することを示す。図のアルミ配線の膜厚は６００ｎｍである。銅配線を用いる主目的は、従来のアルミ配線よりも高速動作を実現することにあるが、このような利点を得るためには、膜厚３５０ｎｍ以下、望ましくは膜厚３００ｎｍ以下とすればよいことがわかる。ところが、従来のプロセスを用いた場合、３５０ｎｍ以下とすると、ディッシングやエロージョンによる膜厚減少の影響が顕著に大きくなる。以上のことから、膜厚３５０ｎｍ以下、特に膜厚３００ｎｍ以下の銅配線から構成される配線構造に本発明を適用した場合、膜減りを効果的に防止しつつ高速動作を実現でき、本発明の効果がより顕著に発揮される。
【００３７】
本発明は多層配線に適用された場合、特に効果的である。この場合、半導体基板上に積層された複数の配線層のうちの一部の層が本願に規定する要件を満たすものであればよいが、特に、最下層の配線層を本願に規定する要件を満たすものとすることが望ましい。
【００３８】
以下、多層配線構造について、図面を参照して説明する。図３は、ロジック系ＩＣの多層配線構造を示す断面図である。半導体基板１上に、ゲート電極２１、拡散層２０などからなるＭＯＳトランジスタが形成されている。このＭＯＳトランジスタが形成された層の上に、銅配線２３を含む最下層の配線層２５が形成されている。最下層の配線層２５は、拡散層２２と、コンタクトプラグ２２を介して接続している。最下層配線層２５の上に、第２配線層２６、第３配線層２７、第４配線層２８、第５配線層２９がこの順で積層され、最上部にパッシベーション膜３０が形成されている。このような多層配線構造とした場合、最下層の配線層２５の設計が最も重要となる。最下層の配線層においてディッシングやエロージョンが発生すると、平坦性が悪化し、さらにその上に配線層が積層されるにつれて平坦性の悪化が顕著となる。すなわち、最下層の配線層でディッシングやエロージョンが発生した場合、上層の配線層で発生した場合に比べ、多層配線全体の平坦性が特に悪化するのである。このような平坦性の悪化が生じると、配線の断線が発生しやすくなったり、また、配線溝やスルーホールを形成する際のマスクの目合わせずれが起こりやすくなる。以上のことから、最下層の配線層について、配線占有率やライン／スペース比を好適に設定することが望ましい。なお、多層配線を構成するすべての配線層について、配線占有率やライン／スペース比を好適範囲に設定すれば、より効果的である。
【００３９】
また、最下層の配線層については、クロストークの影響を特に排除する必要があり、かかる観点から、銅配線の膜厚を薄くする必要が生じる。通常、膜厚３００ｎｍ程度の銅配線が形成される。ところが、このような膜厚とした場合、前述のようにディッシングやエロージョンによる膜減りの影響が顕著となり、この点からも最下層の配線層２５の設計が最も重要となる。
【００４０】
本発明の半導体装置において、配線層はＣＭＰを利用したダマシンプロセスにより形成することができる。この場合、銅配線の上面は、ＣＭＰにより平坦化される。なおＣＭＰの研磨液等については特に制限が無い。
【００４１】
本発明における配線層は、探針パッド領域をさらに含んでいてもよい。探針パッド領域とは、銅配線の抵抗値のチェックを探針法により行う場合に、針先を接触させるパッドを設けた領域をいう。このような構成とした場合、探針パッド領域における配線占有率は、好ましくは７０〜９０％、より好ましくは７５〜９０％とする。このようにすれば、探針法により銅配線の抵抗値のチェックを行う場合、図２０のように探針３０の先端部が絶縁膜３上に乗り上げ、銅配線５からなる探針パッドとの接触不良が起こり測定が不正確になることがある。探針パッド領域における配線占有率を上記範囲とすれば、このような問題を解決することができる。前述のように、配線層全体の配線占有率については６０％以下とすることが好ましいのであるが、この中に含まれる探針パッド領域については、上記したように高めの値とすることが望ましい。この点について、図１４および図１５を参照して説明する。これらの図において、横軸は配線占有率、縦軸は配線抵抗の測定値を示す。各パターンの探針パッド領域について、それぞれ４回繰り返し測定を行った。図に示す結果より、水準７（配線占有率６８．７５％）の探針パッドを用いた場合、他のものに比べ、極端に抵抗値が大きくなっている。以上のことから、探針パッド領域に関しては、配線占有率を７０％以上とすることが望ましい。また、測定値の安定性を考慮すると、７５％以上とすることがより好ましい。なお、上限については、レイアウトの制約上、９０％以下とすることが好ましい。
【００４２】
本発明の半導体装置の製造方法は、ＣＭＰプロセスを含む、いわゆるダマシン法を利用した銅配線の形成法に関するものである。本発明の半導体装置の製造方法においては、素子形成領域内における銅配線の占有率やライン／スペース比を適切な範囲に設定することが重要となる。なお、素子形成領域とは、ウエハ上のスクライブ線により区画された各領域をいい、後の工程でチップとして切り出される領域をいう。例えば図７に示される各矩形領域（チップ５１、５２）をいう。
【００４３】
なお、本発明の製造方法における銅配線の形成プロセスは、配線層とスルーホールを別工程で形成するシングルダマシンプロセスであっても、これらを同一工程で形成するデュアルダマシンプロセスであってもよい。また、銅配線は、めっき法、ＣＶＤ法、スパッタリング法等により成膜することができる。
【００４４】
【実施例】
実施例１
本実施例では、銅配線が二以上の方向に延在するように形成された種々のパターンの銅配線（図８）を作製し、各パターンについて、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。図８に評価パターンの平面図を示す。図中、黒塗りの部分が配線部であり、数値は配線占有率を示す。
【００４５】
銅配線の形成は、図６に示す手順に従って行った。まず図６（ａ）に示すように、シリコン基板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシリコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成し、ついでシリコン酸化膜３中にシリコン窒化膜２に到達する複数の凹部をドライエッチングにより形成した。
【００４６】
次に図６（ｂ）に示すように、全面にＴａおよびＴａＮからなるバリアメタル膜４をスパッタリング法により堆積した。膜厚は１５ｎｍとした。つづいてこの上に、銅めっきを成長させるための銅からなるシード金属膜をスパッタリング法により堆積した（不図示）。つづいて基板を硫酸銅水溶液に浸漬して電解めっき法により銅膜５を形成し、その後、アニールを行った。銅膜５の膜厚は平坦部で９００ｎｍ程度とした。この状態を図６（ｂ）に示す。
【００４７】
次にＣＭＰにより銅膜５を研磨して基板表面を平坦化した。バリアメタル膜４露出後（図６（ｃ））、さらに研磨を続け、図６（ｄ）に示す状態とし、埋め込み配線を完成した。この段階で、銅膜５の膜厚は３００ｎｍとなった。
【００４８】
以上のようにして、図８に示す種々のパターンの銅配線を作製した後、ウエハを各チップに切り出し、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。膜厚減少率は、図１９で示されるａ／ｂの値で定義した。各チップの膜厚減少率を評価した結果を図９に示す。図９中のパターン１〜６は、図８に示したパターンに対応する。図９のウエハ中央チップとは、図７におけるウエハ５０上のチップ５１をいう。一方、ウエハ端チップとは、図７におけるウエハ上のチップをいう。
【００４９】
全般的な傾向として、膜厚減少率は、ウエハ端チップでは高くウエハ中央部では低かったが、いずれにおいても、膜厚減少率の要求水準となる１８％以下とするためには、配線占有率を６０％以下とすればよいことがわかった。
【００５０】
また、膜厚減少率に対するパターン形状の影響は、配線占有率の影響に比べて小さく、所定の膜厚を確保するためには配線占有率に注目し、これを制御することが有効であることが確認された。
【００５１】
実施例２
本実施例では、図１に示すような、銅配線が一方向に１００μｍ以上にわたって延在するように形成された領域を主領域として含む種々のパターンの銅配線を作製し、各パターンについて、ウエハ中央チップおよびウエハ端チップの銅配線の膜厚減少率を評価した。各パターンは、Ｌ／Ｓ値（Ｌは配線幅、Ｓは隣接配線間の配線間隔を示す。）の値がそれぞれ相違している。
【００５２】
配線パターンを変えること以外は実施例１と同様にして銅配線の形成を行った。なお、銅配線の膜厚は実施例１と同様、３００ｎｍである。
【００５３】
銅配線を作製した後、各パターンについてシート抵抗を測定した。ライン／スペース比は、各図中に示した。たとえば図１０で、４／０．８４とあるのは、配線幅（ライン）が４μｍ、配線間隔（スペース）が０．８４μｍであることを意味する。
【００５４】
シート抵抗の測定は、２探針法および４探針法により行った。測定された抵抗値は、一本の配線についての抵抗値を示す。結果を図１０〜図１３に示す。図中、横軸はシート抵抗値、縦軸は累積確率を示す。このグラフの見方について、図１０におけるＬ／Ｓ＝４／０．８４ｎｍ（図中の白丸）の場合を例にとって説明する。図中、多くの点のプロットされているが、これらはそれぞれシート抵抗測定値を示す。図を見ると、複数のシート抵抗値のうち７０ｍΩ／□以下のものは約３０％となっており、９０ｍΩ／□以下のものは約８５％となっていることがわかる。
【００５５】
次に、シート抵抗値のばらつきに対するライン／スペース比の影響について説明する。図１０において、Ｌ／Ｓ＝２．５２／０．８４μｍ（ライン／スペース比が３）のものおよびＬ／Ｓ＝１．１２／０．８４μｍ（ライン／スペース比が１．３）のものは、シート抵抗７０〜９０ｍΩ／□の領域において顕著に曲線が立ち上がっている。これは、極端に高い抵抗値が比較的少なく、抵抗値のばらつきが少ないことを示している。これらの測定値分布と比較して、Ｌ／Ｓ＝４／０．８４μｍ（ライン／スペース比が４．８）のものは、高抵抗値を示す領域における曲線の立ち上がりが少なく、抵抗値のばらつきが大きい結果となっている。
【００５６】
本実施例において測定したシート抵抗のデータに関し、表１に、累積確率５０％および９０％に対応するシート抵抗値を示す。累積確率５０％に対応する値は、シート抵抗の中央値に相当する。低抵抗化の観点より、この値を７５ｍΩ／□以下とすることが望ましく、７２ｍΩ／□以下とすることがさらに望ましい。一方、累積確率９０％に対応する値は、シート抵抗のばらつきを示す指標となる。この値を９０ｍΩ／□以下とすることが望ましく、８５ｍΩ／□以下とすることがさらに望ましい。
【００５７】
【表１】
以上の結果から、ライン／スペース比の値を４．５以下、好ましくは４以下とすることにより、シート抵抗値を低減し、抵抗値のばらつきを低減することができることがわかる。また、特にライン／スペース比を３以下とすれば、配線幅の大小にかかわらずシート抵抗値のばらつきを一層効果的に低減できることがわかる。たとえば、表中のＮＯ．２、ＮＯ．５は配線幅２．５２μｍの例であり、表中のＮＯ．８、ＮＯ．１０は配線幅０．８４μｍの例であるが、いずれも抵抗値のばらつきは低減されている。
【００５９】
また、ライン／スペース比が５を超えると、累積確率９０％に対応するシート抵抗値が９８を超える値となり、シート抵抗のばらつきが極端に大きくなる。このことから、同一ＩＣ上にライン／スペース比の異なる数種類の配線を設ける際には、ライン／スペース比の最大値を５以下とすることが望ましい。ライン／スペース比の極端に高い部分が存在すると、ディッシングやエロージョンの発生が顕著となり、抵抗値のばらつきが大きくなるからである。
【００６０】
実施例３
半導体基板上に、ＭＯＳＦＥＴを形成し、その上に配線層を５層積層したロジック系ＩＣを作製した。各配線層のプロファイルは以下の表のとおりである。
【００６１】
【表２】
作製したＩＣは、良好な高速動作性を示した。特に、銅配線の膜厚を設計どおりの値とすることができ、高周波回路動作におけるマッチング特性も良好となり、歩留まりが向上した。
【００６３】
【発明の効果】
以上説明したように本発明によれば、配線占有率やライン／スペース比を適切な範囲に設定しているため、ディッシングやエロージョンの発生を防止し、配線抵抗値の上昇および配線抵抗値のばらつきを有効に防止することができる。
【図面の簡単な説明】
【図１】配線層のレイアウトの一例を示す図である。
【図２】配線層のレイアウトの一例を示す図である。
【図３】多層配線の断面模式図である。
【図４】配線膜厚と配線抵抗のばらつきの関係を示す図である。
【図５】配線膜厚と動作速度との関係を示す図である。
【図６】本発明の半導体装置の製造方法に係る銅配線の形成方法を示す図である。
【図７】実施例１の評価方法を説明するための図である。
【図８】実施例１における評価パターンの一覧図である。
【図９】配線占有率と銅配線の膜厚減少率との関係を示す図である。
【図１０】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１１】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１２】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１３】ライン／スペース比と配線抵抗値の関係を示す図である。
【図１４】探針パッド領域の配線占有率と配線抵抗値の関係を示す図である。
【図１５】探針パッド領域の配線占有率と配線抵抗値の関係を示す図である。
【図１６】従来のの半導体装置の製造方法に係る銅配線の形成方法を示す図である。
【図１７】ＣＭＰ研磨装置の概略図である。
【図１８】ＣＭＰプロセスにおいて、研磨液を供給したときのウエハ表面状態を示す図である。
【図１９】ディッシングが生じた銅配線の断面図である。
【図２０】探針法により抵抗測定を行った場合の課題を説明するための図である。
【符号の説明】
１ シリコン基板
２ シリコン窒化膜
３ シリコン酸化膜
４ バリアメタル膜
５ 銅膜
７ 銅配線
７ａ 主配線
７ｂ 副配線
８ 拡散層
１０ ウエハ
１１ ウエハキャリア
１２ 研磨パッド
１３ 供給口
１４ 研磨液
１５ ポンプ
２０ 拡散層
２１ ゲート電極
２２ コンタクトホール
２３ 銅配線
２４ スルーホール
２５ 最下層の配線層
２６ 第２配線層
２７ 第３配線層
２８ 第４配線層
２９ 第５配線層
３０ 探針パッド
５０ ウエハ
５１ チップ
５２ チップ
Claims (1)
- 半導体基板上のシリコン酸化膜を原料とした絶縁膜に設けられた凹部にＴａおよびＴａＮからなるバリアメタル膜を堆積し、銅膜を形成した後、化学的機械的研磨を用いて銅配線を形成する半導体装置の製造方法において、チップを１００μｍ×１００μｍのエリアに分割し、得られた複数のエリアのうち、分割する前には複数の銅配線が一方向のみに１００μｍ以上にわたって延在するように形成されていた配線領域のエリアを抽出し、この抽出された複数のエリアについて配線幅が４μｍ以下で、ライン／スペース比の平均値を４．５以下に制御し、同時に、配線層の膜厚が３５０ｎｍ以下であり、各積層の内、配線だけの層ごとの各エリアの配線占有率が６０％以下、１０％以上となるようにレイアウト設計を行い、このレイアウト設計に基づいて半導体基板上のシリコン酸化膜を原料とした絶縁膜に設けられた凹部にＴａおよびＴａＮからなるバリアメタル膜を堆積し、銅膜を形成した後、化学的機械的研磨を用いて銅配線を形成する工程を有する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18061999A JP3645129B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体装置の製造方法 |
| US09/592,797 US6514853B1 (en) | 1999-06-25 | 2000-06-13 | Semiconductor device and a manufacturing process therefor |
| US10/281,501 US20030104690A1 (en) | 1999-06-25 | 2002-10-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18061999A JP3645129B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007114A JP2001007114A (ja) | 2001-01-12 |
| JP3645129B2 true JP3645129B2 (ja) | 2005-05-11 |
Family
ID=16086393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18061999A Expired - Fee Related JP3645129B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6514853B1 (ja) |
| JP (1) | JP3645129B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3645129B2 (ja) * | 1999-06-25 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20030199112A1 (en) * | 2002-03-22 | 2003-10-23 | Applied Materials, Inc. | Copper wiring module control |
| JP4318892B2 (ja) | 2002-05-30 | 2009-08-26 | 富士通マイクロエレクトロニクス株式会社 | 電子装置の設計方法および製造方法 |
| US6854100B1 (en) * | 2002-08-27 | 2005-02-08 | Taiwan Semiconductor Manufacturing Company | Methodology to characterize metal sheet resistance of copper damascene process |
| US6883153B2 (en) * | 2003-01-10 | 2005-04-19 | Intel Corporation | Minimization of microelectronic interconnect thickness variations |
| KR100519252B1 (ko) * | 2003-11-24 | 2005-10-06 | 삼성전자주식회사 | 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법 |
| JP2005209799A (ja) | 2004-01-21 | 2005-08-04 | Fujitsu Ltd | 電子装置の設計方法および製造方法、電子装置 |
| JP4746858B2 (ja) * | 2004-09-29 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置、ウェーハ、半導体装置の設計方法及び製造方法 |
| JP2006165376A (ja) | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | 電子装置及びその設計方法 |
| US7554199B2 (en) | 2005-11-22 | 2009-06-30 | Consortium For Advanced Semiconductor Materials And Related Technologies | Substrate for evaluation |
| JP2008198703A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP4918440B2 (ja) * | 2007-09-07 | 2012-04-18 | 株式会社アドバンテスト | 製造システム、製造方法、管理装置、管理方法、およびプログラム |
| US9627310B2 (en) * | 2012-04-11 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with self-aligned interconnects |
| KR102295103B1 (ko) * | 2015-02-24 | 2021-08-31 | 삼성전기주식회사 | 회로기판 및 회로기판 조립체 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098039A (ja) | 1995-06-26 | 1997-01-10 | Oki Electric Ind Co Ltd | 埋め込み配線の形成方法及び埋め込み配線 |
| US5824599A (en) * | 1996-01-16 | 1998-10-20 | Cornell Research Foundation, Inc. | Protected encapsulation of catalytic layer for electroless copper interconnect |
| US5723874A (en) * | 1996-06-24 | 1998-03-03 | International Business Machines Corporation | Dishing and erosion monitor structure for damascene metal processing |
| JPH10189597A (ja) | 1996-12-25 | 1998-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| US6043153A (en) * | 1997-09-25 | 2000-03-28 | Advanced Micro Devices, Inc. | Method for reducing electromigration in a copper interconnect |
| JP3488606B2 (ja) * | 1997-10-22 | 2004-01-19 | 株式会社東芝 | 半導体装置の設計方法 |
| US6016000A (en) * | 1998-04-22 | 2000-01-18 | Cvc, Inc. | Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics |
| US6037668A (en) * | 1998-11-13 | 2000-03-14 | Motorola, Inc. | Integrated circuit having a support structure |
| US6107186A (en) * | 1999-01-27 | 2000-08-22 | Advanced Micro Devices, Inc. | High planarity high-density in-laid metallization patterns by damascene-CMP processing |
| JP3645129B2 (ja) * | 1999-06-25 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US6459156B1 (en) * | 1999-12-22 | 2002-10-01 | Motorola, Inc. | Semiconductor device, a process for a semiconductor device, and a process for making a masking database |
| JP3490038B2 (ja) * | 1999-12-28 | 2004-01-26 | Ｎｅｃエレクトロニクス株式会社 | 金属配線形成方法 |
| JP3450247B2 (ja) * | 1999-12-28 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 金属配線形成方法 |
| JP2001187876A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 化学的機械的研磨用スラリー |
| JP2001187878A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 化学的機械的研磨用スラリー |
| JP2001187877A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 化学的機械的研磨用スラリー |
| JP3768402B2 (ja) * | 2000-11-24 | 2006-04-19 | Ｎｅｃエレクトロニクス株式会社 | 化学的機械的研磨用スラリー |
| JP3768401B2 (ja) * | 2000-11-24 | 2006-04-19 | Ｎｅｃエレクトロニクス株式会社 | 化学的機械的研磨用スラリー |
| US6750139B2 (en) * | 2001-12-12 | 2004-06-15 | Aurora Systems, Inc. | Dummy metal pattern method and apparatus |
| US6727175B2 (en) * | 2002-08-02 | 2004-04-27 | Micron Technology, Inc. | Method of controlling metal formation processes using ion implantation, and system for performing same |
| US6777318B2 (en) * | 2002-08-16 | 2004-08-17 | Taiwan Semiconductor Manufacturing Company | Aluminum/copper clad interconnect layer for VLSI applications |
| JP4092220B2 (ja) * | 2003-01-31 | 2008-05-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-06-25 JP JP18061999A patent/JP3645129B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-13 US US09/592,797 patent/US6514853B1/en not_active Expired - Lifetime
-
2002
- 2002-10-28 US US10/281,501 patent/US20030104690A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030104690A1 (en) | 2003-06-05 |
| US6514853B1 (en) | 2003-02-04 |
| JP2001007114A (ja) | 2001-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261883B1 (en) | Semiconductor integrated circuit device, and fabrication process and designing method thereof | |
| US7459792B2 (en) | Via layout with via groups placed in interlocked arrangement | |
| US7897431B2 (en) | Stacked semiconductor device and method | |
| US7586175B2 (en) | Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface | |
| TW396524B (en) | A method for fabricating dual damascene | |
| US8089162B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7619310B2 (en) | Semiconductor interconnect and method of making same | |
| JP3645129B2 (ja) | 半導体装置の製造方法 | |
| CN100358125C (zh) | 集成电路中的半导体装置及形成内连线结构的方法 | |
| US6828222B2 (en) | Method for manufacturing multilayer wiring structure semiconductor device | |
| US6169028B1 (en) | Method fabricating metal interconnected structure | |
| JP2004095916A (ja) | 半導体装置及びその製造方法 | |
| US20040266174A1 (en) | Method and apparatus of preventing tungsten pullout during tungsten chemical mill processing | |
| US6294471B1 (en) | Method of eliminating dishing effect in polishing of dielectric film | |
| JP2011035413A (ja) | 半導体集積回路装置 | |
| KR100560307B1 (ko) | 반도체 소자 제조방법 | |
| US20230025412A1 (en) | Semiconductor structures and methods for manufacturing the same | |
| CN102347273B (zh) | 半导体器件制作方法 | |
| CN117355938A (zh) | 用于增加电容的背面浮置金属 | |
| CN117613036A (zh) | 键合结构及键合结构的制造方法 | |
| KR20020031493A (ko) | 단락방지용 절연막 및 식각저지막을 이용한 국부적 배선형성방법 | |
| JP2003037111A (ja) | 半導体装置 | |
| CN102354683A (zh) | 半导体器件制作方法 | |
| CN102354681A (zh) | 半导体器件制作方法 | |
| JP2012109293A (ja) | 半導体装置の製造方法及び半導体ウェハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040928 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041125 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |