JP2012109293A - 半導体装置の製造方法及び半導体ウェハ - Google Patents

Abstract

【課題】信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法及び半導体ウェハを提供する。
【解決手段】複数の半導体チップ領域が形成された半導体ウェハ１０上に絶縁膜１４を形成する工程と、配線３０ａを埋め込むための配線溝２６ａと、化学的機械的研磨用のダミーパターン３０ｂを埋め込むための複数の溝２６ｂとを、各々の半導体チップ領域内における絶縁膜に形成する工程と、配線溝内、複数の溝内及び絶縁膜上に導電膜を形成する工程と、化学的機械的研磨法により絶縁膜上の導電膜を除去し、配線溝内に導電膜の配線を埋め込み、複数の溝内に導電膜のダミーパターンを埋め込む工程とを有し、各々の半導体チップ領域内におけるダミーパターンの密度が、半導体ウェハ内における半導体チップ領域の位置に応じて異なっている。
【選択図】図６

Description

本発明は、半導体装置の製造方法及び半導体ウェハに関する。

近時、層間絶縁膜に溝を形成し、溝内及び層間絶縁膜上に導電膜を形成し、層間絶縁膜上の導電膜をＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により除去することにより、溝内に配線を埋め込む技術が提案されている。

このような技術を用いれば、平坦性を確保しつつ配線層を積層し得るため、微細化に伴う多層配線化の実現に寄与することができる。

特開平１１−４５８６８号公報 特開２００９−１８２０５６号公報

しかしながら、提案されている技術では、必ずしも十分に高い歩留りが得られない場合があった。

本発明の目的は、信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法及び半導体ウェハを提供することにある。

実施形態の一観点によれば、複数の半導体チップ領域が形成された半導体ウェハ上に絶縁膜を形成する工程と、配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とを、各々の前記半導体チップ領域内における前記絶縁膜に形成する工程と、前記配線溝内、前記複数の溝内及び前記絶縁膜上に導電膜を形成する工程と、化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去し、前記配線溝内に前記導電膜の前記配線を埋め込み、前記複数の溝内に前記導電膜の前記ダミーパターンを埋め込む工程とを有し、各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記半導体ウェハ内における前記半導体チップ領域の位置に応じて異なっていることを特徴とする半導体装置の製造方法が提供される。

実施形態の他の観点によれば、複数の半導体チップ領域が形成されたウェハと、前記複数の半導体チップ領域上に形成された絶縁膜であって、配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とが、各々の前記半導体チップ領域内に形成された絶縁膜と、各々の前記半導体チップ領域内における前記配線溝内に埋め込まれた前記配線と、各々の前記半導体チップ領域内における前記複数の溝内に埋め込まれた前記ダミーパターンとを有し、各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記ウェハ内における前記半導体チップ領域の位置に応じて異なっていることを特徴とする半導体ウェハが提供される。

開示の半導体装置の製造方法によれば、各々の半導体チップ領域内におけるダミーパターンの密度が、半導体ウェハ内における半導体チップ領域の位置に応じて異なっている。研磨速度が速くなる傾向のある箇所においては、研磨速度が低下するようにダミーパターンの密度が設定されている。一方、研磨速度が遅くなる傾向のある箇所においては、研磨速度が上昇するようにダミーパターンの密度が設定されている。従って、ウェハ面内における研磨速度のばらつきを低減することができ、ひいては、研磨後における層間絶縁膜の膜厚のウェハ面内におけるばらつきを低減することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで提供することができる。

第１実施形態による半導体装置の製造方法を示す工程図（その１）である。 第１実施形態による半導体装置の製造方法を示す工程図（その２）である。 第１実施形態による半導体装置の製造方法を示す工程図（その３）である。 第１実施形態による半導体装置の製造方法を示す工程図（その４）である。 第１実施形態による半導体装置の製造方法を示す工程図（その５）である。 第１実施形態による半導体装置の製造方法を示す工程図（その６）である。 第１実施形態による半導体装置の製造方法を示す工程図（その７）である。 第１実施形態において用いられるレチクルの一例を示す図である 第１実施形態において用いられる研磨装置の一例を示す斜視図である。 ダミーパターンの密度と研磨速度との関係を示すグラフである。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。 第１実施形態の変形例において用いられるレチクルの一例を示す図である。 第２実施形態による半導体装置の製造方法を示す工程図（その１）である。 第２実施形態による半導体装置の製造方法を示す工程図（その２）である。 第２実施形態による半導体装置の製造方法を示す工程図（その３）である。 第２実施形態による半導体装置の製造方法を示す工程図（その４）である。 第２実施形態による半導体装置の製造方法を示す工程図（その５）である。 導電膜に対する溶解速度が絶縁膜に対する溶解速度より遅い研磨剤を用いた場合における、ダミーパターンの密度と研磨速度との関係を示すグラフである。 第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。 半導体ウェハを示す平面図である。 半導体ウェハの中心からの距離と研磨後における層間絶縁膜の膜厚との関係を示すグラフである。 多層配線構造が形成された半導体ウェハを示す断面図である。

図２６は、半導体ウェハを示す平面図である。図２７は、半導体ウェハの中心からの距離と研磨後における層間絶縁膜の膜厚との関係を示すグラフである。なお、図２７は、ダマシン法により層間絶縁膜に配線を埋め込んだ後における層間絶縁膜の膜厚を示したものである。図２７におけるＤ０、Ｄ１、Ｄ２は、図２６に示すＤ０、Ｄ１、Ｄ２の位置に対応している。

図２７に示すように、半導体ウェハ１１０の中心Ｄ０からの距離があまり大きくない箇所では、研磨後における層間絶縁膜の膜厚は比較的厚い。

一方、半導体ウェハ１１０の中心からの距離が大きい箇所では、研磨後における層間絶縁膜の膜厚が比較的薄くなる。即ち、図２６においてハッチングを用いて示すように、半導体ウェハの１１０の周縁部近傍においては、層間絶縁膜の膜厚が比較的薄くなってしまう。

図２８は、多層配線構造が形成された半導体ウェハを示す断面図である。図２８（ａ）は、半導体ウェハ１１０に形成される複数の半導体チップ領域のうちの、半導体ウェハ１１０の中心近傍に位置する半導体チップ領域を示している。図２８（ｂ）は、半導体ウェハ１１０に形成される複数の半導体チップ領域のうちの、半導体ウェハ１１０の周縁部近傍に位置する半導体チップ領域を示している。

図２８に示すように、トランジスタ（図示せず）等が形成された半導体ウェハ１１０上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、トランジスタのソース／ドレイン拡散層（図示せず）等に接続された導体プラグ（図示せず）が埋め込まれている。層間絶縁膜１１２上には、層間絶縁膜１１４が形成されている。層間絶縁膜１１４には、ダマシン法により、配線１１６が埋め込まれている。なお、図示しないＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）用のダミーパターンも埋め込まれている。層間絶縁膜１１４上には、層間絶縁膜１１８が形成されている。層間絶縁膜１１８には、デュアルダマシン法により配線１２０ａ及び導体プラグ１２０ｂが埋め込まれている。層間絶縁膜１１８には、図示しないＣＭＰ用のダミーパターンも埋め込まれている。層間絶縁膜１１８上には、層間絶縁膜１２２が形成されている。層間絶縁膜１２２には、デュアルダマシン法により配線１２４ａ及び導体プラグ１２４ｂが埋め込まれている。層間絶縁膜１２２には、図示しないＣＭＰ用のダミーパターンも埋め込まれている。

図２８（ａ）に示すように、半導体ウェハ１１０の中心近傍の半導体チップ領域では、層間絶縁膜１１４、１１８、１２２の厚さは十分であり、層間絶縁膜１１４、１１８、１２２に埋め込まれた配線１１６、１２０ａ、１２５ａの高さも十分である。

一方、図２８（ｂ）に示すように、半導体ウェハ１０の周縁部近傍の半導体チップ領域においては、層間絶縁膜１１４、１１８、１２２の厚さが薄くなってしまっている。また、層間絶縁膜１１４、１１８、１２２に埋め込まれた配線１１６、１２０ａ、１２４ａの高さも低くなってしまっている。そして、これらが積層された多層配線構造の高さも低くなってしまっている。

図２８（ｂ）のようになってしまった場合には、不良品と判定される場合があり、歩留り低下の要因となる。

高い歩留りで半導体装置を製造するためには、研磨後における層間絶縁膜１１４、１１８、１２２の膜厚のウェハ面内におけるばらつきを低減することが好ましい。

本願発明者は鋭意検討した結果、以下のようにして、研磨後の層間絶縁膜の膜厚のウェハ面内におけるばらつきを低減することに想到した。

［第１実施形態］
第１実施形態による半導体装置の製造方法について図１至図１０を用いて説明する。図１乃至図７は、本実施形態による半導体装置の製造方法を示す工程図である。図１は平面図であり、図２乃至図６は断面図であり、図７は平面図である。図２乃至図６における紙面左側は、半導体ウェハの中心Ｄ０からの距離がＤ１以下である領域２内に位置する半導体チップ領域１２の一部を示している（図１参照）。図２乃至図６における紙面中央は、半導体ウェハの中心Ｄ０からの距離が、Ｄ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２の一部を示している。図２乃至図６における紙面右側は、半導体ウェハ１０の中心からの距離がＤ２以上である領域６内に位置する半導体チップ１２の一部を示している。

まず、図１に示すように、複数の半導体チップ領域１２が形成された半導体ウェハ１０を用意する。各々の半導体チップ領域１２の間には、各々の半導体チップ領域１２を半導体チップに個片化するための切断領域であるスクライブ領域（図示せず）が形成されている。各々の半導体チップ領域１２内には、トランジスタ（図示せず）等が形成されている。トランジスタ等が形成された半導体ウェハ１０上には、例えばシリコン酸化膜の層間絶縁膜１１が形成されている（図２（ａ）参照）。層間絶縁膜１１には、トランジスタのソース／ドレイン拡散層（図示せず）等に接続された導体プラグ（図示せず）が埋め込まれている。

次に、図２（ｂ）に示すように、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、層間絶縁膜１１上に、例えば膜厚数百ｎｍのシリコン酸化膜の層間絶縁膜１４を形成する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜１６を形成する。

次に、配線３０ａ（図６（ｂ）参照）を埋め込むための配線溝のパターン２２ａと、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、以下のようにして、各々の半導体チップ領域１２におけるフォトレジスト膜１６に転写する。かかるダミーパターン３０ｂは、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）用のダミーパターンであり、一般に、パターン密度の面内均一性等を改善し、研磨量の面内ばらつき等を改善するために設けられる。

図８は、本実施形態において用いられるレチクルの一例を示す図である。

図８に示すように、レチクル１８として、例えば複数のパターン領域２０ａ〜２０ｄが形成されたマルチレイヤレチクルを用いる。

図８の紙面左上には、パターン領域２０ａのうちの丸印で囲まれた部分が拡大された拡大図が示されている。図８の紙面右上には、パターン領域２０ｂのうちの丸印で囲まれた部分が拡大された拡大図が示されている。図８の紙面左下には、パターン領域２０ｃのうちの丸印で囲まれた部分が拡大された拡大図が示されている。

各々のパターン領域２０ａ〜２０ｄには、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとが形成されている。

図８に示すように、パターン領域２０ａには、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂが、比較的高い密度である第１の密度で形成されている。第１の密度は、例えば７５％程度とする。

また、パターン領域２０ｂには、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂが、第１の密度より低く、第２の密度より高い、中程度の密度である第３の密度で形成されている。第３の密度は、例えば５５％程度とする。

また、パターン領域２０ｃには、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂが、比較的低い密度である第２の密度で形成されている。第２の密度は、例えば３５％程度とする。

なお、パターンの密度とは、単位面積当たりのパターンの面積の割合のことである。

半導体ウェハ１０の中心からの距離がＤ１以下の範囲内は、図２７から分かるように、研磨後における層間絶縁膜１４の膜厚が比較的厚い範囲である。半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する各々の半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２０ａを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する各々の半導体チップ領域１２に対して、比較的高い密度である第１の密度で複数の溝のパターン２２ｂが露光されるとともに、配線溝のパターン２２ａが露光される（図３（ａ）参照）。

半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい範囲内は、図２７から分かるように、研磨後における層間絶縁膜１４の膜厚が中程度となる範囲である。半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する各々の半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２０ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する各々の半導体チップ領域１２に対して、中程度の密度である第３の密度で複数の溝のパターン２２ｂが露光されるとともに、配線溝のパターン２２ｂが露光される（図３（ｂ）参照）。

半導体ウェハ１０の中心からの距離がＤ２以上の範囲内は、図２７から分かるように、研磨後における層間絶縁膜１４の膜厚が比較的薄い領域である。半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する各々の半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２２ｃを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する各々の半導体チップ領域１２に対して、比較的低い密度である第２の密度で複数の溝のパターン２２ｂが露光されるとともに、配線溝のパターン２２ａが露光される（図４（ａ）参照）。

次に、フォトレジスト膜１６を現像する。これにより、配線溝２６ａ（図５（ａ）参照）を形成するための開口部２４ａと、ＣＭＰ用の複数の溝２６ｂ（図５（ａ）参照）を形成するための開口部２４ｂとが、各々の半導体チップ領域１２におけるフォトレジスト膜１６に形成される（図４（ｂ）参照）。

次に、フォトレジスト膜１６をマスクとして層間絶縁膜１４をエッチングする。これにより、配線３０ａ（図６（ｂ）参照）を埋め込むための配線溝２６ａと、ＣＭＰ用のダミーパターン３０ｂ（図６（ｂ）参照）を埋め込むための複数の溝２６ｂとが層間絶縁膜１４に形成される（図５（ａ）参照）。

次に、例えばアッシングにより、フォトレジスト膜１６を剥離する（図５（ｂ）参照）。

次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍ程度のＴａＮ膜のバリアメタル膜２８を形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚数十ｎｍのＣｕ膜のシード層（図示せず）を形成する。

次に、全面に、例えば電気めっき法により、例えば膜厚数百ｎｍのＣｕ膜の導電膜３０を形成する。

次に、例えばＣＭＰ法により、層間絶縁膜１４の表面が露出するまで、導電膜３０、シード層及びバリアメタル膜２８を研磨する。

図９は、本実施形態において用いられる研磨装置の一例を示す斜視図である。

図９に示すように、回転可能な研磨テーブル４０上には、研磨パッド４２が設けられている。

図示しないアームには、回転可能な研磨ヘッド４４が設けられている。研磨ヘッド４４は、半導体ウェハ１０を支持する。研磨ヘッド４４は、半導体ウェハ１０を回転させながら、半導体ウェハ１０を研磨パッド４２に押し付ける。

研磨テーブル４０の上方には、ノズル４６が設けられている。ノズル４６は、研磨剤等を研磨パッド４２上に供給するためのものである。

回転する研磨パッド４２上に研磨剤を供給しつつ、半導体ウェハ１０を回転させながら研磨パッド４２に押し付けることにより、被研磨膜の研磨が行われる。

こうして、配線溝２６ａ内に導電膜３０により形成された配線３０ａが埋め込まれ、複数の溝内２６ｂに導電膜３０により形成されたダミーパターン３０ｂが埋め込まれる（図６（ｂ）参照）。

本実施形態では、研磨剤として、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より速い研磨剤を用いる。このような研磨剤としては、例えば、ＥＫＣテクノロジー株式会社製の研磨剤（型番：Ｍｉｃｒｏ Ｐｌａｎｅｒ ＳＴＩ２１００）等が挙げられる。なお、研磨剤はこれに限定されるものではなく、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より速い研磨剤を適宜用いることができる。

複数の半導体チップ領域１２のうち、半導体ウェハ１０の中心からの距離がＤ１以下の範囲内に位置する半導体チップ領域１２ａにおいては、半導体チップ領域１２ａ内におけるダミーパターン３０ｂの密度は、比較的高い密度である第１の密度となる。第１の密度は、上述したように、例えば７５％程度とする。なお、図７においては、ダミーパターンが第１の密度で形成された半導体チップ領域１２ａを、細かいハッチングを用いて示している。

複数の半導体チップ領域１２のうち、半導体ウェハ１０の中心からの距離がＤ２以上の範囲内に位置する半導体チップ領域１２ｃにおいては、半導体チップ領域１２ｃ内におけるダミーパターン３０ｂの密度は、比較的低い密度である第２の密度となる。第２の密度は、上述したように、例えば３５％程度とする。なお、図７においては、ダミーパターンが第２の密度で形成された半導体チップ領域１２ｃを、粗いハッチングを用いて示している。

半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい範囲内に位置する半導体チップ領域１２ｂにおいては、半導体チップ領域１２ｂ内におけるダミーパターン３０ｂの密度は、中程度の密度である第３の密度となる。なお、第３の密度は、第１の密度より低く、第２の密度より高い。第３の密度は、上述したように、例えば５５％程度とする。なお、図７においては、ダミーパターンが第３の密度で形成された半導体チップ領域１２ｂを、中程度の粗さのハッチングを用いて示している。

このように、本実施形態では、各々の半導体チップ領域１２ａ〜１２ｃ内におけるダミーパターン３０ｂの密度が、半導体ウェハ１０内における半導体チップ領域１２ａ〜１２ｃの位置に応じて異なっている。より具体的には、本実施形態では、各々の半導体チップ領域１２ａ〜１２ｃ内におけるダミーパターン３０ｂの密度が、半導体ウェハ１０の中心からの距離に応じて異なっている。

半導体チップ領域１２ａ〜１２ｃ内におけるダミーパターン３０ｂの密度を、半導体ウェハ１０内における半導体チップ領域１２ａ〜１２ｃの位置に応じてこのような異なる密度に設定しているのは、以下のような理由によるものである。

図２７から分かるように、半導体ウェハ１０の中心からの距離があまり大きくない箇所では、研磨後における層間絶縁膜の膜厚は比較的厚い一方、半導体ウェハの中心からの距離が大きい箇所では、研磨後における層間絶縁膜の膜厚が薄くなる。

研磨後における層間絶縁膜１４のウェハ面内におけるばらつきを低減するためには、層間絶縁膜１４の膜厚が薄くなる傾向のある箇所においては研磨速度の低減を図り、層間絶縁膜１４の膜厚が厚くなる傾向のある箇所においては研磨速度の上昇を図ればよい。

図１０は、ダミーパターンの密度と研磨速度との関係を示すグラフである。なお、図１０は、導電膜に対する溶解速度が絶縁膜に対する溶解速度より速い研磨剤を用いた場合のものである。また、図１０は、層間絶縁膜が露出した後における研磨レートを示している。

図１０に示すように、ダミーパターン３０ｂの密度が高いほど研磨速度が速くなる。

なお、ダミーパターンの密度が高くなるほど研磨速度が速くなるのは、以下のような理由によるものである。即ち、ダミーパターン３０ｂの密度が高い箇所においては、溶解速度が相対的に速いダミーパターン３０ｂが単位面積内に多く存在するため、研磨速度が速くなる。一方、ダミーパターン３０ｂの密度が低い箇所においては、溶解速度が相対的に遅い層間絶縁膜１４が単位面積内に多く存在するため、研磨速度が遅くなる。このような理由により、ダミーパターン３０ｂの密度が高くなるに伴って、研磨速度が速くなる。

研磨速度が遅くなる領域２内において研磨速度の上昇を図るためには、ダミーパターン３０ｂの密度を高くすればよい。

そこで、本実施形態では、半導体チップ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２ａについては、半導体チップ領域１２ａ内におけるダミーパターン３０ｂの密度を、比較的高い密度である第１の密度に設定している。

これにより、半導体ウェハ１０の中心からの距離がＤ１以下の領域において、研磨速度の向上を図ることが可能となる。

研磨速度が速くなる領域６内において研磨速度の低下を図るためには、ダミーパターン３０ｂの密度を低くすればよい。

そこで、本実施形態では、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２ｃについては、半導体チップ領域内１２ｃにおけるダミーパターンの密度を、比較的低い密度である第２の密度に設定している。

これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域において、研磨速度の低下を図ることが可能となる。

研磨速度が中程度となる領域４内においては、研磨速度を中程度のまま維持すればよい。

そこで、本実施形態では、半導体ウェハ１０の中心からの距離がＤ１より大きくＤ２より小さい領域４内に位置する半導体チップ領域１２ｂについては、半導体チップ領域１２ｂ内におけるダミーパターンの密度を、中程度の密度である第３の密度に設定している。

これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域においては、研磨速度が中程度に維持される。

このように、本実施形態によれば、研磨速度が遅くなる傾向のある箇所において研磨速度の上昇が図られ、研磨速度が速くなる傾向のある箇所において研磨速度の低下が図られる。このため、本実施形態によれば、研磨後における層間絶縁膜１４の膜厚のウェハ面内におけるばらつきを低減することができる。

この後、更にダマシン法やデュアルダマシン法により複数の配線層（図示せず）が形成され、図示しない多層配線構造が形成される。

こうして、本実施形態による半導体装置が製造される。

このように、本実施形態によれば、半導体チップ領域１２ａ〜１２ｃ内におけるダミーパターン３０ｂの密度が、半導体ウェハ１０内における半導体チップ領域１２ａ〜１２ｃの位置に応じて異なっている。研磨速度が速くなる傾向のある箇所においては、研磨速度が低下するようにダミーパターン３０ｂの密度が設定されている。一方、研磨速度が遅くなる傾向のある箇所においては、研磨速度が上昇するようにダミーパターン３０ｂの密度が設定されている。従って、本実施形態によれば、ウェハ面内における研磨速度のばらつきを低減することができ、ひいては、研磨後における層間絶縁膜１４の膜厚のウェハ面内におけるばらつきを低減することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで提供することが可能となる。

また、本実施形態によれば、１枚のレチクルに複数のパターン領域２０ａ〜２０ｄが形成されたマルチレイヤレチクル１８を用いる。このため、１枚のレチクルにパターン領域が１つだけ形成されたレチクルを複数枚用意する場合と比較して、コストの低減を図ることができる。

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図１１乃至図１５を用いて説明する。図１１乃至図１４は、本変形例による半導体装置の製造方法を示す工程断面図である。

本変形例による半導体装置の製造方法は、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、二重露光によりフォトレジスト膜１６に転写することに主な特徴がある。

まず、複数の半導体チップ領域１２が形成された半導体ウェハ１０を用意する工程から、フォトレジスト膜１６を形成する工程までは、図１及び図２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

次に、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、以下のようにして、各々の半導体チップ領域１２におけるフォトレジスト膜１６に転写する。

図１５は、本変形例において用いられるレチクルの一例を示す図である。図１５の紙面右側には、レチクルに形成されたパターン領域のうちの丸印で囲まれた部分が拡大された拡大図が示されている。

レチクル３２のパターン領域３３には、配線３０ａを埋め込むための配線溝のパターン２２ａが形成されている。なお、レチクル３２には、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂは形成されていない。

レチクル３４のパターン領域３５には、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂが、比較的高い密度である第１の密度で形成されている。なお、レチクル３４には、配線３０ａを埋め込むための配線溝のパターン２２ａは形成されていない。

レチクル３６のパターン領域３７には、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂが、第１の密度より低く、第２の密度より高い、中程度の密度である第３の密度で形成されている。なお、レチクル３６には、配線３０ａを埋め込むための配線溝のパターン２２ａは形成されていない。

レチクル３８のパターン領域３９には、ダミーパターン３０ｂを埋め込むための複数の溝のパターンが、比較的低い密度である第２の密度で形成されている。なお、レチクル３８には、配線３０ａを埋め込むための配線溝のパターン２２ａは形成されていない。

まず、各々の半導体チップ領域１２に対して、レチクル３２を用いて、配線溝のパターン２２ａを露光する。

図１１（ａ）は、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

図１１（ｂ）は、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

図１２（ａ）は、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

次に、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２に対して、レチクル３４を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する各々の半導体チップ領域１２に対して、比較的高い密度である第１の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１２（ｂ）参照）。

次に、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、レチクル３６を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する各々の半導体チップ領域１２に対して、中程度の密度である第３の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１３（ａ）参照）。

次に、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対して、レチクル３８を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する各々の半導体チップ領域１２に対して、比較的低い密度である第２の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１３（ｂ）参照）。

こうして、二重露光により、各々の半導体チップ領域１２内におけるフォトレジスト膜１６に、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとが露光される。

次に、フォトレジスト膜１６を現像する。これにより、配線溝２６ａを形成するための開口部２４ａと、ＣＭＰ用の複数の溝２６ｂを形成するための開口部２４ｂとが、各々の半導体チップ領域１２におけるフォトレジスト膜１６に形成される（図１４（ａ）参照）。

この後の層間絶縁膜１４をエッチングする工程から導電膜３０を研磨する工程までは、図５及び図６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

こうして、本変形例による半導体装置が製造される（図１４（ｂ）参照）。

このように、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、二重露光によりフォトレジスト膜１６に転写するようにしてもよい。高精度に形成する必要のある配線のパターン２２ａが形成されたレチクル３２は比較的高価となる一方、ダミーパターン２２ｂが形成されたレチクル３４，３６、３８は比較的安価である。従って、配線のパターン２２ａとダミーパターン２２ｂとが混載されたレチクルを複数枚用意する場合と比較して、コストの低減を図ることができる。

［第２実施形態］
第２実施形態による半導体装置の製造方法を図１６乃至図２１を用いて説明する。図１６乃至図２０は、本実施形態による半導体装置の製造方法を示す工程図である。図１６乃至図１９は断面図であり、図２０は平面図である。図１６乃至図１９における紙面左側は、半導体ウェハの中心Ｄ０からの距離がＤ１以下である領域２内に位置する半導体チップ領域１２の一部を示している（図１参照）。図１６乃至図１９における紙面中央は、半導体ウェハの中心Ｄ０からの距離が、Ｄ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２の一部を示している。図１６乃至図１９における紙面右側は、半導体ウェハ１０の中心からの距離がＤ２以上である領域６内に位置する半導体チップ１２の一部を示している。図１乃至図１５に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、導電膜に対する溶解速度が絶縁膜に対する溶解速度より遅い研磨剤を用いることに主な特徴がある。

まず、複数の半導体チップ領域１２が形成された半導体ウェハ１０を用意する工程から、フォトレジスト膜１６を形成する工程までは、図１及び図２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

次に、レチクル１８（図８参照）を用い、配線３０ａを埋め込むための配線溝のパターン２２ａと、ダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、以下のようにして、各々の半導体チップ領域１２におけるフォトレジスト膜１６に転写する。

半導体ウェハ１０の中心Ｄ０からの距離がＤ１以下の領域２（図１参照）内に位置する半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２０ｃを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１以下の範囲内に位置する各々の半導体チップ領域１２に対して、比較的低い密度である第２の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１６（ａ）参照）。

半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４（図１参照）内に位置する半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２０ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、中程度の密度である第３の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１６（ｂ）参照）。

半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対しては、レチクル１８に形成された複数のパターン領域２０ａ〜２０ｄのうちのパターン領域２０ａを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対して、比較的高い密度である第１の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図１７（ａ）参照）。

次に、フォトレジスト膜１６を現像する。これにより、配線溝２６ａを形成するための開口部２４ａと、ＣＭＰ用の複数の溝２６ｂを形成するための開口部２４ｂとが、各々の半導体チップ領域１２におけるフォトレジスト膜１６に形成される（図１７（ｂ）参照）。

次に、フォトレジスト膜１６をマスクとして層間絶縁膜１４をエッチングする。これにより、配線３０ａを埋め込むための配線溝２６ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝２６ｂとが層間絶縁膜１４に形成される（図１８（ａ）参照）。

次に、例えばアッシングにより、フォトレジスト膜１６を剥離する（図１８（ｂ）参照）。

次に、全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍ程度のＴａＮのバリアメタル膜２８を形成する。

次に、全面に、例えばスパッタリング法により、例えば膜厚数十ｎｍのＣｕ膜のシード層（図示せず）を形成する。

次に、全面に、例えば電気めっき法により、例えば膜厚数百ｎｍのＣｕ膜の導電膜３０を形成する（図１９（ａ）参照）。

次に、例えばＣＭＰ法により、層間絶縁膜１４の表面が露出するまで、導電膜３０、シード層及びバリアメタル膜２８を研磨する。これにより、配線溝２６ａ内に導電膜３０により形成された配線３０ａが埋め込まれ、複数の溝２６ｂ内に導電膜３０により形成されたダミーパターン３０ｂが埋め込まれる（図１９（ｂ）参照）。本実施形態では、上述したように、研磨剤として、導電膜３０に対する溶解速度が絶縁膜１６に対する溶解速度より遅い研磨剤を用いる。

半導体ウェハ１０の中心からの距離がＤ１以下の領域２（図１参照）内に位置する半導体チップ領域１２ｄにおいては、半導体チップ領域１２ｄ内におけるダミーパターンの密度は、比較的低い密度である第２の密度となる。第２の密度は、例えば３５％程度とする。なお、図２０においては、ダミーパターン３０ｂが第２の密度で形成された半導体チップ領域１２ｄを、粗いハッチングを用いて示している。

半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２ｅにおいては、半導体チップ領域１２ｅ内におけるダミーパターン３０ｂの密度は、中程度の密度である第３の密度となる。第３の密度は、第１の密度より低く、第２の密度より高い。第３の密度は、例えば５５％程度とする。なお、図２０においては、ダミーパターン３０ｂが第３の密度で形成された半導体チップ領域１２ｅを、中程度の粗さのハッチングを用いて示している。

半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２ｆにおいては、半導体チップ領域１２ｆ内におけるダミーパターン３０ｂの密度は、比較的高い密度である第１の密度となる。第１の密度は、例えば７５％程度とする。なお、図２０においては、ダミーパターン３０ｂが第１の密度で形成された半導体チップ領域１２ｆを、粗いハッチングを用いて示している。

半導体チップ領域１２ｄ〜１２ｆ内におけるダミーパターン３０ｂの密度を、半導体ウェハ１０内における半導体チップ領域１２ｄ〜１２ｆの位置に応じてこのような異なる密度に設定しているのは、以下のような理由によるものである。

図２１は、導電膜に対する溶解速度が絶縁膜に対する溶解速度より遅い研磨剤を用いた場合における、ダミーパターンの密度と研磨速度との関係を示すグラフである。なお、図２１は、層間絶縁膜が露出した後における研磨レートを示している。

図２１に示すように、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より遅い研磨剤を用いた場合には、ダミーパターン３０ｂの密度が高くなるに伴って、研磨速度が遅くなる。

なお、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より遅い研磨剤を用いた場合に、ダミーパターン３０ｂの密度が高くなるほど研磨速度が遅くなるのは、以下のような理由によるものである。即ち、ダミーパターン３０ｂの密度が高い箇所においては、溶解速度が相対的に遅いダミーパターン３０ｂが単位面積内において多く存在するため、研磨速度が遅くなる。一方、ダミーパターン３０ｂの密度が低い箇所においては、溶解速度が相対的に速い層間絶縁膜１４が単位面積内において多く存在するため、研磨速度が速くなる。このような理由により、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より遅い研磨剤を用いた場合には、ダミーパターン３０ｂの密度が高くなるほど研磨速度が遅くなる。

研磨速度が遅くなる領域２（図１参照）における研磨速度の上昇を図るためには、ダミーパターン３０ｂの密度を低くすればよい。

そこで、本実施形態では、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２ｄについては、半導体チップ領域１２ｄ内におけるダミーパターン３０ｂの密度を、比較的低い密度である第２の密度に設定している。

これにより、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内において、研磨速度の向上を図ることができる。

研磨速度が速くなる領域６（図１参照）において研磨速度の低下を図るためには、ダミーパターン３０ｂの密度を高くすればよい。

そこで、本実施形態では、半導体ウェハ１０の中心からの距離がＤ２以上の箇所に位置する半導体チップ領域１２ｅについては、半導体チップ領域１２ｅ内におけるダミーパターン３０ｂの密度を、比較的高い密度である第１の密度に設定している。

これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内において、研磨速度の低下を図ることが可能となる。

研磨速度が中程度の領域４（図１参照）においては、研磨速度を中程度のまま維持すればよい。

そこで、本実施形態では、半導体ウェハ１０の中心からの距離がＤ１より大きくＤ２より小さい領域４内に位置する半導体チップ領域１２ｅについては、半導体チップ領域１２ｅ内におけるダミーパターン３０ｂの密度を、中程度の密度である第３の密度としている。

これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域においては、研磨速度が中程度に維持される。

このように、本実施形態においても、研磨速度が遅くなる傾向のある領域２内において研磨速度の上昇が図られ、研磨速度が速くなる傾向のある領域４内において研磨速度の低下が図られる。このため、本実施形態においても、研磨後における層間絶縁膜１４の膜厚のウェハ面内におけるばらつきを低減することができる。

こうして、本実施形態による半導体装置が製造される。

このように、導電膜３０に対する溶解速度が絶縁膜１４に対する溶解速度より遅い研磨剤を用いてもよい。本実施形態においても、研磨速度が速くなる傾向のある箇所においては、研磨速度が低下するように半導体チップ領域１２内におけるダミーパターン３０ｂの密度を設定する。また、研磨速度が遅くなる傾向のある箇所においては、研磨速度が上昇するように半導体チップ領域１２内におけるダミーパターン３０ｂの密度を設定する。従って、本実施形態においても、ウェハ面内における研磨速度のばらつきを低減することができ、ひいては、研磨後における層間絶縁膜１４の膜厚のウェハ面内におけるばらつきを低減することができる。従って、本実施形態によっても、信頼性の高い半導体装置を高い歩留りで提供することが可能となる。

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図２２乃至図２５を用いて説明する。図２２乃至図２５は、本変形例による半導体装置の製造方法を示す工程断面図である。

本変形例による半導体装置の製造方法は、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、二重露光によりフォトレジスト膜１６に転写することに主な特徴がある。

まず、複数の半導体チップ領域１２が形成された半導体ウェハ１０を用意する工程から、フォトレジスト膜１６を形成する工程までは、図１及び図２を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

次に、各々の半導体チップ領域１２に対して、レチクル３２を用いて、配線溝のパターン２２ａを露光する。

図２２（ａ）は、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

図２２（ｂ）は、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

図２３（ａ）は、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対して、レチクル３２を用いて配線溝のパターン２２ａを露光した場合を示している。

次に、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域に対して、レチクル３８を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２に対して、比較的低い密度である第２の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図２３（ｂ）参照）。

次に、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、レチクル３６を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２に対して、中程度の密度である第３の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図２４（ａ）参照）。

また、半導体ウェハ１０の中心からの距離がＤ２以上の範囲内に位置する半導体チップ領域１２に対して、レチクル３４を用いて、ＣＭＰ用の複数の溝のパターン２２ｂを露光する。これにより、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２に対して、比較的高い密度である第１の密度でＣＭＰ用の複数の溝のパターン２２ｂが露光される（図２４（ｂ）参照）。

こうして、二重露光により、各々の半導体チップ領域１２内におけるフォトレジスト膜１６に、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとが露光される。

次に、フォトレジスト膜１６を現像する。これにより、配線溝２６ａを形成するための開口部２４ａと、ＣＭＰ用の複数の溝２６ｂを形成するための開口部２４ｂとが、各々の半導体チップ領域１２におけるフォトレジスト膜１６に形成される（図２５（ａ）参照）。

この後の層間絶縁膜１４をエッチングする工程から導電膜３０を研磨する工程までは、図５及び図６を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。

こうして、本変形例による半導体装置が製造される（図２５（ｂ）参照）。

このように、配線３０ａを埋め込むための配線溝のパターン２２ａと、ＣＭＰ用のダミーパターン３０ｂを埋め込むための複数の溝のパターン２２ｂとを、二重露光によりフォトレジスト膜１６に転写するようにしてもよい。高精度に形成する必要のある配線のパターン２２ａが形成されたレチクル３２は比較的高価となる一方、ダミーパターン２２ｂが形成されたレチクル３４，３６、３８は比較的安価である。従って、配線のパターン２２ａとダミーパターン２２ｂとが混載されたレチクルを複数枚用意する場合と比較して、コストの低減を図ることができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、第１実施形態では、半導体ウェハ１０の中心からの距離がＤ１以下の領域２内に位置する半導体チップ領域１２ａにおけるダミーパターン３０ｂの密度を、比較的高い密度である第１の密度に設定した。また、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２ｃにおけるダミーパターンの密度を、比較的低い密度である第２の密度に設定した。また、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２ｂにおけるダミーパターンの密度を、中程度の密度である第３の密度に設定した。しかし、半導体チップ領域内におけるダミーパターン３０ｂの密度は、高密度、中密度、低密度の３段階に設定することに限定されるものではない。例えば、ダミーパターン３０ｂの密度を２段階に設定してもよい。この場合には、半導体ウェハ１０の中心からの距離が所定距離以下の領域内に位置する半導体チップ１２におけるダミーパターン３０ｂの密度を、比較的高い密度である第１の密度、または、中程度の密度である第３の密度に設定すればよい。また、半導体ウェハ１０の中心からの距離が所定距離より大きい箇所に位置する半導体チップ１２におけるダミーパターン３０ｂの密度を、比較的低い密度である第２の密度に設定すればよい。

また、第２実施形態では、半導体ウェハ１０の中心からの距離がＤ１以下の領域２に位置する半導体チップ領域１２ｄにおけるダミーパターン３０ｂの密度を、比較的低い密度である第２の密度に設定した。また、半導体ウェハ１０の中心からの距離がＤ２以上の領域６内に位置する半導体チップ領域１２ｅにおけるダミーパターンの密度を、比較的高い密度である第１の密度に設定した。また、半導体ウェハ１０の中心からの距離がＤ１より大きく、Ｄ２より小さい領域４内に位置する半導体チップ領域１２ｆにおけるダミーパターンの密度を、中程度の密度である第３の密度に設定した。しかし、半導体チップ領域１２内におけるダミーパターン３０ｂの密度は、低密度、中密度、高密度の３段階に設定することに限定されるものではない。例えば、ダミーパターン３０ｂの密度を２段階に設定してもよい。この場合には、半導体ウェハ１０の中心からの距離が所定距離以下の領域内に位置する半導体チップ１２におけるダミーパターン３０ｂの密度を、比較的低い密度である第２の密度、または、中程度の密度である第３の密度に設定すればよい。また、半導体ウェハ１０の中心からの距離が所定距離より大きい領域内に位置する半導体チップ領域１２におけるダミーパターン３０ｂの密度を、比較的高い密度である第１の密度に設定すればよい。

また、上記実施形態では、半導体ウェハ１０の中心からの距離があまり大きくない箇所おける研磨速度が遅く、半導体ウェハ１０の中心からの距離が大きい箇所における研磨速度が速い場合を例に説明したが、これに限定されるものではない。例えば、半導体ウェハ１０の中心からの距離があまり大きくない箇所において研磨速度が速く、半導体ウェハ１０の中心からの距離が大きい箇所において研磨速度が遅い場合に対しても、適用することが可能である。この場合には、半導体ウェハ１０の中心からの距離があまり大きくない箇所において研磨速度が低下するように、半導体チップ領域１２内におけるダミーパターン３０ｂの密度を設定すればよい。また、半導体ウェハ１０の中心からの距離が大きい箇所において研磨速度が上昇するように、半導体チップ領域１２内におけるダミーパターン３０ｂの密度を設定すればよい。

また、上記実施形態では、多層配線構造のうちの第１層目の金属配線層３０ａ、３０ｂを形成する場合を例に説明したが、これに限定されるものではなく、第２層目以降の金属配線層を形成する場合にも適用することができる。

また、上記実施形態では、レチクル１８として、１枚のレチクルに複数のパターン領域２０ａ〜２０ｄが形成されたマルチレイヤレチクルを用いる場合を例に説明したが、レチクルはマルチレイヤレチクルに限定されるものではない。１枚のレチクルに１つのパターン領域が形成されたレチクルを複数枚用いるようにしてもよい。

上記実施形態に関し、更に以下の付記を開示する。

（付記１）
複数の半導体チップ領域が形成された半導体ウェハ上に絶縁膜を形成する工程と、
配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とを、各々の前記半導体チップ領域内における前記絶縁膜に形成する工程と、
前記配線溝内、前記複数の溝内及び前記絶縁膜上に導電膜を形成する工程と、
化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去し、前記配線溝内に前記導電膜の前記配線を埋め込み、前記複数の溝内に前記導電膜の前記ダミーパターンを埋め込む工程とを有し、
各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記半導体ウェハ内における前記半導体チップ領域の位置に応じて異なっている
ことを特徴とする半導体装置の製造方法。

（付記２）
付記１記載の半導体装置の製造方法において、
化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去する際に用いられる研磨液は、前記導電膜に対する溶解速度が前記絶縁膜に対する溶解速度より速く、
前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より小さい第２の密度である
ことを特徴とする半導体装置の製造方法。

（付記３）
付記１記載の半導体装置の製造方法において、
化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去する際に用いられる研磨液は、前記導電膜に対する溶解速度が前記絶縁膜に対する溶解速度より遅く、
前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より大きい第２の密度である
ことを特徴とする半導体装置の製造方法。

（付記４）
付記２又は３記載の半導体装置の製造方法において、
前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程は、前記絶縁膜上に前記フォトレジスト膜を形成する工程と；レチクルを用いて、前記配線溝のパターンと前記複数の溝のパターンとを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程とを有し、
前記レチクルには、前記配線溝を形成するためのパターンと前記複数の溝を形成するためのパターンとがそれぞれ形成された複数のパターン領域が形成されており、
前記複数のパターン領域のうちの第１のパターン領域には、前記複数の溝を形成するためのパターンが前記第１の密度で形成されており、
前記複数のパターン領域のうちの第２のパターン領域には、前記複数の溝を形成するためのパターンが前記第２の密度で形成されており、
前記配線溝のパターンと前記複数の溝のパターンとを各々の半導体チップ領域内における前記フォトレジスト膜に露光する工程では、前記半導体ウェハの中心からの距離が前記第１の距離である前記半導体チップ領域に前記レチクルの前記第１のパターン領域を露光し、前記半導体ウェハの中心からの距離が前記第２の距離である前記半導体チップ領域に前記レチクルの前記第２のパターン領域を露光する
ことを特徴とする半導体装置の製造方法。

（付記５）
付記２又は３記載の半導体装置の製造方法において、
前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程は、前記絶縁膜上に前記フォトレジスト膜を形成する工程と；前記配線溝のパターンが形成された第１のレチクルを用いて、前記配線溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記複数の溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程とを有し、
前記複数の溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程では、前記複数の溝を形成するためのパターンが前記第１の密度で形成された第２のレチクルを用いて、前記半導体ウェハの中心からの距離が前記第１の距離である前記半導体チップ領域内における前記フォトレジスト膜に前記複数の溝のパターンを露光し、前記複数の溝を形成するためのパターンが前記第２の密度で形成された第３のレチクルを用いて、前記半導体ウェハの中心からの距離が前記第２の距離である前記半導体チップ領域内における前記フォトレジスト膜に前記複数の溝のパターンを露光する
ことを特徴とする半導体装置の製造方法。

（付記６）
複数の半導体チップ領域が形成されたウェハと、
前記複数の半導体チップ領域上に形成された絶縁膜であって、配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とが、各々の前記半導体チップ領域内に形成された絶縁膜と、
各々の前記半導体チップ領域内における前記配線溝内に埋め込まれた前記配線と、
各々の前記半導体チップ領域内における前記複数の溝内に埋め込まれた前記ダミーパターンとを有し、
各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記ウェハ内における前記半導体チップ領域の位置に応じて異なっている
ことを特徴とする半導体ウェハ。
（付記７）
付記６記載の半導体ウェハにおいて、
前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より小さい第２の密度である
ことを特徴とする半導体ウェハ。

（付記８）
付記６記載の半導体ウェハにおいて、
前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より大きい第２の密度である
ことを特徴とする半導体ウェハ。

２…半導体ウェハの中心からの距離がＤ１以下の領域
４…半導体ウェハの中心からの距離がＤ１より大きく、Ｄ２より小さい領域
６…半導体ウェハの中心からの距離がＤ２以上の領域
１０…半導体ウェハ
１１…層間絶縁膜
１２、１２ａ〜１２ｆ…半導体チップ領域
１４…層間絶縁膜
１６…層間絶縁膜
１８…レチクル
２０ａ〜２０ｄ…パターン領域
２２ａ、２２ｂ…パターン
２４ａ、２４ｂ…開口部
２６ａ…配線溝
２６ｂ…ＣＭＰ用の溝
２８…バリアメタル膜
３０…導電膜
３０ａ…配線
３０ｂ…ダミーパターン
３２…レチクル
３３…パターン領域
３４…レチクル
３５…パターン領域
３６…レチクル
３７…パターン領域
３８…レチクル
３９…パターン領域
４０…研磨テーブル
４２…研磨パッド
４４…研磨ヘッド
４６…ノズル

Claims (6)

1. 複数の半導体チップ領域が形成された半導体ウェハ上に絶縁膜を形成する工程と、
   配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とを、各々の前記半導体チップ領域内における前記絶縁膜に形成する工程と、
   前記配線溝内、前記複数の溝内及び前記絶縁膜上に導電膜を形成する工程と、
   化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去し、前記配線溝内に前記導電膜の前記配線を埋め込み、前記複数の溝内に前記導電膜の前記ダミーパターンを埋め込む工程とを有し、
   各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記半導体ウェハにおける前記半導体チップ領域の位置に応じて異なっている
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去する際に用いられる研磨液は、前記導電膜に対する溶解速度が前記絶縁膜に対する溶解速度より速く、
   前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
   前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より小さい第２の密度である
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   化学的機械的研磨法により前記絶縁膜上の前記導電膜を除去する際に用いられる研磨液は、前記導電膜に対する溶解速度が前記絶縁膜に対する溶解速度より遅く、
   前記半導体ウェハの中心からの距離が第１の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、第１の密度であり、
   前記半導体ウェハの中心からの距離が前記第１の距離より大きい第２の距離である前記半導体チップ領域内における前記ダミーパターンの密度は、前記第１の密度より大きい第２の密度である
   ことを特徴とする半導体装置の製造方法。
4. 請求項２又は３記載の半導体装置の製造方法において、
   前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程は、前記絶縁膜上に前記フォトレジスト膜を形成する工程と；レチクルを用いて、前記配線溝のパターンと前記複数の溝のパターンとを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程とを有し、
   前記レチクルには、前記配線溝を形成するためのパターンと前記複数の溝を形成するためのパターンとがそれぞれ形成された複数のパターン領域が形成されており、
   前記複数のパターン領域のうちの第１のパターン領域には、前記複数の溝を形成するためのパターンが前記第１の密度で形成されており、
   前記複数のパターン領域のうちの第２のパターン領域には、前記複数の溝を形成するためのパターンが前記第２の密度で形成されており、
   前記配線溝のパターンと前記複数の溝のパターンとを各々の半導体チップ領域内における前記フォトレジスト膜に露光する工程では、前記半導体ウェハの中心からの距離が前記第１の距離である前記半導体チップ領域に前記レチクルの前記第１のパターン領域を露光し、前記半導体ウェハの中心からの距離が前記第２の距離である前記半導体チップ領域に前記レチクルの前記第２のパターン領域を露光する
   ことを特徴とする半導体装置の製造方法。
5. 請求項２又は３記載の半導体装置の製造方法において、
   前記第１の溝と前記第２の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程は、前記絶縁膜上に前記フォトレジスト膜を形成する工程と；前記配線溝のパターンが形成された第１のレチクルを用いて、前記配線溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記複数の溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程と；前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして、前記絶縁膜をエッチングすることにより、前記配線溝と前記複数の溝とを各々の前記半導体チップ領域内における前記絶縁膜に形成する工程とを有し、
   前記複数の溝のパターンを各々の前記半導体チップ領域内における前記フォトレジスト膜に露光する工程では、前記複数の溝を形成するためのパターンが前記第１の密度で形成された第２のレチクルを用いて、前記半導体ウェハの中心からの距離が前記第１の距離である前記半導体チップ領域内における前記フォトレジスト膜に前記複数の溝のパターンを露光し、前記複数の溝を形成するためのパターンが前記第２の密度で形成された第３のレチクルを用いて、前記半導体ウェハの中心からの距離が前記第２の距離である前記半導体チップ領域内における前記フォトレジスト膜に前記複数の溝のパターンを露光する
   ことを特徴とする半導体装置の製造方法。
6. 複数の半導体チップ領域が形成されたウェハと、
   前記複数の半導体チップ領域上に形成された絶縁膜であって、配線を埋め込むための配線溝と、化学的機械的研磨用のダミーパターンを埋め込むための複数の溝とが、各々の前記半導体チップ領域内に形成された絶縁膜と、
   各々の前記半導体チップ領域内における前記配線溝内に埋め込まれた前記配線と、
   各々の前記半導体チップ領域内における前記複数の溝内に埋め込まれた前記ダミーパターンとを有し、
   各々の前記半導体チップ領域内における前記ダミーパターンの密度が、前記ウェハ内における前記半導体チップ領域の位置に応じて異なっている
   ことを特徴とする半導体ウェハ。

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