JP2008198703A

JP2008198703A - 半導体装置の製造方法

Info

Publication number: JP2008198703A
Application number: JP2007030232A
Authority: JP
Inventors: Yoshihisa Matsubara; 義久松原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-28
Also published as: US20080194096A1; CN101241878A

Abstract

【課題】最小配線幅が０．１μｍ以下の半導体装置においては、ボイドの発生が重大な欠陥を引き起こす場合もあるため、それを抑制することが特に強く求められている。
【解決手段】一実施形態に係る製造方法は、半導体基板上の絶縁膜中に銅配線を形成する工程と、３００℃以下の温度で上記銅配線をアニールする工程と、を含む。また、上記絶縁膜中に形成された銅配線のうち、最小の配線幅を有する銅配線の幅は０．１μｍ以下であり、最大の配線幅を有する銅配線の幅は１μｍ以下である。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

銅配線を有する半導体装置の製造中に、当該銅配線にヒロックが生じることがある。ヒロックが生じる原因は、銅配線中の単結晶粒が二次成長することにある。すなわち、図７の断面図に示すように、二次成長により大きな単結晶粒１０１が形成され、その単結晶粒１０１が隆起することにより、銅配線１００の表面にヒロックが現れる。特許文献１には、かかるヒロックの発生を抑制すべく、４００℃以上で銅配線をアニールすることが開示されている。このアニールは、銅配線にＣＭＰ（Chemical Mechanical Polishing）を施す前に行われる。

なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
米国特許６５００７５４号明細書特開２００１−７１１４号公報国際公開第０１／０９９１６８号パンフレット

しかしながら、アニール温度を高くすることは、ヒロックの発生を抑制する反面、ボイドの発生を促進してしまう。特許文献１に記載されたようにアニール温度を４００℃以上とした場合には、多数のボイドがＣＭＰ後に発生してしまう。１つのボイドが０．１μｍ程度の長さに渡って生じることもある。したがって、最小配線幅が０．１μｍ以下の半導体装置においては、ボイドの発生が重大な欠陥を引き起こす場合もあるため、それを抑制することが特に強く求められている。

本発明による半導体装置の製造方法は、半導体基板上の絶縁膜中に銅配線を形成する工程と、３００℃以下の温度で上記銅配線をアニールする工程と、を含み、上記絶縁膜中に形成された上記銅配線のうち最小の配線幅を有する銅配線の幅は０．１μｍ以下であり、上記絶縁膜中に形成された上記銅配線のうち最大の配線幅を有する銅配線の幅は１μｍ以下であることを特徴とする。

本発明においては、銅配線のアニール温度を３００℃以下としている。これにより、ボイドの発生を充分に抑えることができる。さらに、銅配線の最大配線幅を１μｍ以下としている。配線幅が１μｍ以下であれば、アニール温度が低い場合であってもヒロックの発生を防ぐことができる。したがって、本発明によれば、ヒロックの抑制とボイドの抑制とを両立することが可能である。

本発明によれば、ヒロックおよびボイドの双方を抑制することが可能な半導体装置の製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１〜図３を参照しつつ、本発明による半導体装置の製造方法の一実施形態を説明する。この製造方法は、概括すると、半導体基板上の絶縁膜中に銅配線を形成する工程と、３００℃以下の温度で上記銅配線をアニールする工程と、を含む。また、上記絶縁膜中に形成される銅配線のうち、最小の配線幅を有する銅配線の幅は０．１μｍ以下であり、最大の配線幅を有する銅配線の幅は１μｍ以下である。

より詳細には、まず、シリコン基板等の半導体基板（図示せず）上に形成された絶縁膜１０上に、絶縁膜２０を形成する（図１（ａ））。本実施形態において絶縁膜２０は、ＳｉＣＮ膜２２、低誘電率（Ｌｏｗ−Ｋ）膜２４およびＳｉＯ_２膜２６からなる積層膜として構成されている。ＳｉＣＮ膜２２、低誘電率膜２４およびＳｉＯ_２膜２６の厚みは、例えば、それぞれ５０ｎｍ、２００ｎｍおよび１００ｎｍである。続いて、絶縁膜２０中に、後述する銅配線５０用のトレンチ８２を形成する（図１（ｂ））。

その後、トレンチ８２を埋め込むように、バリアメタル膜９２および銅膜９４を順に成膜する（図１（ｃ））。銅膜９４は、後述する銅配線５０を構成する。バリアメタル膜９２および銅膜９４の厚みは、例えば、それぞれ５０ｎｍおよび５００ｎｍである。本実施形態において銅膜９４は、めっきにより形成される。このめっきの直後に、銅配線（銅膜９４）をアニールする。このときのアニール温度は、３００℃以下とされる。当該アニール温度は、より好ましくは、２５０℃以上２８０℃以下である。

次に、ＣＭＰにより、トレンチ８２の外に位置するバリアメタル膜９２および銅膜９４を除去する。これにより、トレンチ８２内に、バリアメタル膜５２を介して銅配線５０が形成される（図２（ａ））。続いて、絶縁膜２０上に、絶縁膜３０および絶縁膜４０を順に形成する（図２（ｂ））。絶縁膜３０および絶縁膜４０は、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成される。その場合、上記アニール温度は、ＣＶＤ法における処理温度（ＣＶＤ装置のチャンバ内温度）以上であることが好ましい。

本実施形態において絶縁膜３０は、ＳｉＣＮ膜３２および低誘電率膜３４からなる積層膜として構成されている。また、絶縁膜４０は、ＳｉＯ_２膜４２、低誘電率膜４４およびＳｉＯ_２膜４６からなる積層膜として構成されている。ＳｉＣＮ膜３２、低誘電率膜３４、ＳｉＯ_２膜４２、低誘電率膜４４およびＳｉＯ_２膜４６の厚みは、例えば、それぞれ５０ｎｍ、２００ｎｍ、１００ｎｍ、２００ｎｍおよび１００ｎｍである。

次に、絶縁膜３０および絶縁膜４０を貫通するように、ビアホール８４を形成する（図２（ｃ））。続いて、絶縁膜４０を貫通するように、後述する銅配線７０用のトレンチ８６を形成する（図３（ａ））。このトレンチ８６は、ビアホール８４と連設されるように形成される。その後、ビアホール８４およびトレンチ８６を埋め込むように、バリアメタル膜９６および銅膜９８を順に成膜する（図３（ｂ））。銅膜９８は、後述する銅配線７０を構成する。バリアメタル膜９６および銅膜９８の厚みは、例えば、それぞれ５０ｎｍおよび５００ｎｍである。本実施形態において銅膜９８は、めっきにより形成される。

このめっきの直後に、銅配線（銅膜９８）をアニールする。このときのアニール温度は、銅膜９４のアニールついて説明したとおりである。次に、ＣＭＰにより、ビアホール８４およびトレンチ８６の外に位置するバリアメタル膜９６および銅膜９８を除去する。これにより、ビアホール８４内にバリアメタル膜６２を介してビアプラグ６０が形成されるとともに、トレンチ８６内にバリアメタル膜７２を介して銅配線７０が形成される（図３（ｃ））。本実施形態において銅配線５０および銅配線７０は、それぞれＭ１配線およびＭ２配線に相当する。ここで、Ｍ１配線とは多層配線における最下層の配線のことであり、Ｍ２配線とは下から２層目の配線のことである。

本実施形態の効果を説明する。本実施形態においては、銅配線のアニール温度を３００℃以下としている。これにより、ボイドの発生を充分に抑えることができる。さらに、銅配線の最大配線幅を１μｍ以下としている。すなわち、この方法により製造される半導体装置中の全ての銅配線が、１μｍ以下の配線幅を有することになる。配線幅が１μｍ以下であれば、アニール温度が低い場合であってもヒロックの発生を防ぐことができる。したがって、本実施形態によれば、ヒロックの抑制とボイドの抑制とを両立することが可能である。

図４は、銅配線に発生したヒロックの数と配線幅との関係を調べた結果を示すグラフである。測定においては、上記アニール温度を２５０℃とし、ＳｉＣＮ膜２２、低誘電率膜２４およびＳｉＯ_２膜２６の厚みをそれぞれ５０ｎｍ、２００ｎｍおよび１００ｎｍとした。このグラフからわかるように、配線幅が小さくなるほど、ヒロック数は減少する。そして、配線幅が１μｍ以下ならば、ヒロックの発生数がゼロであることが確認された。これは、図５の断面図に示すように、銅配線１００の配線幅が小さいと銅配線１００中の単結晶粒１０２の二次成長が抑えられるためであると考えられる。

図６は、ＣＭＰ後に発生したボイドの数とアニール温度との関係を調べた結果を示すグラフである。横軸は、アニール温度すなわちめっき直後の熱処理温度（℃）を表す。アニール時間は３分間とした。また、縦軸は、ボイドの発生数を表す。この値は、１枚のウエハ内で発見された１００箇所の欠陥（外観不良）のうち、何箇所の欠陥がボイドに起因するかを意味する。２枚のウエハを対象とし、一方についての測定結果を白丸印のプロットＰ１で示し、他方については黒丸印のプロットＰ２で示している。

このグラフからわかるように、アニール温度が３００℃以下であれば、ボイドの発生数を充分に少なく抑えることができる。３００℃付近では、ボイド数が目標値を上回っているものの、許容範囲内である。アニール温度が２８０℃以下ならば、ボイドの発生数を目標値以下まで抑えることができる。

また、本実施形態においてアニール温度をＣＶＤ法における処理温度以上とした場合、当該ＣＶＤ法により成膜される絶縁膜が剥離するのを効果的に防ぐことができる。さらに、アニール温度を２５０℃以上とした場合、比較的高い温度でＣＶＤ法による成膜が行えるので、充分に高い成膜レートで良好な膜質を得ることができる。

本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはデュアルダマシン法によって銅配線を形成する例を示したが、シングルダマシン法によって銅配線を形成してもよい。また、アニールされる銅配線は、当該アニールの時点で、パッドに接続されていてもよいし、接続されていなくてもよい。ここで言うパッドとは、電気的試験を行う際に試験用の針が接触する端子部分のことである。

（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。実施形態の効果を説明するためのグラフである。実施形態の効果を説明するための断面図である。実施形態の効果を説明するためのグラフである。ヒロックの発生原理を説明するための断面図である。

符号の説明

１０絶縁膜
２０絶縁膜
２２ＳｉＣＮ膜
２４低誘電率膜
２６ＳｉＯ_２膜
３０絶縁膜
３２ＳｉＣＮ膜
３４低誘電率膜
４０絶縁膜
４２ＳｉＯ_２膜
４４低誘電率膜
４６ＳｉＯ_２膜
５０銅配線
５２バリアメタル膜
６０ビアプラグ
６２バリアメタル膜
７０銅配線
７２バリアメタル膜
８２トレンチ
８４ビアホール
８６トレンチ
９２バリアメタル膜
９４銅膜
９６バリアメタル膜
９８銅膜
１００銅配線
１０１単結晶粒
１０２単結晶粒

Claims

半導体基板上の絶縁膜中に銅配線を形成する工程と、
３００℃以下の温度で前記銅配線をアニールする工程と、を含み、
前記絶縁膜中に形成された前記銅配線のうち最小の配線幅を有する銅配線の幅は０．１μｍ以下であり、
前記絶縁膜中に形成された前記銅配線のうち最大の配線幅を有する銅配線の幅は１μｍ以下であることを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記銅配線を形成する工程は、当該銅配線を構成する銅膜をめっきにより形成する工程を含み、
前記銅配線をアニールする工程は、前記めっきの直後に実行される半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記銅配線をアニールする工程よりも後に、前記銅配線が形成された前記絶縁膜上に第２の絶縁膜を化学気相成長法により形成する工程を更に含み、
前記銅配線をアニールする工程は、前記化学気相成長法における処理温度以上の温度で実行される半導体装置の製造方法。
請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記銅配線をアニールする工程は、２５０℃以上で実行される半導体装置の製造方法。
請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記銅配線をアニールする工程においては、パッドに接続されていない前記銅配線をアニールする半導体装置の製造方法。