JP2009010382A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ(side coverage)を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。
【選択図】図4
【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ(side coverage)を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。
【選択図】図4
Description
本発明は、半導体素子に係り、特に、ダマシン工程(damascene process)を用いて製造される半導体素子及びその製造方法に関する。
集積回路の複雑度が増加するに伴い、マルチレベル相互連結工程(multilevel interconnect process)が半導体素子を製造するための主な方法とされてきている。集積回路の高い集積度と高速の要件を満たすために、低誘電定数(low k)を持つ物質からなる金属間誘電膜内相互連結配線を形成するための標準工程として銅(Cu)デュアル(dual)ダマシン工程がより広く用いられている。銅は、低い抵抗と低い電子移動抵抗を持つので、低誘電物質は金属配線連結のRC遅延効果を改善させるのに有用である。すなわち、配線物質がアルミニウム(Al)から銅に変わることによって、抵抗側面で画期的な改善が遂げられた。しかし、より微細化しつつある素子の駆動性能を確保するために、より抵抗を下げる工夫が要求されている実情である。
特に、銅デュアルダマシン工程において、ビア(via)に存在するポリマー(polymer)などの副産物(byproduct)によって、下部金属配線と連結されるビアの接触抵抗(contact resistance)は増加する。酷い場合には、ビアが正しく形成されず、歩留まりが減少し、素子の信頼性が低下するという問題もあった。
本発明は上記の問題点を解決するためのもので、その目的は、ダマシン工程でビアの接触抵抗を減少させ、ビアに存在する副産物を減少させ、上部金属配線のギャップ・フィル(gap−fill)能力を改善させ、不良率を低下させることができる半導体素子及びその製造方法を提供することにある。
上記目的を達成するための本発明に係る半導体素子の製造方法は、半導体基板上に下部金属配線を形成する段階と、前記下部金属配線を含む前記半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、前記ダマシンホールの下側部分に露出された前記下部金属配線及び前記ダマシンホールの側面部分に露出された前記層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、前記ダマシンホールの下側部分の前記下部金属配線上に形成された前記拡散防止膜を選択的に除去する段階と、からなることが好ましい。
また、上記の目的を達成するための本発明による半導体素子は、半導体基板上に形成された下部金属配線と、前記下部金属配線を含む前記半導体基板上に形成され、ダマシンホールを持つ層間絶縁膜と、前記ダマシンホールの側面部分に一次的に蒸着されて形成され、前記ダマシンホールの下側部分に形成された拡散防止膜が除去される時に二次的に蒸着されて形成された拡散防止膜と、前記ダマシンホールの下側部分の前記下部金属配線の上部及び前記拡散防止膜上に形成された上部金属配線と、から構成されることが好ましい。
本発明による半導体素子及びその製造方法は、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ(side coverage)を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させることができる。さらには、パンチスルーが行われる時間をより増加させることによって、上部金属配線のギャップ・フィル能力をより向上させ、接触抵抗値をより下げ、ビアに存在するポリマーのような副産物をより除去し、不良率をより低減させて歩留まりをより改善させることができる。
以下、本発明による半導体素子の実施例を、添付の図面を参照しつつ詳細に説明する。
図1は、本発明の実施例によって、ダマシン工程により製造された半導体素子の断面図である。
図1に示す半導体素子は、半導体基板10上に、拡散防止膜13で取り囲まれて形成された、銅(Cu)などからなる下部金属配線12を含む。ここで、拡散防止膜13は、下部金属配線12が基板10に拡散されるのを防止する役割を果たす。下部金属配線12は、下部絶縁膜10上に形成されても良い。この場合、下部絶縁膜10は、半導体基板(図示せず)上に形成される。以下では、本発明の理解を助けるために、参照符号‘10’を半導体基板とするが、これに限定されず、本発明は、参照符号‘10’を下部絶縁膜とする場合にも同様に適用されることができる。
本実施例による半導体素子は、下部金属配線12を含む半導体基板10上に形成され、ダマシンホール(hole)を持つ層間絶縁膜18をさらに含む。ダマシンホールについては、後述される半導体素子の製造工程で詳細に説明する。
拡散防止膜16は、ダマシンホールの側面部分に一次的に蒸着されて形成され、ダマシンホールの下側部分に形成された拡散防止膜が除去される時に二次的に蒸着されて形成される。図1に示すように、本実施例による半導体素子は、従来とは違い、上部金属配線20と下部金属配線12との間に拡散防止膜16が存在しない。拡散防止膜16は、上部銅配線20の銅原子が層間絶縁膜18に拡散されるのを防止する役割を果たす。これは、銅原子が層間絶縁膜18に拡散されると、漏れ電流が発生するためである。
金属層14は、上部金属配線20と拡散防止膜16との間にも設けられ、上部金属配線20と下部金属配線12との間にも設けられる。なお、この金属層14は省略されても良いが、この場合、上部金属配線20と下部金属配線12は直接接触することになる。
以下、上記の半導体素子の本発明による製造方法の実施例を、添付の図面を参照しつつ説明する。
図2乃至図5に、本発明の実施例による半導体素子の工程断面図を示す。
図2を参照すると、半導体基板10上に下部金属配線12をまず形成する。下部金属配線12を含む半導体基板10上に、ダマシンホール30を持つ層間絶縁膜18を形成する。ダマシンホール30は、トレンチ(trench)32とビア(via)34を有することができる。層間絶縁膜18は、低い誘電定数k(low k)値を持つ低誘電物質からなっており、誘電率をより低下させるために、気孔を持つ多孔性低誘電膜で形成しても良い。例えば、FSG(Fluorine doped Silica Glass)(k≒3.4)をCVD(Chemical Vapor Deposition)法により半導体基板10及び下部金属配線12上に蒸着し、蒸着された結果からダマシンホール30に該当する部分を除去し、図2に示すような層間絶縁膜18を形成することができる。この場合、ビア34をまずパターニングするビアファースト(via first)法を用いて図2に示すようなデュアルダマシンパターンを製作することができる。層間絶縁膜18として、FSGの代わりにOSG(OrganoSilicate Glass)(k≒2.8)などを使用しても良い。
図3を参照すると、ダマシンホール30の下側部分に露出された下部金属配線12及びダマシンホール30の側面部分に露出された層間絶縁膜18上に拡散防止膜16Aを形成する。拡散防止膜16Aは、Ti(Titanium)、TiN(Titanium Nitride)、WN(Tungsten Nitride)、TaN(Tantalum Nitride)またはTaN/Taなどを蒸着して形成されることができる。例えば、TaN/TaをPVD(Physical Vapor Deposition)法を用いてダマシンホール30内の層間絶縁膜18及び下部金属配線12の上部に蒸着し、拡散防止膜16Aを形成することができる。
図4を参照すると、不活性気体、例えば、Arを用いてプラズマ方式で、ダマシンホール30の下側部分において下部金属配線12上に形成された拡散防止膜16Aを選択的に除去する。以下では、このように下部金属配線12上に形成された拡散防止膜16Aをプラズマにより除去する過程を‘パンチスルー(punch through)’という。このように、パンチスルーが行われることによって、接触抵抗が低くなり、ポリマーまたは異物のような残余物(residue)が除去されることができる。パンチスルーが行われる間に、図4に示すように、下部金属配線12Aの一部が消失されることができる。例えば、プラズマ工程条件は、Arを用いたプラズマ工程条件の場合には、3000〜6000mTの圧力、100〜1000Wの直流電力、100〜1000Wの交流バイアス電力、及び25℃の温度とすれば良い。
この時、パンチスルーが行われる間に除去される拡散防止膜16Aの物質は、ダマシンホール30の側面部分に位置している拡散防止膜16Aに再蒸着される。例えば、拡散防止膜16AがTaN/Taで形成された場合、パンチスルーが行われる間に除去されるTa+及びNitrideの他、下部金属配線12から離れた銅(Cu)成分が、トレンチ32及びビア34の側面に位置する拡散防止膜16Aに再蒸着され、新しい拡散防止膜16Bが形成されることができる。このように、再蒸着により新しい拡散防止膜16Bが形成されるので、パンチスルーによる拡散防止膜16Aの損失が補償されることができ、拡散防止膜16の塗布性が向上することができる。これは、以降、狭いビア34の内部への銅の蒸着を容易にする。
図5を参照すると、下部金属配線12上の拡散防止膜16Aを選択的に除去した後に、ダマシンホール30の下面及び側面部分に金属層14を形成する。ここで、金属層14は、拡散防止膜16と同じ物質とすることができる。このように金属層14を形成することによって、パンチスルーにより損傷された下部金属配線12Aのストレス(stress)を緩和させ、上部金属配線20を形成する時に使用されるシード(seed)銅との接着力(adhesive)を向上させることができる。例えば、TaN/Ta拡散防止膜16の厚さとTa金属層14の厚さは、下記の表1のようになる。
金属層14を形成した後に、電気化学蒸着(ECD:ElectroChemical Depositon)法により上部金属配線20を図1に示すように形成する。
一方、前述したプラズマ方式を行う時間、すなわち、パンチスルーが行われる時間は調節可能である。以下、パンチスルーが行われる時間によって変わる半導体素子の特性について、添付の図面を参照しつつ説明する。
パンチスルーが行われる時間に従うビア34の形態変化及び上部金属配線20のギャップ・フィル特性は、透過電子顕微鏡(TEM:Transmission Electron Microscope)とフォーカスイオンビーム(FIB:Focused Ion Beam)を通じて分析されることができる。
図6(a)〜(e)は、パンチスルーを行う時間を別にした場合、TEMから得られた下部金属配線12と上部金属配線20との実際結様子を示す。図6の(a)は、パンチスルーを適用しなかった場合の様子で、図6の(b)、(c)、(d)及び(e)は、パンチスルーをそれぞれ、25、35、40及び45秒間行った場合の様子である。
例えば、電気的な特性を、4端子を用いた探針テスター(probe tester)で分析する場合、下部金属配線12と接触しているビア34のプロファイル(profile)は、図6の(a)〜(e)に示す通りとなる。図6の(a)〜(e)に示すように、パンチスルーが行われる時間が増加するほど、下部金属配線60と上部金属配線62とが反応し合う深さが深くなることがわかる。特に、ダマシンホール30の側面部分のカバレッジ(side coverage)が改善されることがわかる。
図7は、パンチスルーが行われる時間を別にした場合、上部金属配線20のギャップ・フィル特性を示す図である。
拡散防止膜16としてTaN/Taを蒸着し、パンチスルーを0秒(0")、25秒(25")及び35秒(35")間、それぞれ行う場合、銅の上部金属配線20のギャップ・フィル特性をFIBによって分析すると、図7に示す通りになる。パンチスルーを適用しなかった場合(0")に、銅ボイド(void)は、ビアCD(Critical Dimension)0.13μmから発生する。これに対し、パンチスルーが行われる場合、約0.11μmのビアまで無ボイドのギャップ・フィルができることがわかる。これは、パンチスルーによって、ビア34の内部に存在するポリマーまたは異物のような残余物が効果的に除去され、また、下部金属配線12上の拡散防止膜16が除去される時に除去される拡散防止膜16の物質が再蒸着され、ビア34の側面部分のカバレッジ(side coverage)が向上したためである。
図8は、0.19μmのビアCDで、パンチスルーが行われる時間が変化するにつれて接触抵抗が変化する様子を示すグラフで、横軸は接触抵抗を表し、縦軸は確率(probability)を表す。ここで、パンチスルーは0、25、35、40、45秒間それぞれ行われた。
図8を参照すると、パンチスルーを適用する場合、接触抵抗は、ダマシンホール30の下側部分に拡散防止膜16が除去されることから、約40%減少したことがわかる。パンチスルーが行われる時間に比例して接触抵抗は約0.1Ω/cnt増加する。これは、図6に示すように、パンチスルーが行われるほど、下部金属配線12と接触する部分が小さい角度をなし、結果としてビア34の大きさが小さくなったことと同じ効果を有するためである。
図9は、パンチスルーが行われる時間の変化による不良率の変化を示すグラフで、縦軸は平均不良個数を表し、横軸はパンチスルーが行われる時間を表す。ここで、Bit2Col cnt/AVGは、4M SRAM(Static Random Access Memory)において2個のビット(bit)が列方向に不良であるものの平均(AVG:AVeraGe)を意味する。Bit2Colは、Bit2Col_O(Odd方向の不良)及びBit2Col_E(Even方向の不良)を全て含む。
一般に、不良は、ビア34が正しく形成されていない場合に発生し、歩留まり(yield)と直接的な関連をもつ。図9に示すように、パンチスルーが行われる時間が増加するほど、不良は顕著に減少したことがわかる。これは、ビア34の下部に存在しうるポリマーまたは異物のような残余物が、パンチスルーが行われるほど効果的に除去されるためである。
以上説明した本発明の好ましい実施例は、本発明を例示するためのものである。したがって、特許請求の範囲に開示された本発明の技術的思想とその技術的範囲内で、開示された実施例の改良、変更、代替または付加などによる様々な他の実施例ができることは、当業者にとっては自明である。
10 半導体基板、 12 下部金属配線、 13 拡散防止膜、 14 金属層、 16 拡散防止膜、 18 層間絶縁膜、 20 上部金属配線、 30 ダマシンホール、 32 トレンチ、 34 ビア、 60 下部金属配線、 62 上部金属配線。
Claims (18)
- 半導体基板上に下部金属配線を形成する段階と、
前記下部金属配線を含む前記半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、
前記ダマシンホールの下側部分の露出された下部金属配線及び前記ダマシンホールの側面部分に拡散防止膜を形成する段階と、
不活性気体を用いたプラズマ方式で、前記ダマシンホールの下側部分の露出された下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、
を含むことを特徴とする、半導体素子の製造方法。 - 前記プラズマ方式で除去された拡散防止膜の物質を、前記ダマシンホールの側面部分に再蒸着する段階をさらに含むことを特徴とする、請求項1に記載の半導体素子の製造方法。
- 前記拡散防止膜を選択的に除去した後に、前記ダマシンホールの下側部分及び側面部分に金属層を形成する段階をさらに含むことを特徴とする、請求項1に記載の半導体素子の製造方法。
- 前記金属層の形成されたダマシンホールの内部に金属物質を埋め込んで上部金属配線を形成する段階をさらに含むことを特徴とする、請求項3に記載の半導体素子の製造方法。
- 前記金属層と前記拡散防止膜は、同じ物質からなることを特徴とする、請求項3に記載の半導体素子の製造方法。
- 前記下部金属配線は、銅からなり、前記拡散防止膜は、Ti(Titanium)、TiN(Titanium Nitride)、WN(Tungsten Nitride)、TaN(Tantalum Nitride)またはTaN/Taの少なくとも一つからなることを特徴とする、請求項1に記載の半導体素子の製造方法。
- 前記層間絶縁膜は、低い誘電定数(low k)を有する低誘電膜であることを特徴とする、請求項1に記載の半導体素子の製造方法。
- 前記低誘電膜は、多孔性低誘電膜であることを特徴とする、請求項7に記載の半導体素子の製造方法。
- 前記拡散防止膜を選択的に除去する段階では、
前記不活性気体としてアルゴン(Ar)を使用し、3000〜6000mTの圧力、100〜1000Wの直流電力、100〜1000Wの交流バイアス電力、及び25℃の温度で、前記プラズマ方式が行われることを特徴とする、請求項1に記載の半導体素子の製造方法。 - 前記プラズマ方式で前記除去された拡散防止膜の下の下部金属配線から下部金属物質成分を分離する段階と、
前記分離された下部金属物質成分を、前記ダマシンホールの側面部分に蒸着する段階と、をさらに含むことを特徴とする、請求項2に記載の半導体素子の製造方法。 - 前記拡散防止膜の厚さは25nmで、前記金属層の厚さは7nmであることを特徴とする、請求項3に記載の半導体素子の製造方法。
- 前記分離された下部金属物質成分が蒸着されたダマシンホールの側面部分及び下部金属物質が分離された下部金属配線の表面上に金属層を形成する段階をさらに含むことを特徴とする、請求項10に記載の半導体素子の製造方法。
- 前記プラズマ方式が行われる時間に比例して、前記ダマシンホールの側面部分に再蒸着される前記除去された拡散防止膜物質のカバレッジ(coverage)が増加することを特徴とする、請求項10に記載の半導体素子の製造方法。
- 前記拡散防止膜を選択的に除去する段階では、
前記拡散防止膜を選択的に除去すると同時に、前記ダマシンホールの内部に存在するポリマーまたは異物のような残余物も除去されることを特徴とする、請求項1に記載の半導体素子の製造方法。 - 半導体基板上に形成された下部金属配線と、
前記下部金属配線を含む前記半導体基板上に形成され、前記下部金属配線に対応するように形成されたダマシンホールを持つ層間絶縁膜と、
前記ダマシンホールの側面部分に形成された拡散防止膜と、
前記ダマシンホールの下側部分の前記下部金属配線の上部及び前記拡散防止膜上に形成された上部金属配線と、
を備えることを特徴とする半導体素子。 - 前記上部金属配線と前記拡散防止膜との間及び前記上部金属配線と前記下部金属配線との間に形成された金属層をさらに備えることを特徴とする、請求項15に記載の半導体素子。
- 前記半導体基板と前記層間絶縁膜との間に形成され、前記下部金属配線が形成される下部絶縁膜をさらに備えることを特徴とする、請求項15に記載の半導体素子。
- 前記下部金属配線は、銅からなり、前記拡散防止膜は、Ti(Titanium)、TiN(Titanium Nitride)、WN(Tungsten Nitride)、TaN(Tantalum Nitride)またはTaN/Taの少なくとも一つからなることを特徴とする、請求項15に記載の半導体素子。
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