KR101147529B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 텅스텐(W)막의 비아홀 매립 공정 시 발생하는 비아 매립 불량을 방지할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은, 금속 배선이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 금속 배선의 일부분을 노출시키는 비아홀이 형성된 층간절연막을 형성하는 단계; 상기 결과물을 열처리하여 디개싱을 수행하는 단계; 상기 디개싱이 완료된 반도체 기판을 냉각시키는 단계; 상기 비아홀을 포함한 상기 층간절연막의 표면에 저온 증착 방식으로 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 비아홀을 매립하는 금속막을 형성하는 단계; 및 상기 층간절연막이 노출될 때까지 결과물을 식각하는 단계를 포함한다.
금속배선, 비아홀, 디개싱(degassing), 배리어막

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 101: Al 배선
102: 제 1 층간절연막 103: 제 2 층간절연막
104: 비아홀 105: 디개싱 및 냉각 처리
106: 배리어막 107: W막
107a: W 플러그
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 특히, 텅스텐 막의 비아홀 매립 공정 시 발생하는 비아 매립 불량을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자에 사용되는 금속배선의 재료로서, 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되고 있다. 그런데, 반도체 소자의 고집적화가 진행됨에 따라, 금속배선과 하부 구조물간, 또는, 상하 금속배선간의 전기적 연결 통로를 제공하는 비아홀의 크기도 작아지고 있는데, 이럴 경우, 상기 Al을 이용한 비아홀의 완전 매립에 어려움이 따르게 되고, 심한 경우 오픈(open) 불량이 발생하기도 한다. 따라서, 이러한 Al의 비아홀 매립 문제를 해결하기 위해, 종래에는 매립 특성이 우수한 금속막, 예컨데, 텅스텐(W)막으로 비아홀을 완전하게 매립시켜, 이것을 콘택 플러그(contact plug)로서 이용하고 있다.
즉, 종래에는 층간절연막의 식각을 통해 하부 구조물, 특히, Al 배선 등과 같은 하부 금속배선을 노출시키는 비아홀을 형성한 후, Ti/TiN막으로 이루어진 배리어막 및 W막을 차례로 증착하고, 이어서, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 상기 W막과 배리어막을 연마하여 비아홀 내에 W 플러그를 형성함으로써, 이것을 하부 금속배선과의 전기적 연결수단으로 이용한다.
한편, 고속 소자를 구현하기 위해서는, 가능하면 낮은 금속배선의 저항을 확보하고, 금속배선간의 층간절연막에 의해 생성되는 기생 캐패시턴스를 낮추어야 한다. 따라서, 상기 층간절연막은 일반적으로 저유전 절연막을 이용하여 형성하고 있으며, 상기 저유전 절연막으로서, SOG(Spin On Glass) 방식으로 형성되는 HSQ(Hydrogen Silses Quioxane) 등을 사용하고 있다.
그러나, 일반적으로 HSQ를 사용하는 저유전 절연막의 수분 흡습 특성과 아웃 개싱(out-gassing) 특성에 의하여 비아홀 표면의 배리어막 증착이 어려워지고, 이에 따라, W막의 비아홀 매립 공정 시에, 비아 매립 불량이 발생하는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, W막의 비아홀 매립 공정 시 발생하는 비아 매립 불량을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은,
금속 배선이 구비된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 상기 금속 배선의 일부분을 노출시키는 비아홀이 형성된 층간절연막을 형성하는 단계;
상기 결과물을 열처리하여 디개싱을 수행하는 단계;
상기 디개싱이 완료된 반도체 기판을 냉각시키는 단계;
상기 비아홀을 포함한 상기 층간절연막의 표면에 저온 증착 방식으로 배리어 막을 형성하는 단계;
상기 배리어막 상에 상기 비아홀을 매립하는 금속막을 형성하는 단계; 및
상기 층간절연막이 노출될 때까지 결과물을 식각하는 단계를 포함한다.
여기서, 상기 디개싱을 수행하는 단계는, Ar 가스 또는 Ar 및 H2의 혼합가스를 이용하여, 300℃ 내지 450℃의 온도 범위에서 수행하는 것을 특징으로 한다.
그리고, 상기 반도체 기판을 냉각시키는 단계는, 정전척이 설치된 쿨 챔버 내에서 상온이나 그 이하의 온도까지 냉각시키는 것을 특징으로 한다.
또한, 상기 저온 증착 방식으로 배리어막을 형성하는 단계는, 상기 반도체 기판의 온도를 -50℃ 내지 -10℃의 범위로 유지시킨 상태에서 배리어막을 형성하는 것을 특징으로 한다.
또한, 상기 배리어막은 Ti+ 이온을 이용한 증착 공정, Ar을 이용한 스퍼터 에치 공정 및 Ti+ 및 N+ 이온을 이용한 증착 공정을 차례로 수행하여 형성하는 것을 특징으로 한다.
또한, 상기 금속 배선은 Al 배선인 것을 특징으로 한다.
또한, 상기 금속막은 W막인 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 알루미늄(Al)막을 형성한 다음, 상기 반도체 기판(100)의 일부분과 대응하는 Al막을 선택적으로 식각하여 금속배선인 Al 배선(101)을 형성한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 Al 배선(101)을 포함한 상기 반도체 기판(100) 상에, 상기 Al 배선(101)의 사이 공간을 채우도록 제 1 층간절연막(102)을 형성한다. 상기 제 1 층간절연막(102)은 스핀 온(spin on) 방식으로 증착할 수 있다.
다음으로, 도 1c에 도시한 바와 같이, 상기 Al 배선(101)의 표면이 노출될 때까지 상기 제 1 층간절연막(102)을 CMP 공정으로 연마한다. 상기 CMP 공정이 완료됨에 따라, 상기 제 1 층간절연막(102) 내에서 각각의 Al 배선(101)이 서로 격리(isolation)된다.
그 다음에, 도 1d에 도시한 바와 같이, 그로부터 얻어지는 결과물 상부에 제 2 층간절연막(103)을 형성한다. 상기 제 2 층간절연막(103)은 화학적 기상 증착(chemical vapor deposition: CVD) 방식으로 증착할 수 있다.
이어서, 도 1e에 도시한 바와 같이, 상기 제 2 층간절연막(103)을 선택적으로 식각하여, 상기 Al 배선(101)의 일부분을 노출시키는 비아홀(104)을 형성한다.
그런 다음, 도 1f에 도시한 바와 같이, 상기 결과물에 디개싱(degassing) 및 냉각(cooling) 처리(105)를 수행한다. 즉, 상기 비아홀(104)을 포함한 상기 제 2 층간절연막(103)까지 형성된 반도체 기판(100)을, 먼저 고온에서 열처리하여 디개싱을 수행한 후에, 상기 디개싱이 완료된 반도체 기판(100)을 상온이나 그 이하의 온도까지 냉각시키는 것이다.
여기서, 상기 디개싱 공정은, 후속의 배리어막(106) 증착 전에, 비아홀(104) 식각 공정 시 제 2 층간절연막(103)의 표면에 흡습된 수분 등의 이물질을 아웃 개싱(out gassing)시키기 위하여 수행하는 것이다. 이러한 디개싱 공정은, Ar 가스 또는 Ar 및 H2의 혼합가스를 이용하여 수행할 수 있으며, 상기 Ar 및 H2의 혼합가스를 이용할 경우, 상기 H2/Ar의 비가 0.5 이하인 것이 바람직하다. 또한, 상기 디개싱 공정은, 상기 제 2 층간절연막(103)의 표면에 흡습된 수분 등과 같은 아웃 개싱 소스가 충분히 빠져나갈 수 있도록 고온에서 진행하며, 예컨대 300℃ 내지 450℃의 온도 범위에서 30 내지 300 초 동안 수행하는 것이 바람직하다.
그리고, 상기 냉각 공정은, 상기 디개싱 공정 후 기판(100)이 가지고 있는 잔류열을 제거하기 위하여 수행하는 것으로서, 정전척(Electro Static Chuck: ESC)이 설치된 쿨 챔버 내에서 상기 반도체 기판(100)이 상온이나 그 이하의 온도로 될 때까지 수행하는 것이 바람직하다. 즉, 본 발명의 실시예에서는, 상기한 바와 같은 디개싱 공정을 수행한 직후에, 바로 반도체 기판(100)을 상온 이하로 냉각시킴으로써, 후속적으로 수행되는 배리어막(106)의 증착 공정에서, 제 2 층간절연막(103)의 표면으로부터 수분 등이 아웃 개싱되는 현상을 최소화할 수 있다.
다음으로, 도 1g에 도시한 바와 같이, 상기 비아홀(104)을 포함한 제 2 층간 절연막(103)의 표면에 저온 증착 방식으로 배리어막(barrier layer; 106)을 형성한다. 상기 저온 증착 방식의 배리어막(106)은, 정전척이 설치된 쿨 챔버 내에서 상기 반도체 기판(100)의 온도를 -50℃ 내지 -10℃의 범위로 유지시킨 상태에서 형성하는 것이 바람직하다. 여기서, 상기 배리어막(106)의 증착 전에, 미리 디개싱 및 냉각 처리가 수행된 것으로 인해, 상기 비아홀(104) 내측벽에 증착되는 배리어막(106)의 커버리지 특성을 향상시킬 수 있다. 또한, 상기 배리어막(106)을 저온 증착 방식으로 형성함으로써, 비아홀(104)에서의 아웃 개싱을 방지하여, 우수한 커버리지 특성을 갖는 배리어막(106)을 구현할 수 있다.
이때, 상기 배리어막(106)은, Ti+ 이온을 이용한 증착 공정, Ar을 이용한 스퍼터 에치(sputter etch)공정, 및 Ti+ 및 N+ 이온을 이용한 증착 공정을 차례로 수행하여 형성할 수 있다. 즉, 상기 정전척이 설치된 쿨 챔버 내에서 상기 Ti+ 이온을 이용한 증착 공정으로 비아홀(104)을 포함한 제 2 층간절연막(103)의 표면에 Ti막을 형성한 다음, 상기 Ar을 이용한 스퍼터 에치 공정으로 비아홀(104)의 바닥부에 형성된 Ti막을 식각하는 동시에, 식각된 Ti막을 이루는 물질을 비아홀(104)의 내측벽에 재증착시킨다. 상기 에치 공정 시, 기판 바이어스(bias)는 RF를 이용하여 100 내지 500 W 범위로 사용하고, DC 파워는 5 kW 이하로 사용하는 것이 바람직하다. 그런 다음, 다시 상기 정전척이 설치된 쿨 챔버 또는 별도의 CVD 챔버 내에서, Ti+ 및 N+ 이온을 이용한 증착 공정으로 TiN막을 형성한다.
여기서, 상기 Ar을 이용한 스퍼터 에치 공정에 의해, 비아홀(104)의 내측벽에 상기 Ti막 물질이 재증됨으로써, 상기 비아홀(104) 내에서의 배리어막(106)의 커버리지 특성이 개선될 수 있는 장점이 있다.
그 다음에, 도 1h에 도시한 바와 같이, 상기 배리어막(106) 상에 상기 비아홀(104)을 매립하는 금속막, 예컨대 텅스텐(W)막(107)을 형성한다. 이때, 본 발명의 실시예에 따르면, 상기 W막(107)이 형성되기 전에, 디개싱 공정, 냉각 공정 및 저온 배리어막(106)의 증착 공정 등을 통해, 비아홀(104)에서의 아웃 개싱 현상을 최소화하고, 배리어막(106)의 커버리지 특성을 최대화하여, 상기 비아홀(104)을 캡핑(capping)시킴으로써, W막(107) 형성 공정에서의 아웃 개싱 발생을 방지할 수 있다. 따라서, W막(107)의 비아 매립 불량을 방지할 수 있다.
그런 후에, 도 1i에 도시한 바와 같이, 상기 제 2 층간절연막(103)이 노출될 때까지 결과물을 CMP 등의 방법으로 식각하여, 상기 비아홀(104)을 매립하는 W 플러그(107a)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면, 디개싱, 냉각 처리 및 저온 배리어막 증착 공정을 통해, 상기 배리어막의 증착 시, 비아홀에서의 아웃 개싱을 방지하여, 배리어막의 커버리지 특성을 향상시킬 수 있다. 또한, 상기 저온 배리어막 증착 공정 시, Ar을 이용한 스퍼터 에치 공정을 수행함으로써, 비아홀 내에서의 배리어막의 커버리지 특성을 더욱 향상시킬 수 있다.
따라서, 본 발명에서는 상기 배리어막의 커버리지 특성을 최대화하여, W막 형성 공정에서의 아웃 개싱 발생을 방지할 수 있고, 이에 따라, W막의 비아 매립 불량을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 서로 이격되어 배치되는 금속 배선이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상기 이격된 상기 금속 배선의 일부분을 각각 노출시키는 비아홀이 형성된 층간절연막을 형성하는 단계;
    상기 비아홀이 형성된 반도체 기판을 열처리하여 디개싱(degassing)을 수행하는 단계;
    상기 디개싱이 완료된 반도체 기판을 냉각시키는 단계;
    상기 비아홀을 포함한 상기 층간절연막의 표면에 저온 증착 방식으로 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 비아홀을 매립하는 금속막을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 금속막 및 상기 배리어막을 식각하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 디개싱을 수행하는 단계는,
    Ar 가스 또는 Ar 및 H2의 혼합가스를 이용하여, 300℃ 내지 450℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판을 냉각시키는 단계는,
    정전척이 설치된 쿨 챔버 내에서 상온이나 그 이하의 온도까지 냉각시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 금속 배선이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상기 금속 배선의 일부분을 노출시키는 비아홀이 형성된 층간절연막을 형성하는 단계;
    상기 비아홀이 형성된 반도체 기판을 열처리하여 디개싱(degassing)을 수행하는 단계;
    상기 디개싱이 완료된 반도체 기판을 냉각시키는 단계;
    상기 비아홀을 포함한 상기 층간절연막의 표면에 저온 증착 방식으로 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 비아홀을 매립하는 금속막을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 금속막 및 상기 배리어막을 식각하는 단계를 포함하되,
    상기 저온 증착 방식으로 배리어막을 형성하는 단계는,
    상기 반도체 기판의 온도를 -50℃ 내지 -10℃의 범위로 유지시킨 상태에서 배리어막을 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 금속 배선이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상기 금속 배선의 일부분을 노출시키는 비아홀이 형성된 층간절연막을 형성하는 단계;
    상기 비아홀이 형성된 반도체 기판을 열처리하여 디개싱(degassing)을 수행하는 단계;
    상기 디개싱이 완료된 반도체 기판을 냉각시키는 단계;
    상기 비아홀을 포함한 상기 층간절연막의 표면에 저온 증착 방식으로 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 비아홀을 매립하는 금속막을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 금속막 및 상기 배리어막을 식각하는 단계를 포함하되,
    상기 배리어막을 형성하는 단계는,
    Ti+ 이온을 이용한 증착 공정으로 상기 비아홀을 포함한 상기 층간절연막의 표면에 Ti막을 형성하는 단계;
    Ar을 이용한 스퍼터 에치(sputter etch) 공정으로 상기 비아홀의 바닥부에 형성된 상기 Ti막을 식각하고, 상기 식각한 Ti막을 이루는 물질을 상기 비아홀의 내측면에 재증착하는 단계; 및
    Ti+ 및 N+ 이온을 이용한 증착 공정으로 TiN막을 형성하는 단계를
    포함하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 금속 배선은 Al 배선인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 금속막은 W막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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