JP2006049900A - 半導体素子の金属配線形成方法 - Google Patents

半導体素子の金属配線形成方法 Download PDF

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Abstract

【課題】エッチング停止膜のアンダーカットなどのプロファイル不良を防止する半導体素子の金属配線形成方法を提供する。
【解決手段】半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜１２１，１２２及び絶縁膜１３１，１３２を順次に形成する。次いで、絶縁膜をパターニングしてエッチング阻止膜を露出させる開口部を形成する。次いで、開口部の内面に沿って第１拡散防止膜１６１を形成する。次いで、スパッタリング方式のエッチングを通じて、開口部の底面の第１拡散防止膜及びエッチング阻止膜を除去する。次いで、導電性パターンと電気的に連結される導電物質を、開口部に埋め込む。
【選択図】図１０

Description

本発明は、半導体素子の金属配線形成方法に係り、より詳細には、ダマシーン工程による半導体素子の金属配線形成方法に関する。
ロジック素子の高速化、高集積化は急速に進みつつあるが、これは、トランジスタの微細化によってなされている。トランジスタの集積度向上に対応して配線は微細化されており、これによる配線遅延の問題が深刻化しており、素子の高速化を妨害する原因となっている。
このような状況で、従来からＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の配線材料として、一般的に利用してきたアルミニウム合金の代りに、さらに抵抗が小さくて、かつ高いＥＭ（Ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）耐性を持つ材料である銅（Ｃｕ）を利用した配線が活発に開発されている。ところが、銅はエッチングが容易でなく、工程中に酸化される問題点によって、銅配線形成のためにはダマシーン工程を使用する。ダマシーン工程は、絶縁膜に上層配線が形成されて前記上層配線をそれぞれ隔離させるように、前記上層配線間にトレンチを形成し、また、その上層配線を下層配線または基板に接続するビアホールを形成し、銅を満たした後に化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で平坦化する充填工程である。
前記ダマシーン工程は、前記トレンチとビアホールとを連続的に形成した後、同時に銅を満たすデュアルダマシーン工程方法と、前記トレンチまたはビアホールのうちいずれか一つのみを別途に形成した後、銅を満たすシングルダマシーン工程方法とに区分できる。
以下では、前記ビアホールを通じて前記下層配線と連結され、上層配線が満たされる前記トレンチ間の領域を配線領域と命名して説明する。
図１ないし図５は、従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
従来技術による半導体素子の金属配線形成方法は、図１に示すように、まず、導電体パターン１１が埋め込まれている半導体基板１０上に第１エッチング阻止膜２１及び第１絶縁膜３１を形成し、次いで、第２エッチング阻止膜２２及び第２絶縁膜３２を連続的に形成する。
次いで、図２に示すように、前記第２絶縁膜３２の上部にフォトレジストを塗布し、それをパターニングして、前記第２絶縁膜３２の上面を第１幅Ｗ１だけ一部露出させる第１フォトレジストパターンＰＲ１を形成する。次いで、前記第１フォトレジストパターンＰＲ１をエッチングマスクとして、前記第１及び第２絶縁膜３１、３２と前記第２エッチング阻止膜２２とをエッチングする。この時、前記エッチングは、前記第１エッチング阻止膜２１が露出されるまで実施する。これにより、前記第１幅Ｗ１を持つビアホール４０が形成される。次いで、前記第１フォトレジストパターンＰＲ１を除去する。
次いで、図３に示すように、前記ビアホール４０が形成されている前記第２絶縁膜３２上に、前記第１幅Ｗ１より大きい第２幅Ｗ２の開口部を持つ第２フォトレジストパターンＰＲ２を形成する。次いで、前記第２フォトレジストパターンＰＲ２をエッチングマスクとして、前記第２絶縁膜３２をエッチングする。この時、前記エッチングは、前記第２エッチング阻止膜２２が露出されるまで実施する。これにより、前記第２絶縁膜３２内に、前記第２幅Ｗ２を持つ配線領域５０が形成される。次いで、前記第２フォトレジストパターンＰＲ２を除去する。
次いで、図４に示すように、前記ビアホール４０に露出された前記第１エッチング阻止膜２１及び前記配線領域５０に露出された前記第２エッチング阻止膜２２を、ドライエッチング工程方式でエッチングする。これにより、前記ビアホール４０の下部に前記導電体パターン１１が露出される。一方、前記ドライエッチング工程後に、残留エッチングガス及び前記導電体パターン１１上に形成された酸化膜などを除去するためのストリップ工程を進めるが、この時、ＳｉＮからなる前記第１及び第２エッチング阻止膜２１、２２のうち大気中に露出された部位は容易に酸化されて、前記ストリップ工程進行時に共に除去されつつ、ネガティブ勾配（ｎｅｇａｔｉｖｅ−ｓｌｏｐｅ）を持つアンダーカットが発生する。
このようなアンダーカットが発生すれば、後続工程の拡散防止膜の形成工程及びシード層の形成工程で、前記拡散防止膜及びシード層が不連続的に蒸着される問題点が発生する。
すなわち、図５に示すように、基板上に段差に沿って均一に蒸着されるべき拡散防止膜６０が不連続蒸着される。これにより、後続電解メッキ（ＥＣＰ：Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）及び熱処理工程で、前記導電体パターン１１と電気的に連結されねばならない上部導電物質が、前記導電体パターン１１から剥離される現象を誘発するという問題点がある。
韓国特許出願公開第2004-0029270号明細書
本発明が解決しようとする技術的課題は、エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たす半導体素子の金属配線形成方法を提供するところにある。
本発明が解決しようとする他の技術的課題は、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程を進め、連続工程を行わせて導電体パターンの汚染及び酸化現象を防止する半導体素子の金属配線形成方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、工程を単純化する半導体素子の金属配線形成方法を提供するところにある。
本発明の目的のうちで、前記で言及した目的に限定されず、言及しなかったさらに他の目的は下の記載から当業者ならば明確に理解できる。
前記技術的課題を達成するための本発明による半導体素子の金属配線形成方法は、まず、導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成する。次いで、前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成する。次いで、前記開口部の内面に沿って第１拡散防止膜を形成する。次いで、スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を除去する。次いで、前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込む。
この時、前記開口部は、ビアホールまたは配線領域である。
また、前記スパッタリング方式のエッチング工程以後に、前記開口部の内面に沿って第２拡散防止膜を形成するステップをさらに含む。
ここで、前記第１及び第２拡散防止膜は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成する。この時、前記第１拡散防止膜は、ＴａＮ膜で形成し、前記第２拡散防止膜は、Ｔａ膜で形成する。
一方、前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第１拡散防止膜及び前記エッチング阻止膜を除去させる。
本発明の半導体素子の金属配線形成方法によれば、次のような効果が一つあるいはそれ以上ある。
エッチング阻止膜のアンダーカットなどのプロファイル不良を防止して、ビアホールまたは配線領域内に導電物質を良好に満たすことができる。
また、基板上の導電性パターンが露出された後、渋滞期間なしに後続工程が進む連続工程を行わせて、導電体パターンの汚染及び酸化現象を防止できる。
また、従来の導電性パターンを露出させるためのドライエッチング工程及びストリップ工程を省略して、工程を単純化できる。
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に知らせるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亙って同一な参照符号は同一な構成要素を示す。
以下、添付した図面を参照して本発明の望ましい実施形態について詳細に説明する。
本発明の第１実施形態による半導体素子の金属配線形成方法は、図６に示すように、まず、下部配線となる導電体パターン１１１が埋め込まれている半導体基板１１０を設け、前記半導体基板１１０上に第１エッチング阻止膜１２１及び第１絶縁膜１３１を形成する。次いで、前記第１絶縁膜１３１上に第２エッチング阻止膜１２２及び第２絶縁膜１３２を連続的に形成する。
基板１１０としては、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などを例とすることができる。基板１１０上には多様な種類の能動素子及び受動素子などを含むことができる。前記導電体パターン１１１は、多様な種類の配線物質、例えば、銅、銅合金、アルミニウム、アルミニウム合金からなりうる。低抵抗の観点で、前記導電体パターン１１１は銅で形成されることが望ましい。
前記第１エッチング阻止膜１２１は、後続のビアホールの形成のためのエッチング工程時に、下部配線である導電体パターン１１１がエッチング工程に露出されて電気的特性が損傷することを防止するために形成する。したがって、前記第１エッチング阻止膜１２１は、その上に形成される第１絶縁膜１３１に対するエッチング選択比の大きい物質で形成する。また、前記第２エッチング阻止膜１２２は、後続の上部配線領域の形成のためのエッチング工程時に、下部の第１絶縁膜１３１がエッチング工程に露出されることを防止するために形成する。したがって、前記第２エッチング阻止膜１２２は、その上に形成される第２絶縁膜１３２に対するエッチング選択比の大きい物質で形成する。望ましくは、前記第１及び第２エッチング阻止膜１２１、１２２は、誘電率４〜５のＳｉＣ、ＳｉＮ、ＳｉＣＮで形成する。前記第１及び第２エッチング阻止膜１２１、１２２の厚さは、全体絶縁膜の誘電率におよぶ影響を考慮して最小化するが、エッチング阻止膜としての機能を行うのに十分な厚さで形成する。
前記第１及び第２絶縁膜１３１、１３２は、有機物の低誘電率特性と既存の装備及び工程をそのまま使用でき、熱的安定性に優れた無機物の特性をいずれも持つハイブリッド型低誘電率物質で形成する。下部配線である導電体パターン１１１と形成しようとするビアホール及び上部配線との間のＲＣ信号遅延を防止し、相互干渉及び電力消費の増加を抑制するために、前記第１及び第２絶縁膜１３１、１３２は、誘電率３以下のハイブリッド型物質で形成する。最も望ましくは、低誘電率ＯＳＧ（ｌｏｗ ｋ ＯｒｇａｎｏＳｉｌｉｃａｔｅＧｌａｓｓ）で絶縁膜１３１、１３２を形成する。このような絶縁膜１３１、１３２は、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）、スピンコーティング方式などを使用して形成できる。
次いで、図７に示すように、前記第２絶縁膜１３２の上部にフォトレジストを塗布し、それをパターニングして前記第２絶縁膜１３２の上面を第１幅Ｗ１だけ一部露出させる第１フォトレジストパターンＰＲ１を形成する。この時、前記第１フォトレジストの開口パターンの位置は、下部の導電体パターン１１１層に投影した時、前記導電体パターン１１１の幅内で定義されることが望ましい。
次いで、前記第１フォトレジストパターンＰＲ１をエッチングマスクとして、前記第１及び第２絶縁膜１３１、１３２と前記第２エッチング阻止膜１２２とをエッチングする。この時、前記エッチングは、前記第１エッチング阻止膜１２１が露出されるまで実施する。これにより、前記第１幅Ｗ１を持つビアホール１４０が形成される。次いで、前記第１フォトレジストパターンＰＲ１を除去する。
次いで、図８に示すように、前記ビアホール１４０が形成されている前記第２絶縁膜１３２上に、前記第１幅Ｗ１と同じか、またはさらに広い第２幅Ｗ２の開口部を持つ第２フォトレジストパターンＰＲ２を形成する。次いで、前記第２フォトレジストパターンＰＲ２をエッチングマスクとして、前記第２絶縁膜１３２をエッチングする。この時、前記エッチングは、前記第２エッチング阻止膜１２２が露出されるまで実施する。これにより、前記第２絶縁膜１３２内に前記第２幅Ｗ２を持つ配線領域１５０が形成される。次いで、前記第２フォトレジストパターンＰＲ２を除去する。一方、図面には図示されていないが、前記第２フォトレジストパターンＰＲ２を形成するためのフォトレジスト塗布前に、前記ビアホール１４０内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第２フォトレジストパターンＰＲ２を形成させることができる。
次いで、図９に示すように、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどの物理的気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように、第１拡散防止膜１６１を形成する。ここで、前記第１拡散防止膜１６１は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
次いで、図１０に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール１４０底面の前記第１拡散防止膜１６１及び第１エッチング阻止膜１２１を除去して、前記導電体パターン１１１を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子（Ａｒ＋）をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
具体的に、プラズマ状態のアルゴン粒子（Ａｒ＋）を、前記ビアホール１４０底面の第１拡散防止膜１６１に向けて加速させれば、前記第１拡散防止膜１６１及び前記第１拡散防止膜１６１の下部の第１エッチング阻止膜１２１を構成する原子が、前記アルゴン粒子（Ａｒ＋）と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール１４０の底面に位置する前記第１拡散防止膜１６１及び第１エッチング阻止膜１２１が除去される。ここで、前記ビアホール１４０の底面に位置した前記第１拡散防止膜１６１及び前記第１エッチング阻止膜１２１を構成する原子は、前記ビアホール１４０の側壁に沿って蒸着されてスパッタリング副産物１７０を形成する。一方、アルゴン粒子（Ａｒ＋）を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール１４０の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第１拡散防止膜１６１上にアルゴン粒子（Ａｒ＋）が衝突する。ビアホール側壁は、アルゴン粒子（Ａｒ＋）との衝突により放物線を描きつつ広がる第１拡散防止膜１６１及び前記第１エッチング阻止膜１２１を構成する原子によりリスパッタリングされる。アルゴン粒子（Ａｒ＋）の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール１４０の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール１４０の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
次いで、図１１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどのＰＶＤ法を利用して前記ビアホールの内面を均一な厚さを持つように第２拡散防止膜１６２を形成する。この時、前記第２拡散防止膜１６２は、前記第１拡散防止膜１６１及び前記スパッタリング副産物１７０を覆うように形成する。
ここで、前記第２拡散防止膜１６２はＴａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
一方、前記第２拡散防止膜１６２は、後述する導電物質層１８０との接触力を増大させるように、前記Ｔａ膜で形成することが望ましい。また、前記第２拡散防止膜１６２の内側に位置する前記第１拡散防止膜１６１は、前記導電物質層１８０が配線領域１５０及びビアホール１４０領域の外部に広がることを防止するように、拡散防止能力のよい前記ＴａＮ膜で形成することが望ましい。
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン１１１を露出させた後、別途のストリップ工程を経ずに、直ちに前記第２拡散防止膜１６２を蒸着することにより、導電体パターン１１１が露出された状態の渋滞期間を最小化できる。
次いで、図１２に示すように、ビアホールの内面に沿って形成された前記第２拡散防止膜１６２上に導電物シード層を形成した後、ＥＣＰ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）を実施して、前記ビアホール１４０及び前記配線領域１５０を埋め込むのに十分な厚さを持つ導電物質層１８０を形成する。
ここで、前記導電物質層１８０は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層１８０は、銅（Ｃｕ）を含むことが望ましい。
次いで、前記導電物質層１８０は不均一な厚さに満たされるために、図１３に示すように、前記第２絶縁膜１３２が露出されるように化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って、平坦な金属配線を形成する。
したがって、本発明の第１実施形態によれば、ビアホール及び配線領域を形成した後、導電体パターンを露出させるためのドライエッチング工程及びストリップ工程を進める従来方式の代わりに、前記ビアホール１４０及び配線領域１５０の形成後直ちに第１拡散防止膜１６１を蒸着させた後、前記導電体パターン１１１が露出されるようにスパッタリング方式のエッチングを実施した。これにより、従来のドライエッチング工程及びストリップ工程による前記第１及び第２エッチング阻止膜１２１、１２２のアンダーカット発生を防止して、導電物質１８０をビアホール１４０及び配線領域１５０に良好に満たせる。
また、前記導電体パターン１１１を露出させた後、別途のストリップ工程を経ずに、直ちに第２拡散防止膜１６２を蒸着することにより、導電体パターン１１１が露出された状態の渋滞期間を最小化して、導電体パターン１１１の汚染及び酸化を防止できる。
また、前記ビアホール１４０及び配線領域１５０の形成後、前記エッチング阻止膜及び導電体パターン１１１上の酸化物などを除去するためのドライエッチング工程及びストリップ工程を実施せず、工程を単純化させることができる。
次いで、図１４ないし図１５を参照して、本発明の第２実施形態による半導体素子の金属配線形成方法を説明する。
図１４ないし図１５は、本発明の第２実施形態による半導体素子の金属配線形成方法を説明するための断面図である。
本発明の第２実施形態による半導体素子の金属配線形成方法は、前述した本発明の第１実施形態で、前記スパッタリング方式のエッチングを通じて前記ビアホール下部の前記第１拡散防止膜及び第１エッチング阻止膜を除去した後、前記第２拡散防止膜を蒸着しないことを除外すれば、本発明の第１実施形態と実質的に同一であるので、前の工程による図面とそれについての説明を省略する。
本発明の第２実施形態による半導体素子の金属配線形成方法は、前記スパッタリング方式のエッチング後に、図１４に示すように、ビアホールの内面に沿って形成されている第１拡散防止膜２６１及びスパッタリング副産物２７０上に導電物シード層を形成し、次いで、ＥＣＰ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）を実施してビアホール及び配線領域を埋め込むのに十分な厚さを持つ導電物質層２８０を形成する。
この時、前段階の工程のスパッタリング方式のエッチングを通じて、前記導電体パターン２１１を露出させた後、別途のストリップ工程を経ずに、直ちに前記導電物質層２８０を形成することで、導電体パターン２１１が露出された状態の渋滞期間を最小化できる。
ここで、前記導電物質層２８０は、多様な導電物質及びそれらの組合わせからなることができ、前記導電物質層２８０は銅（Ｃｕ）を含むことが望ましい。
次いで、図１５に示すように、前記導電物質層２８０は、不均一な厚さに満たされるため、第２絶縁膜２３２が露出されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って平坦な金属配線を形成する。
したがって、本発明の第２実施形態によれば、前述した本発明の第１実施形態と同じ効果を持つと同時に、本発明の第１実施形態で導電物質層２８０を形成する前に追加で蒸着させる拡散防止膜を別途に蒸着せずに、工程をさらに単純化させることができる。
次いで、図１６ないし図２３を参照して、本発明の第３実施形態による半導体素子の金属配線形成方法を説明する。
図１６ないし図２３は、本発明の第３実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
本発明の第３実施形態による半導体素子の金属配線形成方法は、図１６に示すように、まず、下部配線となる導電体パターン３１１が埋め込まれている半導体基板３１０を設け、前記半導体基板３１０上にエッチング阻止膜３２０及び絶縁膜３３０を、前述した第１実施形態で説明した物質及び形成方法を使用して連続的に形成する。
次いで、図１７に示すように、前記絶縁膜３３０の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜３３０の上面を第１幅Ｗ１だけ一部露出させる第１フォトレジストパターンＰＲ１を形成する。この時、前記第１フォトレジストの開口パターンの位置は、下部の導電体パターン３１１層に投影した時、前記導電体パターン３１１の幅内で定義されることが望ましい。
次いで、前記第１フォトレジストパターンＰＲ１をエッチングマスクとして、前記絶縁膜３３０をエッチングする。この時、前記エッチングは、前記第１エッチング阻止膜３２０が露出されるまで実施する。これにより、前記第１幅Ｗ１を持つビアホール３４０が形成される。次いで、前記第１フォトレジストパターンＰＲ１を除去する。
次いで、図１８に示すように、前記ビアホール３４０が形成されている前記絶縁膜３３０上に、前記第１幅Ｗ１と同じか、またはさらに広い第２幅Ｗ２の開口部を持つ第２フォトレジストパターンＰＲ２を形成する。次いで、前記第２フォトレジストパターンＰＲ２をエッチングマスクとして、前記絶縁膜３３０を、上部から所定厚さＤ１だけエッチングされるようにパターニングする。この時、エッチング時間を調節する方式で、前記エッチングされる厚さＤ１を調節できる。これにより、前記絶縁膜３３０内に前記第２幅Ｗ２を持つ配線領域３５０が形成され、前記配線領域３５０の下部にＤ２の厚さを持ち、かつ第１幅Ｗ１を持つビアホール３４０が残る。ここで、前記配線領域３５０の厚さＤ１とビアホール３４０の厚さＤ２とは、全体絶縁膜の厚さ（Ｄ１＋Ｄ２）でそれぞれ半分程度占めるように形成することが望ましい。
次いで、前記第２フォトレジストパターンＰＲ２を除去する。一方、図面には図示されていないが、前記第２フォトレジストパターンＰＲ２を形成するためのフォトレジスト塗布前に、前記ビアホール３４０内に低誘電率を持つ絶縁膜からなる媒介物質を満たした後、前記第２フォトレジストパターンＰＲ２を形成させることができる。
次いで、図１９に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどのＰＶＤ法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第１拡散防止膜３６１を形成する。ここで、前記第１拡散防止膜３６１は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
次いで、図２０に示すように、スパッタリング方式のエッチングを通じて、前記ビアホール３４０下部の前記第１拡散防止膜３６１及びエッチング阻止膜３２０を除去して、前記導電体パターン３１１を露出させる。前記スパッタリング方式のエッチングは、イオン化されたアルゴン粒子（Ａｒ＋）をターゲットに向けて加速させて、ターゲットを構成する原子が他の位置に押し出されてエッチングが行われる現象を利用したものである。
具体的に、プラズマ状態のアルゴン粒子（Ａｒ＋）を、前記ビアホール３４０底面の第１拡散防止膜３６１に向けて加速させれば、前記第１拡散防止膜３６１及び前記第１拡散防止膜３６１の下部の第１エッチング阻止膜３２０を構成する原子が、前記アルゴン粒子（Ａｒ＋）と衝突して放物線を描きつつ他の位置にリスパッタリングされる。これにより、前記ビアホール３４０の底面に位置する前記第１拡散防止膜３６１及び第１エッチング阻止膜３２０が除去される。ここで、前記ビアホール３４０の底面に位置した前記第１拡散防止膜３６１及び前記第１エッチング阻止膜３２０を構成する原子は、前記ビアホール３４０の側壁に沿って蒸着されてスパッタリング副産物３７０を形成する。一方、アルゴン粒子（Ａｒ＋）を利用した前記スパッタリング方式のエッチング工程進行時に、前記ビアホール３４０の下部の位置のみだけでなく、ビアホールの内面に沿ってあらゆる位置の第１拡散防止膜３６１上にアルゴン粒子（Ａｒ＋）が衝突する。ビアホール側壁は、アルゴン粒子（Ａｒ＋）との衝突により放物線を描きつつ広がる第１拡散防止膜３６１及び前記第１エッチング阻止膜３２０を構成する原子によりリスパッタリングされる。アルゴン粒子（Ａｒ＋）の衝突エネルギーは、衝突位置によって変わる。結果的に、前記ビアホール３４０の底面の位置を除外した他の所での前記スパッタリング方式のエッチングがおよぶ影響は、非常に微小である。したがって、前記スパッタリング方式のエッチング時間を適切に調節すれば、加速された速度の比較的速いビアホール３４０の底面の構成原子が選択的に完全に他の位置に押し出されて除去される。
次いで、図２１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどのＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第２拡散防止膜３６２を形成する。この時、前記第２拡散防止膜３６２は、前記第１拡散防止膜３６１及び前記スパッタリング副産物３７０を覆うように形成する。
ここで、前記第２拡散防止膜３６２は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
一方、前記第２拡散防止膜３６２は、後述する導電物質層３８０との接触力を増大させるように、前記Ｔａ膜で形成することが望ましい。また、前記第２拡散防止膜３６２の内側に位置する前記第１拡散防止膜３６１は、前記導電物質層３８０が配線領域３５０及びビアホール３４０領域の外部に広がることを防止するように、拡散防止能力のよい前記ＴａＮ膜で形成することが望ましい。
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン３１１を露出させた後、別途のストリップ工程を経ずに、直ちに前記第２拡散防止膜３６２を蒸着することにより、導電体パターン３１１が露出された状態の渋滞期間を最小化できる。
次いで、図２２に示すように、ビアホールの内面に沿って形成された前記第２拡散防止膜３６２上に導電物シード層を形成し、次いで、ＥＣＰ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）を実施して、前記ビアホール３４０及び前記配線領域３５０を埋め込むのに十分な厚さを持つ導電物質層３８０を形成する。
ここで、前記導電物質層３８０は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層３８０は、銅（Ｃｕ）を含むことが望ましい。
次いで、前記導電物質層３８０は不均一な厚さに満たされるために、図２３に示すように、前記絶縁膜３３０が露出されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って平坦な金属配線を形成する。
一方、本発明の第３実施形態では、前記スパッタリング方式のエッチング以前に第１拡散防止膜３６１を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第２拡散防止膜３６２を蒸着する方式を例として説明したが、前記第２拡散防止膜３６２の蒸着は省略できて、直ちに導電物質層３８０を形成することもできる。
したがって、本発明の第３実施形態によれば、前述した本発明の第１実施形態と同じ効果を持つ。
次いで、図２４ないし図３０を参照して、本発明の第４実施形態による半導体素子の金属配線形成方法を説明する。
前述の第１ないし第３実施形態は、デュアルダマシーン工程方法を例として説明したが、本発明の第４実施形態では、シングルダマシーン工程方法を例として説明する。
図２４ないし図３０は、本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
本発明の第４実施形態による半導体素子の金属配線形成方法は、図２４に示すように、まず、導電体パターン４１１が埋め込まれている半導体基板４１０を設け、前記半導体基板４１０上にエッチング阻止膜４２０及び絶縁膜４３０を、前述した第１実施形態で説明した物質及び形成方法を使用して連続的に形成する。
前記導電体パターン４１１は、下部配線でもあり、下部配線または導電領域と以後に形成される上部配線とを電気的に連結するためのビアホールまたはコンタクトホールでもある。
次いで、図２５に示すように、前記絶縁膜４３０の上部にフォトレジストを塗布し、それをパターニングして前記絶縁膜４３０の上面を一部露出させるフォトレジストパターンＰＲを形成する。
次いで、前記フォトレジストパターンＰＲをエッチングマスクとして、前記絶縁膜４３０をエッチングする。この時、前記エッチングは、前記エッチング阻止膜４２０が露出されるまで実施する。これにより、前記エッチング阻止膜４２０を露出させる開口部４４０が形成される。次いで、前記フォトレジストパターンＰＲを除去する。
次いで、図２６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどのＰＶＤ法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第１拡散防止膜４６１を形成する。ここで、前記第１拡散防止膜４６１は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
次いで、図２７に示すように、スパッタリング方式のエッチングを通じて前記開口部４４０の下部の前記第１拡散防止膜４６１及びエッチング阻止膜４２０を除去して、前記導電体パターン４１１を露出させる。前記スパッタリング方式のエッチングは、前述した本発明の第１ないし第３実施形態で説明したように、同じ動作により加速された速度の比較的速い開口部４４０底面の構成物原子が、選択的に完全に他の位置に押し出されて除去される。
次いで、図２８に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリングなどのＰＶＤ法を利用して、前記ビアホールの内面に沿って均一な厚さを持つように第２拡散防止膜４６２を形成する。この時、前記第２拡散防止膜４６２は、前記第１拡散防止膜４６１及び前記スパッタリング副産物４７０を覆うように形成する。
ここで、前記第２拡散防止膜４６２は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成できる。
一方、前記第２拡散防止膜４６２は、後述する導電物質層４８０との接触力を増大させるように、前記Ｔａ膜で形成することが望ましい。また、前記第２拡散防止膜４６２の内側に位置する前記第１拡散防止膜４６１は、前記導電物質層４８０が開口部４４０領域の外部に広がることを防止するように、拡散防止能力のよい前記ＴａＮ膜で形成することが望ましい。
また、前段階の工程であるスパッタリング方式エッチングを通じて、前記導電体パターン４１１を露出させた後、別途のストリップ工程を経ずに、直ちに前記第２拡散防止膜４６２を蒸着することにより、導電体パターン４１１が露出された状態の渋滞期間を最小化できる。
次いで、図２９に示すように、ビアホールの内面に沿って形成された前記第２拡散防止膜４６２上に導電物シード層を形成した後、ＥＣＰ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｐｌａｔｉｎｇ）を実施して前記開口部４４０を埋め込むのに十分な厚さを持つ導電物質層４８０を形成する。
ここで、前記導電物質層４８０は、多様な導電物質及びそれらの組合わせでなることができ、前記導電物質層４８０は、銅（Ｃｕ）を含むことが望ましい。
次いで、前記導電物質層４８０は不均一な厚さに満たされるために、図３０に示すように、前記絶縁膜４３０が露出されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って平坦な金属配線を形成する。
一方、本発明の第４実施形態では、前記スパッタリング方式のエッチング以前に第１拡散防止膜４６１を蒸着し、前記スパッタリング方式のエッチング以後に、追加で第２拡散防止膜４６２を蒸着する方式を例として説明したが、前記第２拡散防止膜４６２の蒸着は省略できて、直ちに導電物質層４８０を形成することもできる。したがって、本発明の第４実施形態によれば、本発明の第１実施形態と類似した効果を持つ。
以上、添付図を参照して本発明の実施例を説明したが、本発明は前記実施例に限定されず、本発明の技術的要旨を外れない範囲内で当業者により多様に変形実施されることができる。
本発明は、ダマシーン工程による金属配線形成方法に係り、半導体素子の製造方法に好適に用いられうる。
従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 従来技術による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第１実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第２実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第２実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第３実施形態による半導体素子の金属配線形成方法を説明するための断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。 本発明の第４実施形態による半導体素子の金属配線形成方法を工程順序によって示す断面図である。
符号の説明
１１１ 導電体パターン
１２１、１２２ 第１及び第２エッチング阻止膜
１３２ 第２絶縁膜
１４０ ビアホール
１５０ 配線領域
１６１ 第１拡散防止膜
１６２ 第２拡散防止膜
１８０ 導電物質層

Claims (19)

  1. （ａ）導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
    （ｂ）前記絶縁膜をパターニングして前記エッチング阻止膜を露出させる開口部を形成するステップと、
    （ｃ）前記開口部の内面に沿って第１拡散防止膜を形成するステップと、
    （ｄ）スパッタリング方式のエッチングを通じて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を除去するステップと、
    （ｅ）前記導電性パターンと電気的に連結される導電物質を、前記開口部に埋め込むステップと、を含む半導体素子の金属配線形成方法。
  2. 前記開口部は、ビアホールまたは配線領域である請求項１に記載の半導体素子の金属配線形成方法。
  3. 前記（ｄ）ステップ以後に、前記開口部の内面に沿って第２拡散防止膜を形成するステップをさらに含む請求項２に記載の半導体素子の金属配線形成方法。
  4. 前記第１及び第２拡散防止膜は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成する請求項３に記載の半導体素子の金属配線形成方法。
  5. 前記第１拡散防止膜は、ＴａＮ膜で形成し、前記第２拡散防止膜は、Ｔａ膜で形成する請求項４に記載の半導体素子の金属配線形成方法。
  6. 前記第１及び第２拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項４または５に記載の半導体素子の金属配線形成方法。
  7. 前記（ｄ）ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第１拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項１に記載の半導体素子の金属配線形成方法。
  8. （ａ）導電性パターンが埋め込まれている基板上に、第１エッチング阻止膜及び第１絶縁膜を順次に形成するステップと、
    （ｂ）前記第１絶縁膜上に第２エッチング阻止膜及び第２絶縁膜を順次に形成するステップと、
    （ｃ）前記第２絶縁膜、前記第２エッチング阻止膜及び前記第１絶縁膜をパターニングして、前記第１エッチング阻止膜を露出させるビアホールを形成するステップと、
    （ｄ）前記第２絶縁膜をパターニングして、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
    （ｅ）前記ビアホールの内面に沿って第１拡散防止膜を形成するステップと、
    （ｆ）スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第１拡散防止膜及び第１エッチング阻止膜を除去するステップと、
    （ｇ）前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
  9. 前記（ｆ）ステップ以後に、前記ビアホールの内面に沿って第２拡散防止膜を形成するステップをさらに含む請求項８に記載の半導体素子の金属配線形成方法。
  10. １及び第２拡散防止膜は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成する請求項９に記載の半導体素子の金属配線形成方法。
  11. 前記第１拡散防止膜は、ＴａＮ膜で形成し、前記第２拡散防止膜は、Ｔａ膜で形成する請求項１０に記載の半導体素子の金属配線形成方法。
  12. 前記第１及び第２拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項１０または１１に記載の半導体素子の金属配線形成方法。
  13. 前記（ｆ）ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第１拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項８に記載の半導体素子の金属配線形成方法。
  14. （ａ）導電性パターンが埋め込まれている基板上に、エッチング阻止膜及び絶縁膜を順次に形成するステップと、
    （ｂ）前記絶縁膜をパターニングして、前記エッチング阻止膜を露出させるビアホールを形成するステップと、
    （ｃ）前記ビアホールが形成された前記絶縁膜を、上部から所定厚さだけエッチングされるようにパターニングするが、エッチング時間を調節する方式で前記厚さを調節して、前記ビアホールの上部に、前記ビアホールと同じ幅または前記ビアホールより広い幅の配線領域を形成するステップと、
    （ｄ）前記ビアホールの内面に沿って第１拡散防止膜を形成するステップと、
    （ｅ）スパッタリング方式のエッチングを通じて、前記ビアホール底面の前記第１拡散防止膜及び前記エッチング阻止膜を除去するステップと、
    （ｆ）前記導電性パターンと電気的に連結される導電物質を、前記ビアホール及び配線領域に埋め込むステップと、を含む半導体素子の金属配線形成方法。
  15. 前記（ｅ）ステップ以後に、前記ビアホールの内面に沿って第２拡散防止膜を形成するステップをさらに含む請求項１４に記載の半導体素子の金属配線形成方法。
  16. １及び第２拡散防止膜は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜またはそれらの組合わせ膜で形成する請求項１５に記載の半導体素子の金属配線形成方法。
  17. 前記第１拡散防止膜は、ＴａＮ膜で形成し、前記第２拡散防止膜は、Ｔａ膜で形成する請求項１６に記載の半導体素子の金属配線形成方法。
  18. 前記第１及び第２拡散防止膜は、スパッタリング方式または化学気相蒸着方式で形成する請求項１６または１７に記載の半導体素子の金属配線形成方法。
  19. 前記（ｅ）ステップの前記スパッタリング方式のエッチングは、プラズマ状態のアルゴン粒子を前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜に向けて加速させて、前記開口部の底面の前記第１拡散防止膜及び前記エッチング阻止膜を形成する原子を他の位置に押し出して、前記第１拡散防止膜及び前記エッチング阻止膜を除去させるステップである請求項１４に記載の半導体素子の金属配線形成方法。
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