JP2005268794A - エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法およびエアギャップを伴うダマシーン構造を有する半導体デバイス - Google Patents

Abstract

【課題】ダマシーン構造及びエアギャップを伴う半導体デバイスの安価な製造手段を提供する。
【解決手段】
本方法は以下のステップを含む。第１金属層を有する平坦な層Ｍ１を設けるステップ。経路レベル誘電体層ＶＬを付着させるステップ。経路レベル誘電体層ＶＬをパターン加工するステップ。経路レベル誘電体層ＶＬを部分的にエッチングするステップ。部分的にエッチングされた経路レベル誘電体層ＶＬ上に使い捨て層ＰＲを付着させるステップ。使い捨て層ＰＲをパターン加工するステップ。第２金属層Ｍ２を付着させるステップ。第２金属層Ｍ２を平坦化するステップ。第２金属層Ｍ２を平坦化した後に、透過性誘電体層ＰＤＬを付着させるステップ。エアギャップＡＧを形成するために、透過性誘電体層ＰＤＬを通して、使い捨て層ＰＲを除去するステップ。
【選択図】図１２

Description

本発明は、エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法に関し、同様に、製造された半導体デバイスに関する。

ディープサブミクロン技術（すなわち、０．３５ミクロン未満の機構サイズを伴う）での集積回路への傾向により、多層配線がますます必要とされている。ディープサブミクロンレジームにおける集積回路の性能は、通信遅延、すなわち、電子信号が、典型的な集積回路上に存在する、何百万個ものゲートとトランジスタの間を移動する遅延時間にますます依存している。その結果、受動的相互接続構造から生じるキャパシタンスおよびレジスト効果は、前にも増して重要になっており、良好に制御されなければならない。

上述の問題を解決する１つの方法は、低誘電率（「低ｋの誘電体」）を有する絶縁材料に関連して、金属線間に低レジスト金属（例えば、銅）を用いることである。低ｋ誘電体は、二酸化珪素などの従来の誘電体材料より実質的に低い誘電率を示す誘電体材料である。

かなりの努力に裏打ちされ、光学リソグラフィ技術は、軸外しイルミネーション、移相マスク、および当技術分野で既知の他の方法などの技術を用いて、ディープサブミクロン要件に後れを取らずに進んできた。しかしながら、達成される解像度の増加は、焦点深度の減少により得られるものである。したがって、中間処理ステップを通して、高度に平坦な表面が必要とされている。高度に平坦な表面を得るために、線幅が縮小され、金属の多層が使用されるにつれ、伝統的な金属デポジションおよびフォトリソグラフィ技術は次第に効果がなくなってきた。

特に３つより多い層を有するモダン集積回路のための相互接続層の製造において、化学的、機械的研磨（ＣＭＰ）が、前にも増して使用されるようになってきた。その金属線は、通常、高アスペクト比（例えば、幅０．２５μｍのオーダーおよび高さ１．０μｍのオーダーの線）を有する。ＣＭＰに関するさらなる詳細については、特許文献１の導入部分を参照。

通常の、ＣＭＰ技術に基づく半導体製造技術は、いわゆるダマシーン処理である。ダマシーン処理は、誘電体層内にパターンを形成するステップ、これらのパターンを相互接続金属で満たすステップ、研磨およびインレイ相互接続金属機構を残すことにより、ウエハ表面の余分な金属を除去するステップを含んでいる。

基本的に、２つのダマシーン処理、すなわち、シングルダマシーン、およびデュアルダマシーン処理が存在している。シングルダマシーン処理では、下部の導体は基板上に形成され、第１誘電体層によりコーティングされる。下部の導体は、第１誘電体層をパターン加工し、さらに第１誘電体層内に伝導プラグを形成することにより接触される。その後、第１誘電体層上に付着される第２誘電体層がパターン加工され、このパターン加工された第２誘電体層内に相互接続配線金属被覆が形成される。加えて、誘電体が付着され、この構造がエッチングされ、さらに金属が満たされ、さらに平坦化されて、インレイ金属構造がもたらされる。製造中およびシングルダマシーン処理を用いる相互接続中に、全ての層は、別々に、すなわち、シングルダマシーン溝レベルに続いてシングルダマシーン経路レベルが実行される。しかしながら、デュアルダマシーン処理では、相互接続金属配線、および伝導プラグは、経路と溝パターンの双方を第１誘電体層へパターン加工することにより形成される。その後、経路および溝は、同時に金属で満たされる。デュアルダマシーン処理は、簡単で低コストの製造技術を提供する。

銅は、その伝導率が比較的高く、すなわち、低レジストであり、さらに他の多くの金属ほどエレクトロ‐マイグレーション不良に影響されることがないので、相互接続金属被覆のためにアルミニウムより好適である。他方、銅を、シリコンあるいは二酸化珪素に接触させることは、破壊的結果を導くので、相互接続金属としてのＣｕの使用は、新らたな問題を導入することになる。これは、銅が、漏洩電流あるいは実際に隣接導体へのショートを増加させながら、二酸化珪素へ移動し、あるいは拡散するからである。したがって、銅導体の周りに、ある種のＣｕ拡散バリアを導入しなければならない。上方ダマシーン構造では、内部表面、（すなわち、経路ならびに溝の底部および両側）は、通常、Ｔｉ、ＴＩＮ、Ｔａ、ＴａＮ、ＷＮ、あるいは他の適切なバリア金属の薄層でコーティングされる。その後、Ｃｕ導体のトップ表面は、インレイＣｕ導体がＣＭＰにより形成された後に、通常、窒化珪素層あるいは他のバリア材料層でキャップされる。窒化珪素、炭化珪素、あるいは浸炭窒化珪素は、銅に対する有効な拡散バリアなので、通常使用されている。

特許文献１には、基板上に、誘電体（例えば、二酸化珪素、あるいは低ｋ誘電体）で形成された銅導体を含む、典型的な従来技術の低ｋデュアルダマシーン構造が示されている。窒化物キャップ層は銅導体上に形成され、続いて、低ｋ誘電体層、エッチング停止二酸化珪素層、第２低ｋ誘電体層、およびハードマスク二酸化珪素層が形成される。標準のエッチング技術を用いて、経路および溝は、低ｋ誘電体内にパターン加工され、さらに、銅相互接続金属、および、いかなるシードおよびバリア層も、導体への接続を形成するために付着される。キャップ層は、通常、窒化珪素から成り、ハードマスク層は、通常、二酸化珪素から成っている。

通常、空気が１のｋ値を有するのに対して、アドバンスト低ｋ材料は、およそ２のバルクｋ値を有している。したがって、低ｋ材料の代わりにエアギャップを使用することは、寄生容量をかなり減少させることになろう。エアギャップを伴うダマシーン構造の１例は、特許文献２に示されている。標準デュアルダマシーン構造は、特許文献１で説明されているように製造された。したがって、デュアルダマシーン構造は、金属層、経路誘電体（シロキサン、あるいはポリアリーレンエーテルなどの低ｋ誘電体）としての第１誘電体層、前記第１誘電体層上に配列された、相互接続溝を伴う溝レベル誘電体としての第２誘電体層（ＳＯＧ、あるいはナノグラスティーエム（ＮａｎｏｇｌａｓｓＴＭ）、あるいはシルク（ＳｉＬＫ）のようなポリマーなど）を含んでいる。加えて、エッチング停止層（ＳｉＮなど）は、第１誘電体層と第２誘電体層との間に存在している。金属、好適には銅Ｃｕは、上方面を有する金属線を形成する、経路および相互接続溝を満たす。バリアおよびＣｕシード層は、Ｃｕの付着の前に、経路および相互接続溝の壁に提供される。第２誘電体層は、溝レベルで相互接続溝を満たしていた金属が開放されるよう、すなわち、第２誘電体層が金属線に対する犠牲層として使われるよう、除去される。（窒化珪素や炭化珪素のような）非導線性バリア層は、レイドオープン金属線およびレイドオープンエッチング停止層の上に提供される。使い捨て層は、エッチング停止層および金属線上に付着される。その後、使い捨て層は、金属線の上側まで平坦化される。多孔性誘電体層は、使い捨て層上でスピンされ、さらに、使い捨て層は、エアギャップを形成するために、多孔性誘電体層を通して除去され、あるいは分解される。エアギャップは、場合により、ＵＶ処理で補助される回復およびベーキングステップを通して取得される。

多孔性誘電体層のスピン‐オン材料は、より小さな分子に揮発あるいは溶脱可能な、ＰＭＭＡ（ポリメチルメタクリレート）、ポリスチレン、ポリビニルアルコールのようなポリマーを含んでいる。代替的に、ＵＶフォトレジストは、エアギャップ製造のための基礎材料としても使用可能であり、さらに、プラズマＣＶＤ層、あるいはスピン‐オン誘電体層は、多孔性誘電体層のために使用可能である。多孔性誘電体層は、スピンコーティング処理に提供される、シルク（ＳｉＬＫ）などの低ｋ誘電体を含んでいるのが好ましい。プラズマＣＶＤ層は、多孔性誘電体層としても使用可能である。
米国特許第６，０７１，８０９号明細書 国際公開第０２／１９４１６号パンフレット

本発明の目的は、ダマシーン構造およびエアギャップを伴う半導体デバイスの、より安価な製造を提供することである。

この目的は、請求項１に従うエアギャップを伴うダマシーン構造を有する半導体デバイス、ならびに請求項８に従う半導体デバイスの製造方法により解決される。

したがって、エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法が提供されている。本方法は、以下のステップを含む：第１金属層を有する実質的に平坦な層を提供するステップ、経路レベル誘電体層を付着するステップ、経路レベル誘電体層をパターン加工するステップ、経路レベル誘電体層を少なくとも部分的にエッチングするステップ、前記少なくとも部分的にエッチングされた経路レベル誘電体層上に、使い捨て層を付着するステップ、前記使い捨て層をパターン加工するステップ、第２金属層を付着するステップ、第２金属層を平坦化するステップ、第２金属層を平坦化した後に、透過性誘電体層を付着するステップ、および、エアギャップを形成するために、前記透過性層を通して、前記使い捨て層を除去するステップ。

したがって、上の製造方法では、米国特許第６，０７１，８０９号明細書および国際公開第ＷＯ０２／１９４１６号公報と比較して、溝レベルにエアギャップを伴う、半導体デバイスの製造に要する処理ステップは、より少なくなっている。したがって、より安価な製造処理が達成される。

本発明の態様によると、前記使い捨て層は、フォトレジスト層、あるいは低質量の有機ポリマー層である。したがって、使い捨て層は容易に分解可能である。

本発明のさらなる態様によると、前記フォトレジスト層は、容易かつよく知られた付着ステップを形成する、前記少なくとも部分的にがエッチングされた経路レベル誘電体層上でスピンされる。

本発明のさらなる態様によると、さらなるバリア層は、前記第２金属層の平坦化の後に付着され、それにより、第１金属層は、Ｃｕ原子の移動を防ぐ拡散バリア層により完全に封止される。

本発明のさらなる態様によると、前記経路レベル誘電体層の前記パターン加工およびエッチングは、前記除去ステップの後に経路レベル誘電体層内に金属ダミー構造を提供するために、前記経路レベル誘電体層内に追加的な経路穴を提供するよう適合されている。これらの金属ダミー構造は、エアギャップの機械的安定性を高める。

本発明のさらなる態様によると、シングルＣＶＤリアクタは、使い捨て層を分解する加熱ステップを実行し、さらに、その後のステップで溝誘電体を付着するために使用される。したがって、使い捨て層の分解のための独立型オーブンの使用は省略可能となり、それにより必要なデバイスの量を減少させ、スループットを増加させることができる。

本発明はまた、第１金属層を伴う実質的に平坦な層、前記第１金属層上の、パターン加工され、かつ少なくとも部分的にエッチングされた、経路レベル誘電体層、前記少なくとも部分的にエッチングされた経路レベル誘電体層上に付着された、パターン加工された使い捨て層、平坦化された第２金属層、前記平坦化された第２金属層上に付着された、透過性誘電体層、および、前記透過性誘電体層を通して、前記使い捨て層を除去することにより形成された、少なくとも１つのエアギャップを含む、エアギャップを伴うダマシーン構造を有する半導体デバイスに関する。

本発明の他の態様は、従属クレームにおいて定義されている。

図１は、本発明の第１の好適な実施例に従う、半導体デバイスの製造処理の出発点としての、半導体デバイスの断面図を示している。また、代替的出発点は、エアギャップを伴う、シングルダマシーン金属１構造であってもよい。特に、第１レベル金属相互接続層Ｍ１は、その間に誘電体材料を伴い、および金属相互接続層および誘電体層のトップ上にパッシベーション層ＰＬを伴って示されている。パッシベーション層ＰＬはまた、拡散バリア層として、すなわち、ボトムハードマスクとしても用いられており、そして、ＳｉＣ、ＳｉＣＮ、Ｓｉ３Ｎ４、ＣｏＷＰあるいはＣｏＷＢなどの自己配列無電解バリアであってもよい。

図２は、経路レベル誘電体材料ＶＬの付着の後の、図１のデバイスの断面図を示している。経路レベル誘電体材料は、材料スピンコーティング、あるいは、化学的気相成長法ＣＶＤのいずれかにより、拡散バリア層ＰＬ上に付着される。経路レベル誘電体材料ＶＬは、酸化物ベースの材料であることが好ましい。

図３は、付着された作像層／レジストＩＬのパターン加工後の、図２のデバイスの断面図を示している。作像層／レジストＩＬは、望ましくはスピンにより、経路レベル誘電体ＶＬ上に付着され、さらに、経路レベル誘電体ＶＬをパターン加工するために、リソグラフィが実行される。

図４ａは、作像層および経路レベル誘電体層のエッチング後の、図３のデバイスの断面図を示している。ここで、誘電体層内の経路は、パターン加工された作像層／レジストＩＬにより覆われていない領域で、バリア層ＰＬまでエッチングされる。したがって、それぞれの経路が提供される。このエッチングステップは、ドライエッチングにより実行可能である。

図４ｂは、作像層をエッチングし、さらに、経路レベル誘電体層を部分的にエッチングした後のデバイスの断面図を示している。ここで、作像層ＩＬ層は完全に除去され、さらに経路レベル誘電体は、パターン加工された作像層ＩＬにより覆われていなかった領域が、一部除去されるだけである。したがって、それぞれの経路は、部分的にエッチングされているだけであり、さらなる処理が必要となろう。この除去ステップは、ドライエッチングで実行可能である。

図５ａおよび図５ｂは、それぞれ、図４ａおよび図４ｂのエッチングされた層上でフォトレジストＰＲをスピンした後の、デバイスの断面図を示している。標準レジストＰＲは、図４ａあるいは図４ｂのデバイス上へ付着される。これは、ウエハ上でレジストをスピンしてエッチングされた経路穴を満たすことにより、実行してもよい。フォトレジスト層は、溝レベル誘電体材料を構成する。代替的に、スピン‐オン層は、３００℃と５００℃との間、好ましくは３５０℃と４５０℃との間の温度で分解する、低質量（すなわち、低原子質量単位）の有機ポリマーであってもよい。

図６ａおよび図６ｂは、それぞれ、図５ａおよび図５ｂのフォトレジストをパターン加工した後の、デバイスの断面図を示している。ここで、溝レベルに対するリソグラフィは、レジストで覆われている経路レベル誘電体ＶＬ上で実行される。

図７ａは、さらなる処理の準備が完了した、図５ａのフォトレジストをパターン加工した後の、デバイスの断面図を示している。経路穴は、拡散バリア層までエッチングされる。

図７ｂでは、経路の継続的エッチングの後の、図５ｂのデバイスの断面図を示している。さらなるエッチングステップの後に、経路穴もまた、拡散バリア層まで完全にエッチングされる。このエッチングステップは、例えば、標準酸素エッチングは有機露出レジストに対して使用可能であるなど、レジストを変化しないまま残す選択的エッチングにより実行される。

図８は、第１金属層のトップの拡散層を通してエッチングした後の、図７ａあるいは図７ｂのデバイスの断面図を示している。ここで、レジストを侵蝕しないドライエッチングが使用されている、すなわち、経路レベル誘電体ＶＬのトップ上のレジストをエッチングすることなく、下部マスクが開放される。

図９は、バリア層の付着、およびシード層の付着後の、図８のデバイスの断面図を示している。拡散バリア層ＢＬの付着、およびＣｕシードの付着は、物理蒸着ＰＶＤあるいはＣＶＤ技術により実行される。バリア層ＢＬは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、あるいはＷＣＮ、またはその組み合わせ、またはいかなる他の適当な金属拡散バリア層を含んでいてもよい。

図１０は、銅のメッキステップの後の、図９のデバイスの断面図を示している。

図１１は、透過性誘電体層の、平担化ステップおよびスピンオンの後の、図１０のデバイスの断面図を示している。銅の平担化は、化学的機械的研磨 ＣＭＰにより実行される。その後、低ｋ値を有する透過性誘電体はＣＭＰ処理された表面上へスピンされる。

図１２は、溝レベルフォトレジストを分解した後のデバイスの断面図を示している。犠牲材料として使用された溝レベルレジストは、ウエハを加熱することにより分解される。溝レベル材料は、透過性誘電体ＰＤＬを通して分解され、および拡散される。最終的に、必要とされるエアギャップＡＧは、分解された材料ＰＲにより、すでに占有されていた体積内に存在している。

上述の半導体製造処理は、全てのＣＭＯＳ、ＲＦＣＭＯＳ、およびＢｉＣＭＯＳの処理で使用可能である。

要約すると、好適な実施例に従う製造処理は、国際公開第ＷＯ０２／１９４１６号公報内で使用される技術と異なり、第１標準デュアルダマシーン構造が取得され、その後、誘電体が除去され、拡散バリアが付着され、レジストが付着され、レジストが平坦化され、多孔性誘電体が付着され、さらに、その後、犠牲材料が分解される。さらに、提案された技術は、多重処理ステップが省略可能であるので、より安価である。

上述のように製造された半導体デバイスは、酸化物（のような）材料が、溝レベルにエアギャップを伴う経路レベルに存在することになるので、従来技術の半導体デバイスとは異なるものとなろう。以下の、この構造のトップ上の経路レベルは、多孔性材料から製造されている。これは、いかなる技術が使用されたかを既に示している。ここでは、また、犠牲材料の使用に起因して、エア空洞内部、より正確には銅を保護するタンタルインタフェースに、ごく少量の炭素のような材料が存在することもある。最後に述べるが決して軽んずべきでないことであるが、使用される技術に起因して、特に、「底部まで完全にエッチングされているというわけではない経路」が、非常に滑らかで丸い経路であることが確認されよう。

第１実施例に基づく第２実施例によると、銅層上にＣＭＰを実行した後、さらなる２つの処理ステップが導入されている。特に、第２バリア層の付着は、平坦化された銅層Ｍ２、および平坦化されたフォトレジスト層ＰＲ上で実行される。レジストのトップ上の付着された第２バリア層は、銅層上の第２バリア層を実質的に完全なままにして、ＣＭＰを用いて除去される。これらのさらなる処理ステップの利点は、銅金属の線および層が、Ｃｕ原子の移動を防ぐ拡散バリア層により、完全に封止されることである。

言い換えれば、透過性経路層の付着前に、銅層のキャッピングが実行される。しかしながら、ＣｏＷＰあるいはＣｏＷＢなどの自己配列無電解付着バリア、および、スペーシングのトップからライナを除去するが、銅上には残したままにすることにより、この層のキャッピング／不動態化をするリソグラフィステップおよびエッチングステップが続く、ＳｉＣ／Ｓｉ３Ｎ４などの付着のような、他のキャッピング方法も実行可能である。

第１あるいは第２実施例に基づき得る、第３実施例によると、エアギャップの機械的安定性を増加させるために、エアギャップ内に金属ダミーが導入される。これは、レジスト層へ追加ギャップを導入する形で、図６ａおよび図６ｂに描かれたようなリソグラフィステップを適合させることにより達成され得る。これらの追加ギャップは、溝間のフォトレジストのトップ上に形成されるべきである。その後、拡散バリア層の付着、シード層の付着、および、第１あるいは第２実施例に従って説明された、その後の処理ステップが実行される。フォトレジスト内の追加ギャップが、溝間の位置に配置され、さらに銅で満たされるので、追加ギャップ内の銅は、他の金属線と相互接続されることはなく、その結果、単にエアギャップの安定性を増加させるのに役立つことになる。

第１、第２、あるいは第３実施例に基づき得る、第４実施例によると、エアギャップ形成処理のスループットは、使い捨て層を分解する加熱ステップを実行し、さらに、その後のステップで溝誘電体層を付着させる同一ＣＶＤリアクタを用いることにより、増加される。加熱は、窒素環境のような不活性ガス環境下で実行されるのが好ましい。その結果、使い捨て層の分解に独立型のオーブンを用いることは省略可能となり、それにより、必要とされるデバイスの総量が減少し、スループットが増加することになる。言い換えれば、ただ１つのＣＶＤリアクタだけで、エアギャップの形成のために犠牲層を分解し、さらに、それに続いて、低ｋ値を伴うＣＶＤ溝レベル誘電体層を付着することになる。

上の実施例において、使い捨て層として使用されるフォトレジストの代わりに、低質量の、すなわち、３００〜５００℃間、好ましくは３５０〜４５０℃間で分解する、低原子質量単位のいかなる有機ポリマーも、この層が分解されるので、選択可能である。

上記の実施例は、本発明を限定するより、むしろ例示するものであり、当業者は、添付の請求項から逸脱することなく、多くの代替的実施例を設計可能であることに留意されるべきである。請求項では、括弧の間に置かれる、いかなる引用符号も、請求項を限定するものとして解釈されてはならない。「含む」という言葉は、請求項内に記載されている以外の、要素あるいはステップの存在を除外するものではない。要素に先行する「ア（ａ）」あるいは「アン（ａｎ）」という単語は、こうした要素が複数存在していることを除外するものではない。いくつかの手段を列挙するデバイス請求項では、複数個のこれらの手段が、ハードウェアの１つ、かつ同一のアイテムにより具体化可能である。ある尺度が、異なる従属請求項で互いに列挙されているという単なる事実は、これらの測定の組合せが有利に使用できないことを示しているわけではない。

および、請求項内のいかなる引用符号も、請求項を限定するものとして解釈されてはならない。

出発点としての、本発明に従う半導体デバイスの断面図である。 経路レベル誘電体の付着後の、図１のデバイスの断面図である。 付着された作像層／レジストのパターン加工後の、図２のデバイスの断面図である。 誘電体層内の経路のエッチング、および、作像層／レジストの除去後の、図３のデバイスの断面図である。 誘電体層内の経路を部分的なエッチング、および、作像層／レジストの除去後の、図３のデバイスの断面図である。 エッチングされた層上でフォトレジストをスピンした後の、図４ａのデバイスの断面図である。 部分的にエッチングされた層上でフォトレジストをスピンした後の、図４ｂのデバイスの断面図である。 フォトレジストをパターン加工した後の、図５ａのデバイスの断面図である。 フォトレジストをパターン加工した後の、図５ｂのデバイスの断面図である。 さらなる処理の準備が完了したフォトレジストをパターン加工した後の、図５ａのデバイスの断面図である。 経路の継続的エッチングの後の、図５ｂのデバイスの断面図である。 第１金属層のトップの拡散バリア層を通してエッチングした後の、図７ａあるいは図７ｂのデバイスの断面図である。 バリア層の付着、およびシード層の付着の後の、図８のデバイスの断面図である。 金属メッキステップの後の、図９のデバイスの断面図である。 透過性誘電体層の、平担化ステップおよびスピンオンの後の、図１０のデバイスの断面図である。 溝レベルフォトレジストを分解した後の、デバイスの断面図である。

符号の説明

ＩＬ 作像層／レジスト、Ｍ１ 金属相互接続層、ＰＬ パッシべーション層、ＰＲ 標準レジスト、ＶＬ 経路レベル誘電体。

Claims (8)

1. エアギャップ（ＡＧ）を伴うダマシーン構造を有する半導体デバイスの製造方法であって、
   第１金属層（Ｍ１）を有する実質的に平坦な層を設けるステップと、
   経路レベル誘電体層（ＶＬ）を付着させるステップと、
   前記経路レベル誘電体層（ＶＬ）をパターン加工するステップと、
   前記経路レベル誘電体層（ＶＬ）を少なくとも部分的にエッチングするステップと、
   前記少なくとも部分的にエッチングされた経路レベル誘電体層（ＶＬ）上に使い捨て層（ＰＲ）を付着させるステップと、
   前記使い捨て層（ＰＲ）をパターン加工するステップと、
   第２金属層（Ｍ２）を付着させるステップと、
   前記第２金属層（Ｍ２）を平坦化するステップと、
   前記第２金属層（Ｍ２）を平坦化した後に、透過性誘電体層（ＰＤＬ）を付着させるステップと、
   前記透過性誘導体層（ＰＤＬ）を通して、前記使い捨て層（ＰＲ）を除去してエアギャップ（ＡＧ）を形成するステップとを含む方法。
2. 前記パターン加工された使い捨て層（ＰＲ）上にバリア層（ＢＬ）を付着させるステップと、
   前記バリア層（ＢＬ）上にシード層（ＳＬ）を付着させるステップとをさらに含む、請求項１に記載の方法。
3. 前記第２金属層（Ｍ２）の平坦化の後にさらなるバリア層を付着させるステップをさらに含む、請求項２に記載の方法。
4. 前記使い捨て層（ＰＲ）が、フォトレジスト層または低質量の有機ポリマーである、請求項１〜３のいずれか１つに記載の方法。
5. 前記少なくとも部分的にエッチングされた経路レベル誘電体層（ＶＬ）上で、前記フォトレジスト層（ＰＲ）をスピンさせるステップをさらに含む、請求項４に記載の方法。
6. 前記除去ステップの後に、経路レベル誘電体層内（ＶＬ）に金属ダミー構造を設けるために、前記経路レベル誘電体（ＶＬ）層の前記パターン加工およびエッチングが、前記経路レベル誘電体層（ＶＬ）内に追加的な経路穴を設けるようになっている、請求項１〜５のいずれか１つに記載の方法。
7. シングルＣＶＤリアクタが、使い捨て層（ＰＲ）を分解するための加熱により除去ステップを実行し、さらに、その後のステップで溝誘電体層を付着するために使用される、請求項１〜６のいずれか１つに記載の方法。
8. エアギャップを伴うダマシーン構造を有する半導体デバイスであって、
   第１金属層（Ｍ１）を有する実質的に平坦な層と、
   前記第１金属層（Ｍ１）上の、パターン加工され、かつ少なくとも部分的にエッチングされた経路レベル誘電体層（ＶＬ）と、
   前記少なくとも部分的にエッチングされた経路レベル誘電体層（ＶＬ）上に付着された、パターン加工された使い捨て層（ＰＲ）と、
   平坦化された第２金属層（Ｍ２）と、
   前記平坦化された第２金属層（Ｍ２）上に付着された、透過性誘電体層（ＰＤＬ）と、 前記透過性誘電体層（ＰＤＬ）を通して、前記使い捨て層（ＰＲ）を除去することにより形成された、少なくとも１つのエアギャップ（ＡＧ）とを含む半導体デバイス。

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